JP6933466B2 - ヘテロ接合電界効果トランジスタ - Google Patents

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Description

本発明は、基板上に堆積した積層体を有する半導体構造体を具えるヘテロ接合電界効果トランジスタないし高電子移動度トランジスタ（ＨＥＭＴ）に関するものであり、積層された層はＧａ(1-p-q)Ａｌ(p)Ｉｎ(q)Ｎ型の六方晶構造を有する半導体材料により構成され、ここで、ｐ及びｑは０以上であって１以下（０及び１を含む）とし、和ｐ＋ｑは１に等しいか又はそれ以下とし、対｛ｐ，ｑ｝は各層に対して特有のものとする。基板の材料は、例えばＧａＮ、ＡｌＮ、ＳｉＣ、Ｓｉ、ダイアモンド又はサファイアとすることができる。
このトランジスタは、モノリシックなマイクロ波集積回路（ＭＭＩＣ）や他の回路に用いられる。
ＨＥＭＴ（ヘテロ構造電界効果トランジスタであるＨＦＥＴとも称され、又は変調ドープ電界効果トランジスタであるＭＯＤＦＥＴとも称される）は、典型的には、
例えばＧａＮのような第１の半導体材料により構成されるチャネル層と、
チャネル層上に形成され、第１の半導体材料よりも大きなバンドギヤップ及び第１の半導体材料よりも低い電子親和力を有する例えばＡｌＮ又はＡｌＧａＮのような半導体材料により構成されるバリア層と、
バリア層と共にショットキー接合を形成するゲート電極と、
ゲート電極のいずれかの側に設けたソース電極及びドレイン電極とを有する。
ソース電極及びドレイン電極を堆積する前に、これらソース電極及びドレイン電極と対応する位置にＳｉ原子が添加されたＧａＮ層をエピタキシャル成長により堆積することは既知である。この不純物が添加されたＧａＮ層により、より小さい寸法のトランジスタを設計することが可能になる。これらの位置はマスキング層を用いて規定される。
ケイ．シノハラ等による文献「エレクトロン ベロシティ エンハンスメント イン ラテラリー スケールド ＧａＮ ＤＨ−ＨＥＭＴ ウイズ ｆT オブ ２６０ＧＨｚ」ＩＥＥＥ エレクトロン デバイス レター，Ｖｏｌ．３２，Ｎｏ８，８月２０１１年及びティー．フジワラによる文献「ロー オーミック コンタクト レジスタンス ｍ−プレーン ＡｌＧａＮ／ＧａＮ ヘテロジャンクション フィールド−イフェクト トランジスタ ウイズ エンハンスメント−モード オペレーションズ」アプライド フィジクス エクスプレス３（２０１０）は、ＧａＮ基板上にＨＥＭＴを形成するプロセスであって、シリコン添加層を局所的にエピタキシァル成長させる工程を有するプロセスの２つの実施例を記述する。
本願の優先権の基礎となるフランス国特許出願について行われた予備サーチレポートにおいて引用された米国特許公開公報ＵＳ２００５／０２５８４５１は、ドレイン電極及びソース電極と対応する位置に向くマストランスポートを回避するのに十分な低い温度でシリコン、ゲルマニウム又は酸素が添加されたＧａＮ層を堆積することにより得られたＨＥＭＴについて記述する。ゲルマニウムを添加する選択が他の可能性として記述されているが、シリコン添加ＧａＮをエピタキシャル堆積する際のマストランスポートと関連する欠点、すなわち、形態的な課題の危険性、特にＳｉＮの形成、ＧａＮ層の高さの不均一性及び低い再現性の課題を解消するために低い温度が選択されている。マストランスポートが存在しないため、ＧａＮは比較的薄い厚さに堆積され、誘電体層を超えて延在することが回避されている。
米国特許公開公報ＵＳ２００５／０２５８４５１
局所的なエピタキシャル層のエッジの精度を改良できる比較的簡単なプロセスの必要性が要請されている。
積層された層により構成される半導体構造体を有するヘテロ接合電界効果トランジスタを製造するプロセスであって、
ａ）ｘ及びｙを０以上であって１以下（０又は１を含む）とし、和ｘ＋ｙは１に等しいか又はそれ以下とした場合に、Ｇａ(1-x-y)Ａｌ(x)Ｉｎ(y)Ｎの六方晶構造を有する半導体材料により構成されるバッファ層と、
バッファ層上のチャネル層であって、ｚ及びｗは０以上であって１以下（０又は１を含む）とし、和ｚ＋ｗは１に等しいか又はそれ以下とし、ｚ及びｗの少なくとも一方はｘ又はｙとはそれぞれ異なるものとした場合に、Ｇａ(1-z-w)Ａｌ(z)Ｉｎ(w)Ｎの六方晶構造を有する材料により構成されるチャネル層と、
チャネル層上のバリア層であって、ｚ’及びｗ’は０以上であって１以下（０又は１を含む）とし、和ｚ’＋ｗ’は１に等しいか又はそれ以下とし、ｚ’及びｗ’の少なくとも一方はｚ又はｗとはそれぞれ異なるものとした場合に、Ｇａ(1-z'-w')Ａｌ(z')Ｉｎ(w')Ｎの六方晶構造を有する材料により構成されるバリア層とを、基板上に形成し、
ｂ）前記バリア層上に誘電体により構成されるマスキング層を堆積し、
ｃ）前記マスキング層に開口部を形成し、
ｄ）前記マスキング層に形成した開口部の位置に対応する成長領域に、ｘ’及びｙ’は０以上であって１以下（０又は１を含む）とし、和ｘ’＋ｙ’は１又はそれ以下とした場合に、ゲルマニウムが添加されたＧａ(1-x'-y')Ａｌ(x')Ｉｎ(y')Ｎの六方晶構造を有する半導体材料を高温エピタキシーにより成長形成し、
ｅ）工程ｄ）においてエピタキシーにより堆積した材料上にソース又はドレイン接点電極を堆積し、
ｆ）前記成長領域から外れた位置にゲート電極を堆積するプロセスを提供する。
「高温度」及び「高温」という表現は、ゲルマニウムが添加された六方晶構造（Ｇａ(1-x'-y')Ａｌ(x')Ｉｎ(y')Ｎ）を有する半導体材料がマストランスポートにより成長領域に向けて移動できる十分に高い温度を意味するものと理解され、従って、工程ｄ）は選択的である。この温度は、例えば７００℃と１２００℃との間に設定することができ、厳密には９６０℃以上であって１１５０℃に等しいか又はそれ以下の温度が有益であり、９７０℃と１１５０℃との間の温度が特に有益である。
このプロセスにより、エピタキシーにより堆積した材料層について、従来技術よりも一層先鋭にクリアーカットされたエッジを形成することができる。すなわち、これらのエッジは、製造プロセスの付加的な工程においてアラインメントマークとして機能できるため有益である。
本プロセスにより、ゲートをオーミックソース接点及び／又はオーミックドレイン接点と近接して高精度にアラインすることができ、これにより直列抵抗が一層小さくなり、トランジスタの利得も改善される。
このプロセスを適用することにより、ゲルマニウムが添加された材料が十分に規定された結晶構造を有し、成長層の横方向エッジが僅かに傾斜してマスキング層の縦方向エッジから相対的に離間した製品が得られることが判明した。よって、このプロセスにより、工程ｄ）の前に別のマスクを用いて誘電体マスキング層を保護する必要性を回避することができ、従って、米国特許公開公報ＵＳ２００５／０２５８４５１号に記載されているように、工程ｄ）の後にこのマスクを除去する必要性を回避することができる。
さらに、上述したプロセスを利用することにより、プロセスの処理が長時間になったり又は複雑化する危険性が生じることなく、比較的厚い成長層、特にマスキング層よりも厚い成長層が形成されるように成長材料を堆積することができる。従って、マスキング層は比較的薄い厚さ、例えば０．１ｎｍと１００ｎｍとの間、有益には０．５ｎｍと１０ｎｍとの間、さらに有益には１ｎｍと７ｎｍとの間、例えば５ｎｍの厚さとする。
従って、このプロセスによりヘテロ接合電界効果トランジスタを製造することができる。このトランジスタは、積層体で構成される半導体構造体を有し、半導体層は基本的にIII−Ｖ族の材料で構成され、周期律表のＶ族の元素は窒素原子とし、周期律表のIII族の原子はガリウム、アルミニウム及びインジウムから選択する。
基板の材料は、例えばＧａＮ、ＡｌＮ、ＳｉＣ、Ｓｉ、ダイアモンド又はサファイアとすることができる。
ｘ’及びｙ’の少なくとも一方はｚ’又はｗ’とはそれぞれ異なるものとし、すなわち、ｘ’はｚ’とは異なる値を有し及び／又はｙ’はｗ’とは異なる値を有する。換言すれば、成長層の材料はバリア層の材料とは相違させる。
チャネル層の材料はバッファ層の材料とは相違し、すなわち、ｚはｘとは異なる値を有し及び／又はｗはｙとは異なる値を有する。
バリア層の材料はチャネル層の材料とは相違し、すなわち、ｚ’はｚとは異なる値を有し及び／又はｗ’はｗとは異なる値を有する。
さらに、バリア層及びチャネル層の材料は、ＨＥＭＴが製造できるように選択する。バリア層の材料のバンドギヤップはチャネル層のバンドギヤップよりも大きく、バリア層の材料の電子親和性はチャネル層の材料の電子親和性よりも低く、従って、２次元電子ガスがチャネル層に形成される。よって、チャネル層及びバリア層の材料は、これら２つの層の界面に電子が蓄積されるように選択する。続いて、ゲート電極が、バリア層と共にショットキー接合を形成する。
バッファ層、チャネル層及びバリア層の材料は、アンドープとすることができ、或いは不純物を添加してもよい。
この構造体は、１つ又はそれ以上のバッファ層を有することができ、すなわち、既知のようにバッファ層は多層構造とすることができる。同様に、この構造体は１つ又はそれ以上のチャネル層を有することができ、また、１つ又はそれ以上のバリア層を有することもできる。
「ゲルマニウムが添加された」及び「ゲルマニウム添加」という表現は、エピタキシャル材料が単位立方ｃｍ当たり１０18に等しいか又はそれ以上の多数のゲルマニウム原子を含むことを意味するものと理解される。
有益で非限定的なものとして、マスキング層はこの層に対応する位置から完全に除去することができ、或いは、この位置の一部分だけを除去することができる。この除去工程は、成長工程ｄ）の後であってゲート電極が堆積される前に行うことができる。
工程ｃ）において、マスキング層の開口部は、エッチングによりマスキング層の材料を除去することにより形成される。
有益で非限定的なものとして、この開口部は、開口部の位置においてバリア層がより薄くなるように又はバリア層の厚さが零となるように拡張することができる。後者の場合、この位置に対応するバリア層の部分が除去される。
有益で非限定的なものとして、このプロセスは、マスキング層に形成される開口部の位置の材料を除去するため、エピタキシャル成長工程ｄ）の前にエッチング工程を実施して、この位置と対応するバリア層の部分を除去することができる。
バリア層を局所的に除去することにより、ソース−ドレイン電流を形成する電子がバリア層に対応するポテンシャル障壁を飛び越える必要性がなくなり、その結果、ソースに対してゲートを最大正バイアスする際、ソース−ドレイン電流を流すために必要なドレイン−ソース電圧Ｖｄｓを大幅に低くすることができる。これにより、動作中にトランジスタに放散される熱量が低減され、従って、このトランジスタが搭載された増幅器のパワー効率が増大する。バリア層を飛び越す必要がなくなることにより、バリア層の厚さが例えば約１〜１０ｎｍ、例えば４ｎｍのように比較的薄い場合であっても、比較的小さい反転ショットキーリーク電流及び比較的強い静電分極が生ずるように最適化されたバリア層を選択することができる。このように厚さが薄くなるので、真性相互コンダクタンスは相対的に高くなり、トランジスタのカットオフ周波数は一層高くなる。強い静電分極により、チャネル層中の電子濃度が一層高くなり、これによりトランジスタとして単位長当たり一層高い最大電流を得ることができる。このような高いポテンシャル障壁及び強い静電分極を有するバリア層は、ＧａＮと同様な単位結晶セルサイズを有するバッファ層上において、例えばＧａＮのチャネル層上に材料ＡｌＮを設けることにより形成することができる。
有益なこととして、例えばエッチングにより開口部の位置におけるチャネル層の厚さが薄くなるように又はチャネル層の厚さが零となるように開口部を拡張することができる。エッチング工程は、例えば工程ｃ）で形成される開口部がチャネル層まで拡張されるように行うことができ、例えば、この位置におけるチャネル層の厚さを薄くし（すなわち、開口部がチャネル層中に規定される）、或いはこの位置に対応するチャネル層の部分を除去することができる（すなわち、開口部はチャネル層を通過してバッファ層又は基板に到達する）。
エピタキシャル材料はゲルマニウムだけを添加することができ、又は例えばシリコンのような他の不純物を含むことも可能であり、他の不純物の単位立方ｃｍ当たりの原子数はゲルマニウムの単位立方ｃｍ当たりの原子数に等しいか又はそれ以下とする。換言すれば、ゲルマニウムは、ドーパントの個数として、少なくとも５０％、有益には少なくとも８０％、さらに有益なものとして１００％付近とする。
有益で非限定的なものとして、このプロセスは従来の分離工程を含むことができ、トランジスタ付近の領域を非導通にすることができる。この方法では、トランジスタの動作中、ソースとドレインとの間を流れる電子は、ゲート電圧により制御されるチャネル層を進行することが確実なものとなる。例えば能動層をエッチングしたりイオン注入する従来の方法を利用することができる。これらの処理は電界効果トランジスタについて従来から行われており、当業者にとって知られている。
有益で非限定的なものとして、工程ｄ）において、有機金属気相エピタキシー（ＭＯＶＰＥ）技術又は有機金属化学気相堆積（ＭＯＣＶＤ）技術を用いることができる。この技術は、プロセスを比較的容易に工業化できる利点がある。
勿論、本発明は工程ｄ）で行われるエピタキシー技術の選択により限定されることはない。例えば、分子線エピタキシー（ＭＢＥ）やIII−Ｖ族の材料をエピタキシーにより成長させることができる他の技術を用いることも可能であり、周期律表のＶ族の原子は窒素原子とし、周期律表のIII族の原子はガリウム、アルミニウム及びインジウムから選択される。
有益で非限定的なものとして、工程ｅ）において、複数の金属層を堆積することができ、例えば、
・エピタキシャル材料上に堆積した例えばチタニウムのタイ層、
・タイ層上に堆積した例えばプラチニウムのバリア層、及び
・バリア層上に堆積した例えば金の導電層を、堆積する。
変形例として、接点電極は、例えばタングステンの単一層で形成することができる。
有益で非限定的なものとして、接点電極を堆積する工程ｅ）は、合金化アニールすることなく実施することができる。
この接点電極は、ソース電極を構成する。
この工程において、さらに、ドレイン電極を堆積することができる。
さらに、積層された層により構成される半導体構造体を有し、
ｘ及びｙは０以上であって１以下（０又は１を含む）とし、和ｘ＋ｙは１に等しいか又はそれ以下とした場合に、Ｇａ(1-x-y)Ａｌ(x)Ｉｎ(y)Ｎの六方晶構造を有する半導体材料により構成されるバッファ層と、
ｚ及びｗは０以上であって１以下（０又は１を含む）とし、和ｚ＋ｗは１に等しいか又はそれ以下とし、ｚはｘとは異なり及び／又はｗはｙとは異なるものとした場合に、Ｇａ(1-z-w)Ａｌ(z)Ｉｎ(w)Ｎの六方晶構造を有する材料により構成されるチャネル層と、
ｚ’及びｗ’は０以上であって１以下（０又は１を含む）とし、和ｚ’＋ｗ’は１に等しいか又はそれ以下とし、ｚ’はｚとは異なり及び／又はｗ’はｗとは異なるものとした場合に、Ｇａ(1-z'-w')Ａｌ(z')Ｉｎ(w')Ｎの六方晶構造を有する材料により構成されるバリア層と、
誘電体マスキング層に形成した開口部の位置に対応する成長領域に高温エピタキシーにより堆積される成長材料層であって、ｘ’及びｙ’は０以上であって１以下（０又は１を含む）とし、和ｘ’＋ｙ’は１に等しいか又はそれ以下とした場合に、六方晶構造を有し、ゲルマニウムが添加されたＧａ(1-x'-y')Ａｌ(x')Ｉｎ(y')Ｎにより構成される成長材料層（エピタキシャル層と称される）と、
前記成長材料層上に形成したソース又はドレイン接点電極、及び前記成長領域から外れた位置に形成したゲート電極とを、基板上に当該積層順序にしたがって有するヘテロ接合電界効果トランジスタを提供する。
このＨＥＭＴの成長材料層のエッジは比較的シャープに規定される。特に、これらエッジは、垂直線に対して傾斜し、５°と６０°との間、典型的には４５°の角度だけ傾斜する。
さらに、上述したようなトランジスタを有する集積回路を提供する。
この回路は、モノリシックなマイクロ波集積回路（ＭＭＩＣ）とすることができる。
この特許出願において、用語「オン（ｏｎ）」は、「その上に直接的に」及び「その上に間接的に」の両方を意味するものと理解され、すなわち、ある層が別の層上に堆積されている場合、この層が別の層と接触する場合又は１つ又はそれ以上の中間層により分離されている場合の両方が含まれる。
一例として示す非限定的な実施例を示す図面を参照することにより、本発明は一層明瞭に理解される。
図１は本発明の実施例によるプロセスに基づく一例としての製造中のトランジスタの線図的断面図である。 図２は本発明の実施例によるプロセスに基づく一例としての製造中のトランジスタの線図的断面図である。 図３は本発明の実施例によるプロセスに基づく一例としての製造中のトランジスタの線図的断面図である。 図４は本発明の実施例によるプロセスに基づく一例としての製造中のトランジスタの線図的断面図である。 図５は本発明の実施例によるプロセスに基づく一例としての製造中のトランジスタの線図的断面図である。 図６は本発明の一実施例によるトランジスタの線図的断面図である。
図面中、同一又は類似の構成要素には同一符号を用いることにする。
図１を参照するに、例えばシリコンで構成される基板１上に六方晶構造を有する半導体層を積層する。これら半導体層はIII−Ｖ族の材料で構成され、周期律表のＶ族の元素は窒素原子であり、周期律表のIII族の原子は、ガリウム、アルミニウム及びインジウムから選択される。
この積層体は、
・例えば不純物が添加されていないＧａ0.9Ａｌ0.1Ｎにより構成されるバッファ層２と、
・例えば不純物が添加されていないＧａＮにより構成されるチャネル層３と、
・例えば不純物が添加されていないＡｌＮにより構成されるバリア層４と、
・例えばＳｉＮにより構成される誘電体マスキング層５とを具える。
図１において、付加的なマスキング層を含む（エッチングの後除去されるため図示されていない）既知の方法で実施されるエッチング工程を利用してマスキング層５に開口部を形成し、この層５の中央部分だけを残存させる。
図２を参照するに、既知の方法で実施されるエッチング工程を用い、マスキング層５に形成した開口部の材料レベルを除去し、これらの位置に対応するバリア層４の部分を除去する。よって、層５の中央部分の位置に対応するバリア層４の部分だけが残存する。このように規定される開口部は、厚さ方向においてチャネル層３まで延在する。
図３を参照するに、マスキング層５の開口部に対応する位置に、ＭＯＶＰＥ技術を用いてゲルマニウム添加成長材料６，６’を成長形成する。成長材料は六方晶構造を有し、ゲルマニウムが添加されたＧａＮにより構成する。
ゲルマニウムを選択することにより、部分６，６’と５との間に比較的シャープに規定された界面を形成することができる。
この工程は、十分なマストランスポートが得られるように高温度で行う。種（ｓｅｅｄ）は、約１０μｍの距離にわたって移動する可能性がある。ドレイン位置とソース位置との間の距離が一般的に１μｍ以下であるから、この選択は確実なものと理解される。層５上に形成された種材料は、層５の表面から拡散により層６及び６’に向けて移動し、熱力学的に好ましく合体する。この高温プロセスは範囲限定が可能であり、層５の表面上における種形成が防止される。
成長材料にはゲルマニウムが添加されるので、機械的なストレスはＳｉ添加材料よりも低く、シリコンが添加される場合に生じやすい形態上の問題は観測されない。成長層６，６’の厚さは、ウエハの全面にわたって比較的均一である。領域６，６’のエッジは比較的明瞭に規定される。再現性も満足できるものである。
局所的なエピタキシャル領域６，６’の不純物濃度が高いことは有益である。すなわち、これにより合金化により電極との間に低い接点抵抗を有する良好なオーミック接点を形成する必要性が解消され、従って、形態上の改善及び良好な制御が行われることにより寸法を一層小さくすることが可能になる。
これを実現するため、局所的なエピタキシー工程において以下の条件を設定することができる。
・ベクトルガス：Ｈ2及び／又はＮ2及び／又は別の不活性ガス
・７００℃と１１５０℃との間の温度、有益には１０００℃と１１５０℃との間の温度
・反応物質：トリメチルガリウム（及び／又は他のＧａ有機金属）及びＮＨ3（及び／又はヒドラジン、アミン等の他の窒素供給分子）
・ドーパントガス：ＧｅＨ4（及び／又は有機ゲルマニウム化合物又はゲルマニウムのハロゲン化物）
反応物とドーパントとの割合は、１０18ゲルマニウム原子／ｃｍ3又はそれ以上を含む材料が得られるように、例えば１０20又は１０21ゲルマニウム原子／ｃｍ3を含む材料が得られるように選択する。
次に、既知のように、成長材料層６，６’上に接点１５，１６を堆積する。より正確には、各接点１５，１６は、
・エピタキシャル材料上に堆積した例えばチタニウム層のタイ層７，１０と、
・対応するタイ層７，１０上に堆積した例えばプラチニウム層のバリア層８，１１と、
・対応するバリア層８，１１上に堆積した例えば金の層から成る導電層９，１２とを具える。
ソース及びドレイン電極１５，１６はアニールすることなく堆積する。
次に、図５を参照するに、マスキング層５の１つの部分について、マスキング層ＳｉＮの２つの部分５Ａ，５Ｂだけが残存するようにエッチングし、このようにして形成された新しい開口部に金属ゲート接点１３を堆積する。
変形例として、ゲート接点を堆積する前に、マスキング層５を完全に除去することも可能である。
さらに変形例として、所定の位置のＳｉＮマスキング層５の全て又はその一部を残存させ、その上にゲート電極を堆積することも可能である。
既に知られているように、このゲート接点は、図示されていない複数層（タイ層、バリア層及び導電層）により構成することができる。例えば、ニッケルのタイ層と金の導電層を設けることができる。
このようにして得られたトランジスタは、比較的高品質のゲルマニウムが添加された部分６，６’を含むことができる。
チャネル層２及びバリア層３の材料は、図５において符号１４で示す２次元電子ガスが形成されるように選択する。層６，６’にゲルマニウムを添加することにより、層６，３，４と６’，３，４との間に比較的シャープに規定される接合部を形成することができ、トランジスタの性能の改善に寄与する。
このトランジスタにより、高性能なＭＭＩＣ回路を製造することができる。
図６を参照するに、図示のＨＥＭＴは、図１から図４において符号５に対応する誘電体マスキング層により規定される位置に対応する材料を、開口部がバッファ層２まで延在する条件でエッチングすることにより得られた。換言すれば、開口部はチャネル層３を貫通する。
次に、エピタキシャル成長材料を高温度で堆積する。
この図面において明確に示すように、形成された成長層６，６’は、マスキング層に対して後退し僅かに傾斜した壁部６１を有する。
層６，６’は、マスキング層を覆うような危険性が生ずることなく、高さ方向においてマスキング層を超えて延在する厚さを有する。
プロセスの開始時において比較的薄いマスキング層が堆積されるように選択することができる。

Claims (6)

  1. 積層された層により構成される半導体構造体を有するヘテロ接合電界効果トランジスタを製造するプロセスであって、
    ａ）ｘ及びｙは０以上であって１以下とし、和ｘ＋ｙは１に等しいか又はそれ以下とした場合に、Ｇａ(1-x-y)Ａｌ(x)Ｉｎ(y)Ｎの六方晶構造を有する半導体材料により構成されるバッファ層（２）と、
    バッファ層上のチャネル層であって、ｚ及びｗは０以上であって１以下とし、和ｚ＋ｗは１に等しいか又はそれ以下とし、ｚ及びｗの少なくとも一方はｘ又はｙとはそれぞれ異なるものとした場合に、Ｇａ(1-z-w)Ａｌ(z)Ｉｎ(w)Ｎの六方晶構造を有する材料により構成されるチャネル層（３）と、
    チャネル層上のバリア層であって、ｚ’及びｗ’は０以上であって１以下とし、和ｚ’＋ｗ’は１に等しいか又はそれ以下とし、ｚ’及びｗ’の少なくとも一方はｚ又はｗとはそれぞれ異なるものとした場合に、Ｇａ(1-z'-w')Ａｌ(z')Ｉｎ(w')Ｎの六方晶構造を有する材料により構成されるバリア層（４）とを、基板層（１）上に形成し、
    ｂ）前記バリア層上に誘電体マスキング層（５）を堆積し、
    ｃ）前記誘電体マスキング層に開口部を形成し、
    ｃ’）マスキング層に形成される開口部の位置に対応するバリア層の部分を除去するために、この位置の材料をエッチングにより除去し、
    ｄ）前記マスキング層に形成した開口部により規定される成長領域に、ｘ’及びｙ’は０以上１であって以下とし、和ｘ’＋ｙ’は１又はそれ以下とした場合に、ゲルマニウムが添加されたＧａ(1-x'-y')Ａｌ(x')Ｉｎ(y')Ｎの六方晶構造を有する半導体材料（６，６’）を高温エピタキシーにより成長形成し、前記高温エピタキシーの温度が、ゲルマニウムが添加されたＧａ(1-x'-y')Ａｌ(x')Ｉｎ(y')Ｎの六方晶構造を有する前記半導体材料（６，６’）の構成原子がマストランスポートにより前記成長領域に向けて移動できる十分に高い温度であり、
    ｅ）工程ｄ）においてエピタキシーにより堆積した材料上にソース又はドレイン接点電極（１５，１６）を合金化アニールすることなく堆積し、
    ｆ）前記成長領域から外れた位置にゲート電極（１３）を堆積するプロセス。
  2. 請求項１に記載のプロセスにおいて、ステップｄ）において、有機金属気相エピタキシー技術を用いるプロセス。
  3. 請求項１又は２に記載のプロセスにおいて、工程ｄ）においてエピタキシーにより堆積される材料は、ゲルマニウム添加ＧａＮとしたプロセス。
  4. 請求項１から３までのいずれか１項に記載のプロセスにおいて、工程ｄ）は、９６０℃以上であって１１５０℃に等しいか又はそれ以下の温度で行われるプロセス。
  5. 積層された層により構成される半導体構造体を有するヘテロ接合電界効果トランジスタであって、
    ｘ及びｙは０以上であって１以下とし、和ｘ＋ｙは１に等しいか又はそれ以下とした場合に、Ｇａ(1-x-y)Ａｌ(x)Ｉｎ(y)Ｎの六方晶構造を有する材料により構成されるバッファ層（２）と、
    バッファ層上のチャネル層（３）であって、ｚ及びｗは０以上であって１以下とし、和ｚ＋ｗは１に等しいか又はそれ以下とし、ｚ及びｗの少なくとも一方はｘ又はｙとはそれぞれ異なるものとした場合に、Ｇａ(1-z-w)Ａｌ(z)Ｉｎ(w)Ｎの六方晶構造を有する材料により構成されるチャネル層（３）と、
    チャネル層上のバリア層（４）であって、ｚ’及びｗ’は０以上であって１以下とし、和ｚ’＋ｗ’は１に等しいか又はそれ以下とし、ｚ’及びｗ’の少なくとも一方はｚ又はｗとはそれぞれ異なるものとした場合に、Ｇａ(1-z'-w')Ａｌ(z')Ｉｎ(w')Ｎの六方晶構造を有する材料により構成されるバリア層（４）と、
    誘電体マスキング層（５）に形成した開口部の位置に対応する成長領域にエピタキシーにより堆積されるエピタキシャル材料層（６，６’）であって、成長材料が、六方晶構造を有し、ｘ’及びｙ’は０以上１以下とし、和ｘ’＋ｙ’は１に等しいか又はそれ以下とした場合に、ゲルマニウムが添加されたＧａ(1-x'-y')Ａｌ(x')Ｉｎ(y')Ｎによって構成され、層の横方向エッジが、垂直線に対して５°〜６０°の傾斜を有するエピタキシャル材料層（６，６’）と、
    前記成長材料層上に形成した接点電極（１５，１６）及び前記成長領域から外れた位置に形成したゲート電極とを、基板層（１）上に当該積層順序にしたがって有するヘテロ接合電界効果トランジスタ。
  6. 請求項５に記載のトランジスタを有するモノリシックマイクロ波集積回路。
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