JP4742399B2

JP4742399B2 - ３−５族化合物半導体の製造方法

Info

Publication number: JP4742399B2
Application number: JP2000033292A
Authority: JP
Inventors: 宣彦澤木; 靖利川口; 曽根　　弘樹; 和政平松; 秀人三宅; 善伸小野; 尚良前田
Original assignee: Sumitomo Chemical Co Ltd
Current assignee: Sumitomo Chemical Co Ltd
Priority date: 1999-03-12
Filing date: 2000-02-10
Publication date: 2011-08-10
Anticipated expiration: 2020-02-10
Also published as: JP2001135828A

Description

【０００１】
本発明は、一般式Ｉｎ_xＧａ_yＡｌ_zＮ（ただし、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される３−５族化合物半導体の製造方法に関する。
【０００２】
【従来の技術】
一般式Ｉｎ_xＧａ_yＡｌ_zＮ（ただし、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される３−５族化合物半導体は、３族元素の組成により紫外から赤色に対応するバンドギャップが調整可能な直接遷移型の半導体であるため、紫外から可視領域にわたる高効率の発光素子用材料として利用可能である。また、従来用いられているＳｉあるいはＧａＡｓなどの半導体に比べて大きなバンドギャップを持つために、従来の半導体では動作できないような高温においても動作可能な、耐環境性に優れた電子素子の作製が原理的に可能である。
【０００３】
ところで、従来のトランジスタよりも高周波動作が原理的に可能なデバイスといわれている静電誘導トランジスタ（ＳＩＴ）の作製のためには、半導体結晶内部に埋め込まれたゲート電極の作製が重要である。
【０００４】
従来窒化物系化合物半導体では結晶内部に酸化珪素（ＳｉＯ₂）膜を埋め込んだ構造を形成することが可能であることが知られている。酸化珪素（ＳｉＯ₂）膜マスクパターンを形成した窒化物系化合物半導体上に窒化物系化合物半導体を再度成長させると、通常はいわゆる選択成長がおこり、ＳｉＯ₂膜マスク上では結晶成長がおこらず、下地結晶の露出部分だけに結晶成長がおこる。しかし選択成長の結晶成長条件を適当に選べば、結晶成長部での横方向の成長速度を大きくすることができてＳｉＯ₂膜マスクを被覆することが可能になる。
【０００５】
この横方向の結晶成長を利用して異種材料を埋め込んだ構造を作製することは、酸化珪素（ＳｉＯ₂）の他に窒化珪素でも可能なことが知られているが、これらはいずれも絶縁体であった。すなわち電極に利用できる導電性材料を埋め込んだ構造を作製することは、従来できていなかった。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、窒化物系化合物半導体において埋め込み電極として利用可能な特定のパターン形状の導電性材料を埋め込んだ構造を実現し、静電誘導トランジスタ（ＳＩＴ）等のデバイスを作製可能にすることにある。
【０００７】
【課題を解決するための手段】
このような状況を見て、本発明者らは鋭意検討した結果、窒化物系化合物半導体の成長条件に耐える、耐熱性、耐反応性の優れた導電性材料を選択し、導電性材料の形成、窒化物系化合物半導体の再成長を行なうことにより、再現性よく埋め込みが起こることを見出し本発明に至った。
すなわち、本発明は、（１）一般式Ｉｎ_xＧａ_yＡｌ_zＮ（ただし、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される第１の３−５族化合物半導体に接して導電性材料で、該第１の３−５族化合物半導体表面の一部を特定のパターン形状で被覆する工程と、パターン形状で被覆した該導電性材料を真空中または不活性雰囲気下で熱処理する工程と、該導電性材料で被覆されてない該第１の３−５族化合物半導体表面の露出部と該導電性材料とを共に一般式Ｉｎ _u Ｇａ _v Ａｌ _w Ｎ（ただし、ｕ＋ｖ＋ｗ＝１、０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１）で表される第２の３−５族化合物半導体で被覆する工程とを有し、第２の３−５族化合物半導体を有機金属気相成長法またはハイドライド気相成長法により成長する３−５族化合物半導体の製造方法に係るものである。
また、本発明は、（２）導電性材料がタングステン、レニウム、モリブデン、クロム、コバルト、珪素、金、ジルコニウム、タンタル、チタン、ニオブ、ニッケル、白金、バナジウム、ハフニウム、パラジウム、またはそれらの合金である前記（１）に記載の３−５族化合物半導体の製造方法、
（３）導電性材料がタングステンの窒化物、チタンの窒化物、ジルコニウムの窒化物、ハフニウムの窒化物、バナジウムの窒化物、ニオブの窒化物、タンタルの窒化物、クロムの窒化物、モリブデンの窒化物、レニウムの窒化物、または鉄の窒化物である前記（１）に記載の３−５族化合物半導体の製造方法、
（４）導電性材料の層厚が５ｎｍ以上１００ｎｍ以下である前記（１）から前記（３）のいずれかに記載の３−５族化合物半導体の製造方法に係るものである。
【０００８】
【発明の実施の形態】
本発明における一般式Ｉｎ_xＧａ_yＡｌ_zＮ（ただし、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される第１の３−５族化合物半導体および一般式Ｉｎ_uＧａ_vＡｌ_wＮ（ただし、ｕ＋ｖ＋ｗ＝１、０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１）で表される第２の３−５族化合物半導体の成長方法としては、ハイドライド気相成長法（以下、ＨＶＰＥ法と略記することがある）、または有機金属気相成長法（以下、ＭＯＶＰＥ法と略記する場合がある）が挙げられる。
【０００９】
導電性材料をその上に成長する第１の窒化物系化合物半導体の成長は、薄い膜でも優れた結晶品質の得られるＭＯＶＰＥ法を用いる方がより好ましい。第２の窒化物系化合物半導体の成長（以下、再成長という場合がある）ではどちらの成長方法も利用可能である。ＨＶＰＥ法は、大きな成長速度が得られるため、短時間で良好な結晶を得ることができ、本発明における再成長に好適に用いることができる。また、ＭＯＶＰＥ法は、多数の基板に均一性良く結晶成長を行なうことができ、やはり本発明の再成長に好適に用いることができる。
【００１０】
再成長を行なう条件としては、温度、圧力、キャリアガス、原料などが挙げられる。これらの条件については、従来より公知のものを用いることができる。具体的には、成長温度については、成長する該化合物半導体の物性にも依存するが、Ｉｎを構成元素として含まない場合には、６００℃以上１２００℃以下が好ましい。再成長温度が６００℃より低い場合、あるいは１２００℃より高い場合には、再成長による良好な結晶が得られにくい。また、該化合物半導体がＩｎを構成元素として含む場合には、熱的安定性が低下するため、再成長温度は、６００℃以上９００℃以下が好ましい。
【００１１】
本発明における再成長に用いることができる成長圧力としては、１００Ｐａ以上が挙げられる。再成長での圧力が１００Ｐａ未満の場合、良好な結晶を得ることが難しい。該圧力は、好ましくは５００Ｐａ以上、さらに好ましくは１ｋＰａ以上である。なお、成長圧力が高くなるにつれて場合、結晶性が改善される場合があるが、一般的に結晶成長に用いるＭＯＶＰＥ装置あるいはＨＶＰＥ装置は、工業的にあまり高い成長圧力では用いられないので、再成長における成長圧力は、１０気圧以下が好ましい。
【００１２】
本発明における再成長に用いることができるキャリアガスは、水素、窒素、ヘリウム、アルゴン等、通常のＭＯＶＰＥ法またはＨＶＰＥ法で用いられているものを用いることができる。
【００１３】
ＭＯＶＰＥ法による３−５族化合物半導体の製造には、以下のような原料を用いることができる。
３族原料としては、トリメチルガリウム［（ＣＨ₃）₃Ｇａ、以下ＴＭＧと記すことがある。］、トリエチルガリウム［（Ｃ₂Ｈ₅）₃Ｇａ、以下ＴＥＧと記すことがある。］等の一般式Ｒ₁Ｒ₂Ｒ₃Ｇａ（ここで、Ｒ₁、Ｒ₂、Ｒ₃は、低級アルキル基を示す。）で表されるトリアルキルガリウム；トリメチルアルミニウム［（ＣＨ₃）₃Ａｌ］、トリエチルアルミニウム［（Ｃ₂Ｈ₅）₃Ａｌ、以下ＴＥＡと記すことがある。］、トリイソブチルアルミニウム［（ｉ−Ｃ₄Ｈ₉）₃Ａｌ］等の一般式Ｒ₁Ｒ₂Ｒ₃Ａｌ（ここで、Ｒ₁、Ｒ₂、Ｒ₃は、低級アルキル基を示す。）で表されるトリアルキルアルミニウム；トリメチルアミンアラン［（ＣＨ₃）₃Ｎ：ＡｌＨ₃］；トリメチルインジウム［（ＣＨ₃）₃Ｉｎ、以下ＴＭＩと記すことがある。］、トリエチルインジウム［（Ｃ₂Ｈ₅）₃Ｉｎ］等の一般式Ｒ₁Ｒ₂Ｒ₃Ｉｎ（ここで、Ｒ₁、Ｒ₂、Ｒ₃は、低級アルキル基を示す。）で表されるトリアルキルインジウム等が挙げられる。これらは、単独でまたは混合して用いられる。
【００１４】
次に、５族原料としては、アンモニア、ヒドラジン、メチルヒドラジン、１，１−ジメチルヒドラジン、１，２−ジメチルヒドラジン、ｔ−ブチルアミン、エチレンジアミンなどが挙げられる。これらは単独でまたは混合して用いられる。これらの原料のうち、アンモニアとヒドラジンは、分子中に炭素原子を含まないため、半導体中への炭素の汚染が少なく好適である。
【００１５】
３−５族化合物半導体のｎ型ドーパントとして、Ｓｉ、Ｇｅ、Ｏが用いられる。この中で、低抵抗のｎ型をつくりやすく、原料純度の高いものが得られるＳｉが好ましい。Ｓｉのドーピング用の原料としては、シラン（ＳｉＨ₄）、ジシラン（Ｓｉ₂Ｈ₆）、モノメチルシラン（Ｓｉ（ＣＨ₃）Ｈ₃）などが用いられる。
【００１６】
ＨＶＰＥ法による３−５族化合物半導体の製造には、以下のような原料を用いることができる。
３族原料としては、金属Ｇａ、金属Ｉｎ等に塩化水素ガスを反応させ、ＧａＣｌ、ＩｎＣｌを発生させて用いることができる。また、ＴＭＧ、ＴＥＧ等の一般式Ｒ₁Ｒ₂Ｒ₃Ｇａ（ここで、Ｒ₁、Ｒ₂、Ｒ₃は、低級アルキル基を示す。）で表されるトリアルキルガリウム；ＴＭＩ、トリエチルインジウム等の一般式Ｒ₁Ｒ₂Ｒ₃Ｉｎ（ここで、Ｒ₁、Ｒ₂、Ｒ₃は、低級アルキル基を示す。）で表されるトリアルキルインジウム等を高温で塩化水素ガスと反応させ、ＧａＣｌ、ＩｎＣｌ等を発生させて用いることができる。また、ジメチルガリウムクロライド（Ｇａ（ＣＨ₃）₂Ｃｌ）、ジエチルガリウムクロライド（Ｇａ（Ｃ₂Ｈ₅）₂Ｃｌ）、ジメチルインジウムクロライド（Ｉｎ（ＣＨ₃）₂Ｃｌ）、ジエチルインジウムクロライド（Ｉｎ（Ｃ₂Ｈ₅）₂Ｃｌ）等を高温で分解させ、ＧａＣｌ、あるいはＩｎＣｌを発生させて用いることもできる。また、常温で安定な、ＧａＣｌ₃、ＩｎＣｌ₃などにキャリアガスをバブリングしてして供給することもできる。これらは、単独でまたは混合して用いられる。
【００１７】
次に、５族原料としては、アンモニア、ヒドラジン、メチルヒドラジン、１，１−ジメチルヒドラジン、１，２−ジメチルヒドラジン、ｔ−ブチルアミン、エチレンジアミンなどが挙げられる。これらは単独でまたは混合して用いられる。これらの原料のうち、アンモニアとヒドラジンは、分子中に炭素原子を含まないため、半導体中への炭素の汚染が少なく好適である。
【００１８】
３−５族化合物半導体のｎ型ドーパントとして、Ｓｉ、Ｇｅ、Ｏが用いられる。この中で、低抵抗のｎ型をつくりやすく、原料純度の高いものが得られるＳｉが好ましい。Ｓｉのドーピング用の原料としては、モノクロルシラン（ＳｉＨ₃Ｃｌ）、ジクロルシラン（ＳｉＨ₂Ｃｌ₂）などが用いられる。
【００１９】
本発明に用いられる導電性材料は、再成長時に高温の反応性ガス雰囲気にさらされるので、耐熱性、耐反応性にすぐれたものが必要である。具体的には、タングステン（Ｗ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、珪素（Ｓｉ）、金（Ａｕ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、パラジウム（Ｐｄ）、またはこれらの合金などが挙げられる。これらの中でもタングステン（Ｗ）が特に好ましい。また、導電性材料が化合物の例としては、Ｗの窒化物、Ｔｉの窒化物、Ｚｒの窒化物、Ｈｆの窒化物、Ｖの窒化物、Ｎｂの窒化物、Ｔａの窒化物、Ｃｒの窒化物、Ｍｏの窒化物、Ｒｅの窒化物、またはＦｅの窒化物が挙げられる。
【００２０】
本発明における導電性材料の形成方法としては、蒸着法、スパッタ法、化学気相堆積法（ＣＶＤ法）、メッキ等、公知のものを用いることができる。タングステン（Ｗ）の場合、製膜性に優れたスパッタ法および蒸着法が好ましい。また、単体の材料の薄膜を形成した後、これを化学反応で所望の導電性化合物材料としてもよい。具体例としては、タングステンの薄膜を形成後、アンモニアを含む雰囲気で熱処理することで、窒化タングステンとする方法が挙げられる。あるいは、窒素を含む雰囲気中でタングステンをターゲットとしてスパッタリングすることで、窒化タングステン層を形成することもできる。
また、ＳｉＯ₂などの絶縁材料、あるいは再成長条件で安定でないものの上に本発明における導電性材料を積層して用いることもできる。また、本発明に用いる導電性材料によっては、再成長後に下地層に窪みが生じ、平坦性が悪化する場合がある。このような場合には、下地層に窪みを生じることが少ないマスク材料上に、本発明の導電性材料を積層してもよい。具体的には、ＳｉＯ₂とＷを積層した構造が挙げられる。
【００２１】
スパッタ法で製膜する場合、スパッタ装置に試料をセットして、真空中で熱処理した後に製膜することにより再成長時の導電性材料膜の耐久性が向上し本発明の効果がより大きい場合がある。好ましい熱処理温度は、２００℃以上５００℃以下であり、好ましい熱処理時間は、熱処理温度によって変わるが、４００℃の場合の例では５分以上１時間以下である。
【００２２】
導電性材料の好ましい膜厚は、用いる材料によって異なるが、概ね２ｎｍ以上５μｍ以下である。該膜厚は、タングステン（Ｗ）の場合、５ｎｍ以上１００ｎｍ以下が好ましい。該膜厚が５ｎｍ未満の場合には、再成長時の雰囲気により化学変化を受け消失する場合があるので好ましくなく、１００ｎｍより厚い場合には剥がれやすくなりやはり好ましくない。
【００２３】
導電性材料膜を特定の形状にパターニングするには、公知のフォトリソグラフィ法を利用して行なうことができる。タングステン（Ｗ）の場合には、スパッタ法で形成したタングステン膜上にフォトリソグラフィ法によってフォトレジストパターンを形成し、例えば過酸化水素（Ｈ₂Ｏ₂）およびフッ酸と硝酸の１：１の混合酸でエッチングすることによりパターン形成をすることができる。
【００２４】
本発明で用いる形状のパターンとしては、公知のものを用いることができる。具体的には被覆部または開口部が一定幅のストライプ状のもの；円形、多角形状に下地結晶を露出（または被覆）させたもの；円形リング、多角形リング状に下地結晶を露出（または被覆）させたものなどが挙げられる。中でもストライプ状のパターンを用いると本発明における埋め込み構造が再現性よく作製できるので好ましい。
【００２５】
ストライプ状パターンは、導電性材料膜（マスク）部分の幅と下地結晶の露出部分の幅の和（すなわち周期）と、導電性材料膜（マスク）部分の幅の２つで規定できる。本発明における埋め込み構造を再現性よく作製させるためには、特に導電性材料膜（マスク）部分の幅の制御が重要であり、好ましい導電性材料膜（マスク）部分の幅は、０．０５μｍ以上２０μｍ以下である。０．０５μｍより小さい幅は作製するのが困難で実用的ではなく、２０μｍより大きいと埋め込みに要する時間が長くなりすぎてやはり実用的ではない。
【００２６】
導電性材料膜（マスク）のストライプの方向としては、窒化物系化合物半導体結晶の＜１−１００＞、および＜１１−２０＞方向およびこれらに結晶学的に等価な方向が好ましい。＜１−１００＞方向に結晶学的に等価な方向とは＜−１１００＞、＜１０−１０＞、＜−１０１０＞、＜０１−１０＞、＜０−１１０＞であり、これらは（０００１）面内に含まれ互いに６０°の角度をなしている。また＜１１−２０＞方向に結晶学的に等価な方向とは、＜−１−１２０＞、＜１−２１０＞、＜−１２−１０＞、＜−２１１０＞、＜２−１−１０＞であり、これらも（０００１）面内に含まれ、互いに６０°の角度をなしている。＜１−１００＞に結晶学的に等価な方向群と＜１１−２０＞に結晶学的に等価な方向群とは、互いに３０°角度がずれている。従って（０００１）面内に３０°ごとに好ましい方向がある。
【００２７】
＜１−１００＞に結晶学的に等価な方向に導電性材料膜（マスク）のストライプを作製した場合には、横方向の成長速度が最大になり、マスクの埋め込みを最も短時間で行なうことができる。一方、＜１１−２０＞に結晶学的に等価な方向に導電性材料膜（マスク）のストライプを作製した場合には、横方向の成長速度は最小になるので埋め込みに長時間を要するが、横方向成長時の成長面（ファセット）が平坦である特徴があり、結晶欠陥の少ない品質のよい結晶を作ることができる。
【００２８】
導電性材料膜（マスク）のストライプの方向の上記の方向からのずれが大きくなると、横方向成長時の成長面に凹凸ができ、結晶品質が劣るものができる場合がある。ずれの範囲は小さいほどよいが、上記の好ましい方向からのずれが１０°以下であることが好ましく、より好ましくは５°以下である。
【００２９】
導電性材料膜（マスク）のストライプを形成した試料の上に再成長を行なう際に、真空中または不活性雰囲気中で熱処理を行ない、しかる後に公知の成長条件で窒化物系化合物半導体の再成長を行なうことにより、再成長時の導電性材料膜の耐久性が向上し、本発明における埋め込み構造をより再現性よく作製することができるようになる。
【００３０】
熱処理温度は、使用する導電性材料によって変わるが、概ね３００℃以上１０００℃以下が好ましい。また、熱処理時間は１分以上６０分以下が好ましい。該熱処理温度が３００℃よりも低い場合には再成長時の導電性材料膜の耐久性の向上効果が小さい場合があり、１０００℃よりも高い場合には導電性材料膜が剥がれやすくなる場合がある。
【００３１】
次に、本発明の３−５族化合物半導体を利用して作製できる素子の例として、図１に示す静電誘導トランジスタ（ＳＩＴ）について説明する。
【００３２】
サファイア基板１上に、Ｓｉドープｎ⁺型ＧａＮ層２、Ｓｉドープｎ^-型ＧａＮ層３の積層構造からなる第１の３−５族化合物半導体４を成長する。次に、タングステン（Ｗ）をスパッタ法で形成した後、第１の３−５族化合物半導体の結晶方位＜１−１００＞方向のストライプ状電極８を、フォトリソグラフィの手法によって形成する。ストライプ状電極８は広い面積を有するゲート電極９に連結している。
ストライプ状電極を形成した試料の上に、Ｓｉドープｎ^-型ＧａＮ層５、およびＳｉドープｎ⁺型ＧａＮ層６の積層構造からなる第２の３−５族化合物半導体７を成長する。この成長によってタングステン（Ｗ）電極８の埋め込み構造ができる。なお、広い面積を有するゲート電極９は、再成長によっても埋め込まれることはなく、このまま取り出し電極として利用できる場合がある。
【００３３】
次に、ドライエッチング法によって、一部をＳｉドープｎ⁺型ＧａＮ層２まで掘り、Ｓｉドープｎ⁺型ＧａＮ層２を露出させる。露出したＳｉドープｎ⁺型ＧａＮ層２の上に電極１１、さらに再成長表面に露出しているＳｉドープｎ⁺型ＧａＮ層６の上に電極１０を形成する。
【００３４】
この構造では、上から（または下から）ソース電極、ゲート電極、ドレイン電極として利用できる。タングステン（Ｗ）は、窒化物系化合物半導体に対してショットキー特性を示すので、このままゲート電極として利用できる。ゲート電圧を調整することにより、埋め込まれたストライプ状のタングステン（Ｗ）電極の周囲の電荷空乏層の厚さを変化させ、電子の走行チャンネルの断面積が変化し、電流のオン・オフ制御ができる。すなわちゲート電圧により、ソース・ドレイン間の電流が変調され、デバイスは３端子動作をする。
【００３５】
次にＳＩＴを動作させるための各層の層厚、物性の好ましい範囲に関して説明する。電子走行チャンネルに利用される、Ｓｉドープｎ^ー型ＧａＮ層３、５のキャリア濃度は、ストライプ状タングステン（Ｗ）電極の間隔に応じて適当な範囲があり、ストライプの間隔が大きくなるに従い、キャリア濃度を小さくする必要がある。好ましいストライプの間隔は、０．１μｍ以上５μｍ以下であり、これに応じて好ましいキャリア濃度は、２×１０¹⁸から１×１０¹⁵ｃｍ^-3まで変化する。
Ｓｉドープｎ⁺型ＧａＮ層２および６は、それぞれ電極１１および１０に対するコンタクト層として作用するので、そのキャリア濃度は、十分なオーミック電極特性を得るために結晶性を損なわない範囲で高い方が良い。該キャリア濃度は好ましくは１×１０¹⁷ｃｍ^-3以上１×１０²¹ｃｍ^-3以下であり、より好ましくは１×１０¹⁸ｃｍ^-3以上１×１０²⁰ｃｍ^-3以下である。
【００３６】
ソース電極とドレイン電極は、オーミック電極であることが好ましい。ｎ型ＧａＮに対するオーミック電極材料としては、Ａｌ、Ｉｎ、ＴｉＡｕ、ＴｉＡｌＣｒＡｕ等を好適に用いることができる。
【００３７】
本発明においてはパターンの作製条件、熱処理条件、再成長条件によっては再成長後に第１の３−５族化合物半導体４に窪みが発生する場合がある。ＧａＮ層３をＧａＡｌＮ層またはＧａＮ層上にＧａＡｌＮを積層した構造とすることにより再成長後に発生する窪みを低減することができる。ただし、ＧａＡｌＮ層のＡｌＮ混晶比および膜厚は結晶品質を低下させることがなく、ＳＩＴを作製した場合、素子の性能を損なうことのない範囲とする。具体的なＡｌＮ混晶比の範囲としては１％以上、好ましくは５％以上が挙げられる。ただし、ＡｌＮ混晶比が高い場合、絶縁性になる傾向があるため、素子としての特性を低下させないＡｌＮ混晶比の範囲としてはとしては、６０％以下、好ましくは４０％以下が挙げられる。また、具体的なＧａＡｌＮ層の層厚の範囲としては０．３ｎｍ以上、好ましくは１ｎｍ以上が挙げられる。ただし、ＧａＡｌＮ層の層厚が厚い場合、絶縁性になる傾向があるため、素子としての特性を低下させないＧａＡｌＮ層の層厚の範囲としては、５μｍ以下、好ましくは３μｍ以下が挙げられる。
【００３８】
【実施例】
実施例１
まず下地結晶を次のようにして作製した。ＭＯＶＰＥ法により基板であるサファイア（０００１）面上に、バッファ層としてＧａＮを５５０℃で５０ｎｍ成長し、さらにＧａＮを約１１００℃で４μｍ成長した。この下地結晶試料を、スパッタ装置にセットし、真空中で４００℃３０分の熱処理を行なったのち、タングステン（Ｗ）をスパッタ法により２０ｎｍ成膜した。通常のフォトリソグラフィ法を用いて、＜１−１００＞方向にマスク幅５μｍ、開口部幅５μｍとなるフォトレジストパターンを形成し、次に湿式エッチングによってタングステン（Ｗ）の不要部分を除去し、タングステン（Ｗ）のストライプパターンを作製した。次に、この試料をＨＶＰＥ装置にセットし、真空中で６００℃１０分間の熱処理を行なった後、窒素をキャリアガスに用いてＨＶＰＥ法により再成長を３５μｍ行なった。再成長により得られた結晶は、鏡面状の表面であり、タングステン（Ｗ）のストライプパターンが埋め込まれた構造が作製できた。
【００３９】
実施例２
タングステン（Ｗ）のストライプパターンがマスク幅３μｍ、開口部幅３μｍであることを除いて、実施例１と同様の方法でタングステン（Ｗ）のストライプパターンを作製した。次に、この試料をＭＯＶＰＥ装置にセットし、真空中で６００℃１０分間の熱処理を行なった後、ＭＯＶＰＥ法により再成長を約７μｍ行なった。再成長により得られた結晶は、鏡面状の表面であり、タングステン（Ｗ）のストライプパターンが埋め込まれた構造が作製できた。
【００４０】
実施例３
タングステン（Ｗ）のストライプパターンの方向が＜１１−２０＞であることを除いては実施例２と同様の方法でタングステン（Ｗ）のストライプパターンの作製、ＭＯＶＰＥ法による再成長を行なった。再成長により得られた結晶は鏡面状の表面であり、タングステン（Ｗ）のストライプパターンが埋め込まれた構造が作製できた。
【００４１】
実施例４
タングステン（Ｗ）のパターンが直径２００μｍの円形および膜厚が５０ｎｍであることを除いて実施例１と同様の方法でタングステンパターンを作製した。この試料を真空中および窒素中で６００℃および９００℃において熱処理を行なった。いずれの場合も、熱処理なしのものより、大幅に整流特性が向上した。さらに、同じ熱処理温度なら窒素中よりも真空中が、同じ熱処理雰囲気なら６００℃よりも９００℃の方が良い整流特性が確認された。結果を図２に示す。
【００４２】
実施例５
実施例１と同様にＧａＮを４μｍ成長し、さらにＧａＡｌＮを成長した。この層のＡｌＮ混晶比は、約１５％、厚さは３０ｎｍである。この上にタングステン（Ｗ）を電子ビーム蒸着により成膜し、通常のリソグラフィー法を用いてストライプ状パターンを作製した。ストライプ方向は＜１-１００＞方向、ストライプ幅およびストライプ間隔は、ともに５μｍである。次に、ＭＯＶＰＥ法により再成長を行なった。成長圧力は、４０ｋＰａであり、成長膜厚は約３μｍであった。再成長により得られた結晶の表面は、鏡面状であった。実施例１および本実施例で得られた試料をストライプパターンと垂直方向に劈開を行い、断面を走査電子顕微鏡で観察したところ、実施例１で得られた試料には下地結晶に損傷が確認できる部分があったが、実施例５で得られた試料では下地結晶に損傷は確認されなかった。
【００４３】
実施例６
実施例１と同様にＧａＮを４μｍ成長した。この下地結晶にＳｉＯ₂をスパッタ法により５０〜７０ｎｍ成膜し、引き続きタングステン（Ｗ）をスパッタ法にて５０ｎｍ成膜した。これを通常のリソグラフィー法を用いてストライプパターンを作製した。ストライプ方向は、＜１−１００＞および＜１１−２０＞方向である。ストライプ幅およびストライプ間隔は、ともに３μｍである。次に、常圧ＭＯＶＰＥ法により再成長を行なった。再成長膜厚は、約８μｍである。得られた結晶は、鏡面状の表面であり、タングステンストライプパターンの埋め込まれた構造が作製できた。実施例１のＷのみをマスクとしたものでは、マスク下部に窪みの生じた部分が見られたが、本実施例の積層構造によるマスクの場合には、いずれのストライプ方向のマスクを用いたものでもマスク下部の窪みの発生は大幅に低減された。
【００４４】
実施例７
実施例１と同様にＧａＮを４μｍ成長した。この下地結晶にＷを電子ビーム蒸着により２０ｎｍ成膜した。この試料を水素中４００℃で１０分保持し、つぎに水素・アンモニア混合ガス中６００℃で５分保持した後、さらに水素・アンモニア混合ガス中で９５０℃まで昇温した後、すぐに冷却を行なった。この試料の表面をＸＰＳ（Ｘ線光電子分光法）により元素分析したところ、Ｗ層中に均一に窒化タングステン層が形成されていることが確認された。こうして得られたマスク材料をパターニングし、実施例１と同様にして再成長を行なったところ、実施例１と同様の良好な埋め込み構造が形成された。
【００４５】
本実施例において、アンモニアを含む処理する雰囲気としては、水素とアンモニアの混合ガス以外にも、アンモニアと不活性ガスの混合ガスを用いてもよい。
また、実施例１と同様にして成長したＧａＮ層上に、タングステンをターゲットとして、窒素とアルゴンの１：１の体積混合比の雰囲気中でスパッタリングを行なうことで５０ｎｍ堆積した窒化タングステン層を用いても同様の結果が得られた。
本実施例で述べた窒化タングステンは、ＧａＮ層に対してショットキー接合を形成する電極として作用した。
【００４６】
【発明の効果】
本発明によれば、導電性材料膜のパターンを窒化物系化合物半導体中に埋め込んだ構造を作製できる。これにより静電誘導トランジスタ（ＳＩＴ）などの電子デバイスをはじめ複合型のオプトエレクトロニクスデバイスも作製できるのでその工業的価値はきわめて高い。
【図面の簡単な説明】
【図１】本発明における埋め込み構造を用いた静電誘導トランジスタの構造例を示す図
【図２】本発明における電極のアニール処理によるショットキー性改善の効果の例を示す図
【符号の説明】
１．．．基板
２．．．ｎ⁺ＧａＮ
３．．．ｎ^-ＧａＮ
４．．．第１の３−５族化合物半導体
５．．．ｎ^-ＧａＮ
６．．．ｎ⁺ＧａＮ
７．．．第２の３−５族化合物半導体
８．．．埋め込まれたストライプ状ゲート電極
９．．．ゲート電極
１０．．．電極
１１．．．電極

Claims

（１）一般式Ｉｎ_xＧａ_yＡｌ_zＮ（ただし、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される第１の３−５族化合物半導体に接して導電性材料で、該第１の３−５族化合物半導体表面の一部を特定のパターン形状で被覆する工程と、
パターン形状で被覆した該導電性材料を真空中または不活性雰囲気下で熱処理する工程と、
該導電性材料で被覆されてない該第１の３−５族化合物半導体表面の露出部と該導電性材料とを共に一般式Ｉｎ _u Ｇａ _v Ａｌ _w Ｎ（ただし、ｕ＋ｖ＋ｗ＝１、０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１）で表される第２の３−５族化合物半導体で被覆する工程とを有し、
第２の３−５族化合物半導体を有機金属気相成長法またはハイドライド気相成長法により成長する３−５族化合物半導体の製造方法。
導電性材料がタングステン、レニウム、モリブデン、クロム、コバルト、珪素、金、ジルコニウム、タンタル、チタン、ニオブ、ニッケル、白金、バナジウム、ハフニウム、パラジウム、またはそれらの合金である請求項１に記載の３−５族化合物半導体の製造方法。
導電性材料がタングステンの窒化物、チタンの窒化物、ジルコニウムの窒化物、ハフニウムの窒化物、バナジウムの窒化物、ニオブの窒化物、タンタルの窒化物、クロムの窒化物、モリブデンの窒化物、レニウムの窒化物、または鉄の窒化物である請求項１に記載の３−５族化合物半導体の製造方法。
導電性材料の層厚が５ｎｍ以上１００ｎｍ以下である請求項１から請求項３のいずれかに記載の３−５族化合物半導体の製造方法。