CN111370472A - 混合栅p-GaN增强型氮化镓基晶体管结构及制作方法 - Google Patents
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Abstract
本公开提供了一种混合栅p‑GaN增强型氮化镓基晶体管结构及制作方法，其混合栅p‑GaN增强型氮化镓基晶体管结构自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；栅绝缘介质层，制作在所述p型GaN帽层上面；栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。
Description
技术领域
本公开涉及半导体领域，尤其涉及一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法。
背景技术
由于氮化镓基高电子迁移率晶体管(High electron mobility transistors，HEMTs)具有高击穿电压、低导通电阻、高工作频率以及器件体积小等特点，在功率开关系统中具有广泛的应用前景。因为安全的原因，在功率开关应用中，GaN HEMTs器件被要求是常关型的，也就是增强型(Enhancement-mode.E-mode)(Vth＞0V)。
为了获得增强型HEMT器件，许多方法已经被提出，例如凹栅结构、F离子注入、p-GaN结构等。因为p-GaN结构有高的可靠性，已经在实现增强型器件中显示出大的潜力，目前已经变成了最主流的方案。然而传统p-GaN HEMTs器件的阈值电压低，容易引起误开启；同时传统p-GaN HEMTs器件的栅极泄漏电流大，栅极击穿电压低，限制晶体管的安全操作范围和可靠性。
因此，需要提高器件的阈值电压，减小器件的栅极泄漏电流，增加器件的栅击穿电压，提高器件的可靠性，从而解决以上问题。
发明内容
(一)要解决的技术问题
本公开提供了一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种混合栅p-GaN增强型氮化镓基晶体管结构，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：
p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；
栅绝缘介质层，制作在所述p型GaN帽层上面；
栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。
在本公开的一些实施例中，所述栅绝缘介质层的厚度为1nm-500nm。
在本公开的一些实施例中，所述栅绝缘介质层的长度小于所述栅极的长度，所述栅极的长度为1nm-10000nm；所述栅绝缘介质层设置在所述栅极和所述p型GaN帽层间的任一位置。
在本公开的一些实施例中，所述栅绝缘介质层材料为SiN、SiO2、Al2O3、HfO2、ZrO2、ZnO中一种或多种。
在本公开的一些实施例中，所述衬底材料为III-V族化合物半导体材料。
在本公开的一些实施例中，所述p型GaN帽层是通过在势垒层表面外延生长p型GaN层，然后刻蚀形成的。p型GaN帽层厚度为1nm-500nm。
在本公开的一些实施例中，所述p型GaN帽层中的杂质为镁、钙、碳中一种或多种，所述p型GaN帽层中的杂质的掺杂浓度为1016cm-3至1020cm-3。
在本公开的一些实施例中，所述栅极与所述源极和/或所述漏极之间的接触为欧姆接触或肖特基接触。
根据本公开的一个方面，还提供了一种混合栅p-GaN增强型氮化镓基晶体管结构的制作方法，其中，包括：
自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层；
在势垒层上生长p型GaN帽层；
采用刻蚀的方法，将待制备的栅极对应的下方区域以外的p型GaN帽层刻蚀掉；
在势垒层上制备欧姆接触源极和欧姆接触漏极；
在势垒层和p型GaN帽层上生长一层栅绝缘介质层；
采用刻蚀的方法，将部分栅极下方区域以外的栅绝缘介质层刻蚀掉；
在栅绝缘介质层和p型GaN帽层上制备栅极。
在本公开的一些实施例中，所述自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层包括：
选择一衬底；
在衬底上生长成核层；
在成核层上生长高阻层；
在高阻层上生长高迁移率层；
在高迁移率层上生长势垒层。
(三)有益效果
从上述技术方案可以看出，本公开混合栅p-GaN增强型氮化镓基晶体管结构及制作方法至少具有以下有益效果其中之一或其中一部分：
(1)本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。
(2)本公开在正向栅偏置时，混合栅结构会降低栅边缘高的电场，使电场分布更加均匀，从而降低器件的栅极漏电，提高栅击穿电压。
(3)本公开栅绝缘介质层会承担部分栅电压，从而提高器件的阈值电压。
附图说明
图1为本公开实施例混合栅p-GaN增强型氮化镓基晶体管结构的示意图。
图2为本公开实施例混合栅p-GaN增强型氮化镓基晶体管结构制作方法流程框图。
图3为本公开实施例与传统p-GaN帽层高电子迁移率晶体管器件的转移特性。
【附图中本公开实施例主要元件符号说明】
10-衬底；
20-成核层；
30-高阻层；
40-高迁移率层；
50-势垒层；
60-p型GaN帽层；
70-源极；
80-漏极；
90-栅绝缘介质层；
100-栅极。
具体实施方式
本公开提供了一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法，其混合栅p-GaN增强型氮化镓基晶体管结构自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；栅绝缘介质层，制作在所述p型GaN帽层上面；栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。
在描述问题的解决方案之前，先定义一些特定词汇是有帮助的。
本文所述的「基底(substrate)」，可包括任何底层材质，其上可形成装置，电路，外延层或半导体。一般来说，基底可用以定义位于半导体装置底下的层，或者是形成半导体装置的基层。基底可包括硅、掺杂硅(doped silicon)、锗、硅锗(silicon germanium)、半导体复合物(semiconductor compound)，或其他半导体材质的一或任何组合。
本文所述的「刻蚀(Etch)」，狭义理解可以为光刻腐蚀，先通过光刻将光刻胶进行光刻曝光处理，然后通过其它方式实现腐蚀处理掉所需除去的部分。刻蚀是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，其基本目标是在涂胶的硅片上正确地复制掩模图形。随着微制造工艺的发展，广义上来讲，刻蚀成了通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称，成为微加工制造的一种普适叫法。刻蚀最简单最常用分类是：干法刻蚀和湿法刻蚀。湿法刻蚀是一个纯粹的化学反应过程，是指利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分而达到刻蚀目的。干法刻蚀方式很多，一般有：溅射与离子束铣蚀，等离子刻蚀(Plasma Etching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)。另外，化学机械抛光CMP，剥离技术等等也可看成是广义刻蚀的一些技术。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。
在本公开的第一个示例性实施例中，提供了一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法。图1为本公开实施例混合栅p-GaN增强型氮化镓基晶体管结构的示意图。如图1所示，本公开混合栅p-GaN增强型氮化镓基晶体管结构包括：衬底10、成核层20、高阻层30、高迁移率层40、势垒层50、p型GaN帽层60、栅绝缘介质层90、栅极；p型GaN帽层60、源极70和漏极80，分别制作在所述势垒层50上面；栅绝缘介质层90制作在所述p型GaN帽层60上面；栅极100制作在所述栅绝缘介质层90和所述p型GaN帽层60上面。本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。
以下分别对本实施例混合栅p-GaN增强型氮化镓基晶体管结构的各个组成部分进行详细描述。
衬底10，材料为III-V族化合物半导体材料。
p型GaN帽层60，该p型GaN帽层60制作在势垒层50上面，该p型GaN帽层60中杂质可以是镁、钙、碳或其它受主杂质，杂质的掺杂浓度为1016cm-3至1020cm-3。该p型GaN帽层60厚度为1nm-500nm。
源极70漏极80，制作在势垒层表面50上；
栅绝缘介质层90，制作在p型GaN帽层60上面，栅绝缘介质层90的材料为SiN、SiO2、Al2O3、HfO2、ZrO2、ZnO和其它绝缘材料中的一种或多种。栅绝缘介质层90的厚度为1nm-500nm。栅绝缘介质层90长度小于栅极100的长度。栅极100的长度为1nm-10000nm。栅绝缘介质层90的位置可变，可以在栅极100下方任意位置。
栅极100，制作在栅绝缘介质层90和p型GaN帽层60上方。栅极100与p型GaN帽层60的接触可以是欧姆接触，也可以是肖特基接触。
图2为本公开实施例混合栅p-GaN增强型氮化镓基晶体管结构制作方法流程框图。请参阅图2，并结合参阅图1所示，本发明提供一种混合栅p-GaN增强型氮化镓基高电子迁移率晶体管结构的制作方法，包括如下步骤：
步骤1：选择一衬底；
步骤2：在衬底上生长成核层；
步骤3：在成核层上生长高阻层；
步骤4：在高阻层上生长高迁移率层；
步骤5：在高迁移率层上生长势垒层；
步骤6：在势垒层上生长p型GaN帽层；
步骤7：采用刻蚀的方法，将待制备的栅极对应的下方区域以外的p型GaN帽层刻蚀掉；
步骤8：在势垒层上制备源极和漏极；
步骤9：在势垒层和p型GaN帽层上生长一层栅绝缘介质层；
步骤10：采用刻蚀的方法，将部分栅极下方区域以外的栅绝缘介质层刻蚀掉；
步骤11：在栅绝缘介质层和p型GaN帽层上制备栅极100。形成混合栅p-GaN增强型氮化镓基晶体管结构，完成器件的制备。
本发明的关键在于采用混合栅p-GaN增强型氮化镓基高电子迁移率晶体管结构，可以减小器件栅极漏电，提高器件的栅击穿，提高器件的阈值电压，提高器件可靠性。
图3为本发明的结构与传统p-GaN帽层高电子迁移率晶体管器件的转移特性，漏源电压为7V。从图中可以看出，采用混合栅结构的器件的阈值电压增加。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开混合栅p-GaN增强型氮化镓基晶体管结构及制作方法有了清楚的认识。
综上所述，本公开提供一种混合栅p-GaN增强型氮化镓基高电子迁移率晶体管结构及制作方法，该晶体管的特点是在栅金属下方引入栅绝缘介质层，该栅绝缘介质层长度小于栅金属层长度，使栅区域变成栅极与半导体接触和栅极与栅绝缘介质层接触的并联结构，形成混合栅p-GaN增强型HEMTs。与传统栅结构p-GaN增强型HEMTs相比，混合栅p-GaN增强型HEMTs结构可以改善器件栅极击穿特性，增加器件的栅压摆幅，减小器件栅极泄漏电流，增加器件阈值电压，提高器件可靠性。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种混合栅p-GaN增强型氮化镓基晶体管结构，其中，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：
p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；
栅绝缘介质层，制作在所述p型GaN帽层上面；
栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。
2.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅绝缘介质层的厚度为1nm-500nm。
3.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅绝缘介质层的长度小于所述栅极的长度，所述栅极的长度为1nm-10000nm；所述栅绝缘介质层设置在所述栅极和所述p型GaN帽层间的任一位置。
4.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅绝缘介质层材料为SiN、SiO2、Al2O3、HfO2、ZrO2、ZnO中一种或多种。
5.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述衬底材料为III-V族化合物半导体材料。
6.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述p型GaN帽层是通过在势垒层表面外延生长p型GaN层，然后刻蚀形成的。p型GaN帽层厚度为1nm-500nm。
7.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述p型GaN帽层中的杂质为镁、钙、碳中一种或多种，所述p型GaN帽层中的杂质的掺杂浓度为1016cm-3至1020cm-3。
8.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅极与所述源极和/或所述漏极之间的接触为欧姆接触或肖特基接触。
9.一种混合栅p-GaN增强型氮化镓基晶体管结构的制作方法，其中，包括：
自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层；
在势垒层上生长p型GaN帽层；
采用刻蚀的方法，将待制备的栅极对应的下方区域以外的p型GaN帽层刻蚀掉；
在势垒层上制备欧姆接触源极和欧姆接触漏极；
在势垒层和p型GaN帽层上生长一层栅绝缘介质层；
采用刻蚀的方法，将部分栅极下方区域以外的栅绝缘介质层刻蚀掉；
在栅绝缘介质层和p型GaN帽层上制备栅极。
10.根据权利要求9所述的混合栅p-GaN增强型氮化镓基晶体管结构的制作方法，其中，所述自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层包括：
选择一衬底；
在衬底上生长成核层；
在成核层上生长高阻层；
在高阻层上生长高迁移率层；
在高迁移率层上生长势垒层。
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