KR20020023052A - 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 - Google Patents
에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 Download PDFInfo
- Publication number
- KR20020023052A KR20020023052A KR1020000055803A KR20000055803A KR20020023052A KR 20020023052 A KR20020023052 A KR 20020023052A KR 1020000055803 A KR1020000055803 A KR 1020000055803A KR 20000055803 A KR20000055803 A KR 20000055803A KR 20020023052 A KR20020023052 A KR 20020023052A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- substrate
- semiconductor body
- insulating film
- trench
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 140
- 239000000758 substrate Substances 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 abstract description 13
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 4
- 239000010410 layer Substances 0.000 description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 SOI 소자에 관한 것으로, 특히 SOI소자의 반도체 기판-몸체의 접촉 구조 및 그 제조방법에 관한 것이다.
본 발명의 SOI 소자의 기판-몸체 접촉 구조는, 실리콘 벌크 기판과 상기 실리콘 벌크 기판 상면에 형성된 매립 절연층과, 상기 매립 절연층 상면에 형성된 반도체 몸체층으로 구성된 SOI 반도체 기판과; 상기 반도체 몸체층과, 상기 매립절연층을 선택적으로 식각하여 상기 실리콘 벌크 기판의 상면이 노출되도록 형성된 트렌치와; 상기 트렌치 내에 상기 몸체층 및 상기 매립절연층의 측벽에 형성된 반도체성 측벽스페이서로 구성된다. 상기 반도체성 측벽스페이서는 상기 반도체 몸체층과 상기 벌크 기판간의 접촉 경로가 된다. 결과적으로 상기 반도체 몸체층은 상기 반도체성 측벽 스페이서를 경유하여 상기 벌크 기판에 연결된 외부전원에 연결되므로 별도의 배선을 형성하거나, 기판상에 점유 면적을 증가시키지 않고 SOI 소자의 플로팅 바디 효과를 억제할 수 있다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 에스오아이(SOI; silicon on insulator) 소자에서 흔히 발생되는 플로팅 바디 효과(floating body effect)를 억제할 수 있는 SOI 반도체 소자의 몸체-기판 접촉 구조 및 그 제조방법에 관한 것이다.
도1은 종래 SOI 모스페트(MOSFET; metal oxide semiconductor field effect transistor)의 구조를 도시한 단면도이다.
먼저 SOI 기판(100)이 준비되어 있다. 상기 SOI기판(100)은 실리콘 벌크 기판(101)과 상기 실리콘 벌크 기판(101)의 상면에 형성된 매립 산화막(102)과, 상기 매립산화막(102)의 상면에 형성된 반도체 몸체층(103)으로 구성되어 있다. 상기 반도체 몸체층(103)은 MOSFET의 소스/드레인이 형성될 반도체층이다. 상기 반도체 몸체층(103) 및 매립산화막(102)은 부분적으로 식각 제거 되어, 각 반도체 몸체층(103)과 이웃하는 반도체 몸체층(103)사이에는 소자 격리용 절연막(104)이 형성되어 있다.
상기 반도체 몸체층(103)은 p-형 또는 n-형의 불순물로 도핑되어 있다. p-형 불순물로 도핑된 p-형 반도체 몸체에는 n-채널 MOSFET(NT)이 형성되고, n-형 불순물로 도핑되어 있는 n-형 반도체 몸체에는 p-채널 MOSFET(PT)이 형성된다.
상기 반도체 몸체층(103)의 상면에는 게이트 산화막(105)과 게이트전극(106)이 순차 적층 형성되어 있고, 상기 게이트 전극(106)의 양측 상기 반도체 몸체층(103)에는 소스/드레인(107)이 형성되어 있다.
상기 게이트전극(106) 및 상기 반도체 몸체층(103) 및 상기 소자격리용 절연막(104)의 상면 전체에 층간절연막(108)이 형성되어 있고, 상기 게이트 전극(106), 소스/드레인(107)의 상부에는 상기 층간 절연막을 선택적으로 식각하여 형성한 접촉홀(109)들이 각각 형성되어 있고, 상기 접촉홀(109)내에는 상기 게이트전극(106) 및 소스/드레인(107)에 소정 전압을 인가하기 위한 도전 경로인 금속 배선(110)들이 형성되어 있다. 한편, 상기 반도체 기판(100)의 하면에는 고정전압인 그라운드 전원이 연결되어 있다.
상기 도1의 SOI 소자는 실리콘 벌크 기판에 제조된 반도체 소자에 비해 많은 장점을 갖고 있다. 즉, 소스/드레인 커패시턴스가 감소하기 때문에 고속회로동작에 뛰어나며, 소자간 격리 신뢰성이 높으며, 알파 파티클에 의한 소프트 에러의 내성이 강하다는 장점이 있다. 그러나 아울러 다음과 같은 단점이 있다. 즉, 도1에 도시된 바와 같이, 매립산화막 하부의 실리콘 벌크 기판은 그라운드 전압에 연결되어 고정된 전압을 유지하는 반면, 매립 절연막 상부의 반도체 몸체(103a)는 외부전원으로부터 격리되어 있기 때문에 소스/드레인 및 게이트 전극에 가해지는 전압의 변동에 따라 그 전위가 변동되어 소자의 기능을 불안정하게 만드는 플로팅 몸체 효과(floating body effect)가 일어난다는 단점이 있었다. 플로팅 몸체 효과의 예로는 킹크 효과(kink effect) 및 기생 바이폴라 효과(parasitic bipolar effect)가 있다.
즉, 드레인에 고전압이 인가되면 고전계가 발생하고, 상기 고전계에 의해 충돌 이온화(impact ionization)가 일어나 드레인 근방에서 전자 정공쌍들이 생성된다. 생성된 전자-정공쌍중 정공들은 반도체 몸체에 주입되어 반도체 몸체를 양의 전하로 하전시킨다. 양의 전하가 반도체 몸체에 축적되면 몸체의 전위가 증가하여 문턱전압이 변동된다. 그에 따라 드레인 전류(Id)-전압(Vd) 곡선에서 킹크(kink)가 나타난다.
또, 반도체 몸체의 전위가 증가함에 따라 소스-몸체 정션(source-body junction) 즉 에미터-베이스 정션은 점차 순방향 바이어스 되어, 전자들이 소스로부터 몸체쪽으로 이동(injection)된다. 몸체에 주입된 전자들은 드레인 공핍 영역에 도달함으로써 드레인 전류를 증가시킨다. 그리하여 결국 게이트 전극에 의한 드레인-소스 전류(Ids)의 제어가 불가능하게 되는 기생 바이폴라 효과가 나타난다.
SOI 소자의 제조에 있어서 가장 큰 문제점은 상기와 같은 플로팅 바디 효과를 억제하는 것이다. 플로팅 바디 효과를 없애기 위해서는 반도체 몸체를 고정된 전압에 연결해야 하는데 반도체 기판과 상기 반도체 몸체가 절연막에 의해 전기적으로 분리되어 있기 때문에 용이하지가 않은 문제점이 있었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 플로팅 바디 효과를 억제할 수 있는 SOI 소자의 반도체 몸체-기판 접촉 구조 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명은 종래의 SOI 소자에 별도의 배선구조를 추가하지 않으므로 공정이용이하고 기판 점유면적이 증가하지 않는 장점을 갖는 SOI 소자의 반도체 몸체-기판 접촉 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 소자 격리 영역에 반도체성 측벽스페이서를 형성함으로써 몸체-기판간의 접촉 경로를 형성하는 SOI 소자의 반도체 몸체-기판 접촉 구조 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판 상면에 형성된 매립 절연막과, 상기 매립 절연막 상면에 형성된 반도체 몸체층을 갖는 SOI 기판과; 상기 반도체 기판의 상면이 노출되도록 상기 매립절연막 및 상기 반도체 몸체층을 선택적으로 식각하여 형성한 트렌치와; 상기 트렌치의 측벽에 형성된 반도체성 측벽 스페이서와; 상기 트렌치 내부를 채운 소자격리용 절연막을 포함하는 SOI 소자의 반도체 몸체-기판 접촉 구조를 제공한다.
상기의 본 발명의 목적을 달성하기 위하여, 상기 반도체성 측벽스페이서는 불순물이 도핑된 폴리실리콘인 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조를 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 반도체성 측벽스페이서의 상면에 금속막이 추가로 형성되어 있는 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉구조를 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 반도체성 측벽 스페이서와 상기 금속막 사이에 배리어 금속막이 형성되어 있는 것을 특징으로 하는 SOI소자의 반도체 몸체-기판 접촉 구조를 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 금속막은 텅스텐 또는 티타늄막인 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조를 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 반도체 기판과, 상기 반도체 기판 상면에 형성된 매립 절연막과, 상기 매립 절연막 상면에 형성된 반도체 몸체층을 갖는 SOI 기판을 준비하는 공정과; 상기 반도체 기판의 상면이 노출되도록 상기 매립절연막 및 상기 반도체 몸체층을 선택적으로 식각하여 형성한 트렌치를 형성하는 공정과; 상기 트렌치 내부의 상기 반도체 몸체층 및 상기 매립절연막의 측벽에 반도체성 측벽 스페이서를 형성하는 공정과; 상기 트렌치 내부에 소자 격리용 절연막을 채우는 공정을 순차 실시하는 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조 제조방법을 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 반도체성 측벽 스페이서를 형성하는 공정은, 상기 트렌치를 포함한 상기 SOI기판 상면 전체에 반도체층을 형성하는 공정과, 상기 반도체층을 식각 마스크없이 이방성 에칭하는 공정을 순차 수행하는 공정인 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조 제조방법을 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 반도체성 측벽 스페이서는 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조 제조방법을 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 반도체성 측벽스페이서를 형성하는 공정이후에, 상기 측벽스페이서의 상면에 배리어 금속막과 금속막을 순차형성하는 공정을 추가로 포함하는 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조 제조방법을 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 금속배리어막은 텅스텐질화막 또는 티타늄질화막인 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조 제조방법을 제공한다.
상기 본 발명의 목적을 달성하기 위하여, 상기 금속막은 텅스텐막 또는 티타늄막인 것을 특징으로 하는 SOI 소자의 반도체 몸체-기판 접촉 구조 제조방법을 제공한다.
도1은 종래 SOI 소자의 구조를 도시한 종단면도이다.
도2는 본 발명의 SOI 소자의 반도체 몸체-기판 접촉 구조를 도시한 종단면도이다.
도3a 내지 도3h는 본 발명의 실시례에 따른 SOI 소자의 몸체-기판 접촉 구조의 제조공정 순서를 도시한 공정순서도이다.
<< 도면부호에 대한 간단한 설명 >>
100 : SOI 기판 101 : 실리콘 벌크 기판
102 : 매립 산화막 103 : 반도체 몸체층
103a : 반도체 몸체 104 : 소자격리용 절연막
105 : 게이트 산화막 106 : 게이트 전극
107 : 소스/드레인 108 : 충간절연막
109 : 접촉홀 110 : 금속 배선
200 : SOI 기판 201 : 반도체 기판
202 : 매립 절연막 203 : 반도체 몸체층
203a : 반도체 몸체 204 : 트렌치
205 : 반도체성 측벽 스페이서 206 : 배리어 금속막
207 : 금속막 208 : 소자격리용 절연막
209 : 게이트 산화막 210 : 게이트 전극
300 : SOI 기판 301 : 반도체 기판
302 : 매립 절연막 303 : 제1 반도체층
304 : 패드 산화막 305 : 실리콘질화막
306 : 트렌치 307 : 제2 반도체층
307a : 측벽 스페이서 308 : 배리어 금속막
309 : 금속막 310 : 포토레지스트 패턴
311 : 실리콘산화막
본 발명의 실시례에 따른 SOI 소자의 반도체 몸체-기판 접촉 구조는 도2와 같다.
도시된 바와 같이, 먼저 반도체 기판(201) 즉 실리콘 벌크 기판(201)과, 상기 벌크 기판(201)의 상면에 형성된 매립 절연막(202)과, 상기 매립절연막(202) 상면에 형성된 반도체 몸체층(203)으로 구성된 SOI 기판(200)이 준비되어 있다.
상기 반도체 몸체층(203)과 상기 매립절연막(202)이 부분적으로 식각되어 상기 벌크 기판(201)의 상면이 노출되도록 트렌치(204)가 형성되어 있고, 상기 트렌치(204)내의 상기 반도체 몸체층(203)과 상기 매립절연막(202)의 측벽에는 반도체성 측벽 스페이서(205)가 형성되어 있다. 상기 반도체성 측벽스페이서(205)는 상기 반도체 몸체층(203)과 상기 벌크 기판(201)을 연결하는 경로이다. 상기 반도체 몸체층(203)은 트랜지스터의 소스/드레인이 형성될 영역이다. 상기 반도체성 측벽스페이서(205)는 도핑된 폴리실리콘으로 형성되어 있다. 상기 반도체성 측벽 스페이서(205)는 상기 반도체 몸체층(203)의 재료와 같은 재료로 형성하는 것이 바람직하다.
상기 반도체성 측벽 스페이서(205)의 상면에는 배리어 금속막(206)과 금속막(207)이 형성되어 있다. 상기 금속막(207)은 텅스텐 또는 티타늄인 것이 바람직하다. 상기 금속막(207)은 상기 반도체 몸체층(203)과 상기 실리콘 벌크 기판(201)을 연결하는 경로인 반도체성 측벽 스페이서(205)의 저항을 낮추기 위해 형성한 것이다. 상기 반도체성 측벽 스페이서(205)의 저항이 낮을수록 상기 반도체 몸체층(203)에 축적된 전하들이 신속하게 상기 반도체 기판(201)쪽으로 배출될 수 있고 따라서 플로팅 바디 효과를 효과적으로 억제할 수 있다. 또, 상기 배리어 금속막(206)은 질화텅스텐막 또는 질화티타늄막으로 형성한다. 상기 배리어 금속막(206)은 금속막(207)과 상기 반도체성 측벽 스페이서(205)인 폴리실리콘간의 실리사이드화 반응을 방지하기 위해 형성한 것이다. 상기 반도체성 측벽 스페이서(205)와 상기 금속막(207)이 실리사이드 반응을 일으킬 경우 다음과 같은 문제점이 있다. 즉, 실리사이드화 반응시 실리콘을 잠식하면서 실리사이드층이 형성되다. 따라서 상기 반도체성 측벽 스페이서(205)의 상부 근방에서 측벽 스페이서(205)와 접하고 있는 반도체층(203)까지 잠식하면서 실리사이드층이 형성될 우려가 있다. 그와 같은 상황이 되면, MOSFET의 소스와 드레인이 단락하여 MOSFET이 정상적으로 동작할 수 없게 된다.
따라서, 실리사이드화 반응을 방지하기 위해 상기 금속막(207)과 상기 반도체성 측벽 스페이서(205)의 사이에는 배리어 금속막(206)을 형성하는 것이 바람직하다.
상기 도2에서 설명되지 않은 도면부호 208, 209, 210은 각각 소자격리용 절연막, 게이트 산화막, 게이트 전극을 나타낸다.
다음으로, 본 발명에 따른 SOI 소자의 반도체 몸체-기판의 접촉 구조를 제조하는 방법을, 도3a 내지 도3h를 참조하여 설명하면 다음과 같다.
먼저 도3a에 도시한 바와 같이 반도체 기판(301)과, 상기 반도체 기판(301)의 상면에 형성된 매립산화막(302)과, 상기 매립 산화막(302)의 상면에 형성된 제1 반도체층(303)으로 구성된 SOI 기판(300)을 준비한다.
상기 SOI 기판(300)은 종래 당업자에게 잘 알려진 방법으로 제조할 수 있다.
다음으로, 도3b에 도시한 바와 같이 SOI 기판(300)의 상기 제1 반도체층(303)의 상면에 열산화법으로 패드 산화막(304)을 형성한다. 다음으로, 상기 패드 산화막(304)의 상면에 실리콘질화막(305)을 형성한다.
다음으로, 도3c에 도시한 바와 같이, 포토레지스트 마스크를 이용한 선택적식각법으로, 상기 실리콘질화막(305), 패드산화막(304), 제1 반도체층(303), 매립산화막(302)를 순차 식각하여 트렌치(306)를 형성하여 상기 반도체 기판(301)의 상면을 부분적으로 노출시킨다.
다음으로, 도3d에 도시한 바와 같이, 도3c의 구조 전면에 폴리실리콘층 또는 아몰퍼스 실리콘층과 같은 제2 반도체층(307)을 형성한다.
다음으로, 상기 제2 반도체층(307)에 n형 또는 p형 불순물 이온을 주입한다.상기 SOI 반도체 기판(300)을 급속 열처리 어닐링을 실시하여 상기 불순물 이온을 전기적으로 활성시킨다. 상기 제2반도체층이 아몰퍼스 실리콘인 경우는 상기 어닐링 공정 동안 폴리실리콘으로 변화된다.
다음으로, 도3e에 도시한 바와 같이, 상기 제2 반도체층(307)을 식각 마스크 없이 전면 이방성 에칭을 실시하여 상기 트렌치(306)내의 상기 제1 반도체층(303) 및 매립 산화막(302)의 측벽에 제2반도체층의 측벽 스페이서(307a)를 형성한다.
다음으로, 도3f에 도시한 바와 같이, 상기 도3e의 구조 전면에 배리어 금속막(308)을 형성한다. 상기 배리어 금속막(308)은 질화텅스텐 또는 질화티타늄으로 형성한다. 다음으로, 상기 배리어 금속막(308)의 상면에 금속막(309)을 형성한다. 상기 금속막은 텅스텐 또는 티타늄으로 형성한다.
다음으로, 상기 트렌치(306)내의 상기 금속막(309)위에 포토레지스트 패턴(310)을 형성한다. 다음으로, 상기 포토레지스트 패턴(310)을 식각마스크로하여, 상기 실리콘질화막금속막(305) 상면의 상기 배리어 금속막(308)과 금속막(309)을 식각 제거한다. 결과적으로 상기 트렌치(306) 내에만 상기 금속막(309) 및 배리어 금속막(308)이 남는다.
다음으로, 도3g에 도시한 바와 같이, 상기 포토레지스트 패턴(310)을 제거한 후, 상기 트렌치(306) 내부 및 상기 실리콘질화막(305)의상면에 화학기상증착법으로 실리콘산화막(311)을 형성한다.
다음으로, 도3h에 도시한 바와 같이, 상기 실리콘산화막(311)에 대해 상기 실리콘질화막(305)의 상면이 거의 드러날때까지 화학기계연마 공정을 실시하여, 상기 트렌치(306) 내부에만 상기 실리콘산화막(311)을 남긴다. 상기 트렌치(306)내의 실리콘산화막(311)은 MOSFET 소자간을 전기적으로 격리하는 소자 격리용 절연막이다.
다음으로 도3i에 도시한 바와 같이 상기 실리콘질화막(305)과 패드산화막(304)을 선택적으로 식각제거한다. 결과적으로 트랜지스터의 소스/드레인이 형성될 반도체층(303)인 반도체 몸체(303)와 반도체 기판(301)간을 제2반도체층의 측벽 스페이서(307a)가 연결하는 반도체 몸체-기판 연결구조가 형성된다. 상기 벌크 기판(301)의 하면에는 그라운드 전압과 같은 고정된 전압에 연결되어 있기 때문에, 상기 반도체 몸체(303)는 상기 벌크 기판을 통하여 고정된 전압에 연결된다. 결과적으로 상기 반도체 몸체(303)에 형성된 소스/드레인에 인가된 전압에 따라 상기 반도체 몸체(303)의 전위가 변동되는 일이 없이 안정된 전압을 유지하므로 플로팅 바디 효과의 발생을 억제할 수 있다.
본 발명은 반도체 몸체의 측벽에 반도체성 측벽 스페이서를 형성하여, 반도체 몸체와 반도체 기판을 전기적으로 연결함으로써, SOI소자의 플로팅 바디 효과를 억제할 수 있는 효과가 있다. 특히 본 발명의 반도체 몸체-기판 접촉 구조는, 소자 격리 영역을 이용하여 형성되므로, 몸체-기판 연결을 위한 별도의 기판 점유 면적을 필요로 하지 않으므로 SOI 소자 제조시 집적도를 떨어뜨리지 않는 장점이 있으며, 몸체-기판 연결 구조용의 별도의 배선 라인이 필요치 않으므로 SOI 소자의 제조 및 설계가 용이한 장점이 있다.
Claims (5)
- 반도체 기판과, 상기 반도체 기판 상면에 형성된 매립 절연막과, 상기 매립 절연막 상면에 형성된 반도체 몸체층을 갖는 SOI 기판과;상기 반도체 기판의 상면이 노출되도록 상기 매립절연막 및 상기 반도체 몸체층을 선택적으로 식각하여 형성한 트렌치와;상기 트렌치내에 상기 반도체 몸체층 및 상기 매립절연막의 측벽 그리고 상기 반도체 기판의 상면에 접하도록 형성된 반도체성 측벽 스페이서와;상기 트렌치 내부를 채우고 있는 소자격리용 절연막을 포함하는 에스오아이 소자의 몸체-기판 접촉 구조.
- 제1항에 있어서,상기 반도체성 측벽스페이서의 상면에 금속막이 추가로 형성되어 있는 것을 특징으로 하는 에스오아이 소자의 몸체-기판 접촉구조.
- 제2항에 있어서 상기 반도체성 측벽 스페이서와 상기 금속막 사이에 배리어 금속막이 형성되어 있는 것을 특징으로 하는 에스오아이 소자의 몸체-기판 접촉 구조.
- 반도체 기판과, 상기 반도체 기판 상면에 형성된 매립 절연막과, 상기 매립 절연막 상면에 형성된 반도체 몸체층을 갖는 SOI 기판을 준비하는 공정과;상기 반도체 기판의 상면이 노출되도록 상기 매립절연막 및 상기 반도체 몸체층을 선택적으로 식각하여 형성한 트렌치를 형성하는 공정과;상기 트렌치 내부의 상기 반도체 몸체층 및 상기 매립절연막의 측벽에 반도체성 측벽 스페이서를 형성하는 공정과;상기 트렌치 내부에 소자 격리용 절연막을 채우는 공정을 순차 실시하는 것을 특징으로 하는 에스오아이 소자의 반도체 몸체-기판 접촉 구조 제조방법.
- 제4항에 있어서,상기 반도체성 측벽스페이서를 형성하는 공정이후에,상기 측벽스페이서의 상면에 배리어 금속막과 금속막을 순차 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 에스오아이 소자의 반도체 몸체-기판 접촉 구조 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0055803A KR100374554B1 (ko) | 2000-09-22 | 2000-09-22 | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 |
| JP2001013325A JP4340831B2 (ja) | 2000-09-22 | 2001-01-22 | Ｓｏｉ素子の基板構造及びその製造方法 |
| US09/860,635 US6649964B2 (en) | 2000-09-22 | 2001-05-21 | Body-to-substrate contact structure for SOI device and method for fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0055803A KR100374554B1 (ko) | 2000-09-22 | 2000-09-22 | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020023052A true KR20020023052A (ko) | 2002-03-28 |
| KR100374554B1 KR100374554B1 (ko) | 2003-03-04 |
Family
ID=19689981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0055803A KR100374554B1 (ko) | 2000-09-22 | 2000-09-22 | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6649964B2 (ko) |
| JP (1) | JP4340831B2 (ko) |
| KR (1) | KR100374554B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620149B1 (ko) * | 2005-10-28 | 2006-09-01 | 이성훈 | 차량용 윈도우 커버장치 |
| KR100944357B1 (ko) * | 2008-03-17 | 2010-03-02 | 주식회사 하이닉스반도체 | 반도체소자 및 그 형성방법 |
| KR100955191B1 (ko) * | 2008-03-17 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체소자의 및 그 형성방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005010944B4 (de) * | 2005-03-10 | 2009-09-10 | X-Fab Semiconductor Foundries Ag | Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen |
| US8188543B2 (en) * | 2006-11-03 | 2012-05-29 | Freescale Semiconductor, Inc. | Electronic device including a conductive structure extending through a buried insulating layer |
| US7820519B2 (en) * | 2006-11-03 | 2010-10-26 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a conductive structure extending through a buried insulating layer |
| US20080286967A1 (en) * | 2007-05-18 | 2008-11-20 | Atmel Corporation | Method for fabricating a body to substrate contact or topside substrate contact in silicon-on-insulator devices |
| DE102007029756A1 (de) * | 2007-06-27 | 2009-01-02 | X-Fab Semiconductor Foundries Ag | Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben |
| US8217455B2 (en) * | 2008-04-14 | 2012-07-10 | International Business Machines Corporation | Semiconductor-on-insulator device structures with a body-to-substrate connection for enhanced electrostatic discharge protection, and design structures for such semiconductor-on-insulator device structures |
| US8624349B1 (en) | 2010-10-11 | 2014-01-07 | Maxim Integrated Products, Inc. | Simultaneous isolation trench and handle wafer contact formation |
| CN102856198B (zh) * | 2011-06-27 | 2015-06-24 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| US8466013B2 (en) * | 2011-06-30 | 2013-06-18 | Institute of Microelectronics, Chinese Academy of Sciences | Method for manufacturing a semiconductor structure |
| US8664050B2 (en) | 2012-03-20 | 2014-03-04 | International Business Machines Corporation | Structure and method to improve ETSOI MOSFETS with back gate |
| US8609533B2 (en) | 2012-03-30 | 2013-12-17 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits having substrate contacts and integrated circuits having substrate contacts |
| US8927387B2 (en) * | 2012-04-09 | 2015-01-06 | International Business Machines Corporation | Robust isolation for thin-box ETSOI MOSFETS |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340754A (en) * | 1992-09-02 | 1994-08-23 | Motorla, Inc. | Method for forming a transistor having a dynamic connection between a substrate and a channel region |
| US5641694A (en) * | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
| US5581101A (en) * | 1995-01-03 | 1996-12-03 | International Business Machines Corporation | FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures |
| US5795810A (en) * | 1995-03-29 | 1998-08-18 | Texas Instruments Incorporated | Deep mesa isolation in SOI |
| JPH10321716A (ja) * | 1997-05-16 | 1998-12-04 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| US5894152A (en) * | 1997-06-18 | 1999-04-13 | International Business Machines Corporation | SOI/bulk hybrid substrate and method of forming the same |
| US6027967A (en) * | 1997-07-03 | 2000-02-22 | Micron Technology Inc. | Method of making a fin-like stacked capacitor |
| KR100281109B1 (ko) * | 1997-12-15 | 2001-03-02 | 김영환 | 에스오아이(soi)소자및그의제조방법 |
| KR100259097B1 (ko) * | 1998-04-02 | 2000-06-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| KR100279262B1 (ko) * | 1998-12-29 | 2001-02-01 | 김영환 | 에스오아이 반도체 소자 및 그 제조방법 |
| US6235567B1 (en) * | 1999-08-31 | 2001-05-22 | International Business Machines Corporation | Silicon-germanium bicmos on soi |
| KR100343288B1 (ko) * | 1999-10-25 | 2002-07-15 | 윤종용 | 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 |
| US6284593B1 (en) * | 2000-11-03 | 2001-09-04 | International Business Machines Corporation | Method for shallow trench isolated, contacted well, vertical MOSFET DRAM |
-
2000
- 2000-09-22 KR KR10-2000-0055803A patent/KR100374554B1/ko not_active IP Right Cessation
-
2001
- 2001-01-22 JP JP2001013325A patent/JP4340831B2/ja not_active Expired - Fee Related
- 2001-05-21 US US09/860,635 patent/US6649964B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620149B1 (ko) * | 2005-10-28 | 2006-09-01 | 이성훈 | 차량용 윈도우 커버장치 |
| KR100944357B1 (ko) * | 2008-03-17 | 2010-03-02 | 주식회사 하이닉스반도체 | 반도체소자 및 그 형성방법 |
| KR100955191B1 (ko) * | 2008-03-17 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체소자의 및 그 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020037607A1 (en) | 2002-03-28 |
| US6649964B2 (en) | 2003-11-18 |
| KR100374554B1 (ko) | 2003-03-04 |
| JP2002111009A (ja) | 2002-04-12 |
| JP4340831B2 (ja) | 2009-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10546936B2 (en) | Structure for reduced source and drain contact to gate stack capacitance | |
| US6498370B1 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
| US6521959B2 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
| KR100259097B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US9466536B2 (en) | Semiconductor-on-insulator integrated circuit with back side gate | |
| JP5550444B2 (ja) | 半導体装置の製造方法 | |
| US9917184B2 (en) | Semiconductor component that includes a clamping structure and method of manufacturing the semiconductor component | |
| KR100374554B1 (ko) | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 | |
| US7217602B2 (en) | Semiconductor device employing SOI substrate and method of manufacturing the same | |
| US20100140713A1 (en) | Transistor-type protection device and semiconductor integrated circuit | |
| US6160288A (en) | Vertical type misfet having improved pressure resistance | |
| KR100737309B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US7382030B1 (en) | Integrated metal shield for a field effect transistor | |
| KR20110130158A (ko) | 수직형 반도체 장치 및 그 제조 방법 | |
| KR102396533B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20180138402A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6420756B1 (en) | Semiconductor device and method | |
| JP4797495B2 (ja) | 半導体装置の製造方法 | |
| JP2002094070A (ja) | 半導体装置およびその製造方法 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| US20090072318A1 (en) | Semiconductor Device and Method of Fabricating the Same | |
| JPH0969633A (ja) | 半導体装置およびその製造方法 | |
| JP2004146847A (ja) | 半導体装置及びその製造方法 | |
| JP2000012855A (ja) | 半導体装置及びその製造方法 | |
| JPH07312389A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120127 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |