JPH10270688A - Ｍｏｓｆｅｔおよびその製造方法 - Google Patents
Ｍｏｓｆｅｔおよびその製造方法Info
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- JPH10270688A JPH10270688A JP7690297A JP7690297A JPH10270688A JP H10270688 A JPH10270688 A JP H10270688A JP 7690297 A JP7690297 A JP 7690297A JP 7690297 A JP7690297 A JP 7690297A JP H10270688 A JPH10270688 A JP H10270688A
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- mosfet
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- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】動作速度の高速化および製造プロセスの平坦化
が図られたＭＯＳＦＥＴおよびその製造方法を提供す
る。 【解決手段】シリコン基板１１表面にシリコン窒化膜１
２を形成し、シリコン窒化膜１２の、ゲート電極を形成
する部分をエッチングして溝１４を設け、シリコン基板
１１表面の溝１４の底部に熱酸化によりゲート用の酸化
膜１５を形成し、溝１４の部分に、順次、バリアメタル
層１６、金属膜１７、カバーリングメタル層１８を、こ
の金属膜１７表面が溝１４の内部に位置するように成膜
し、バリアメタル層１６、金属膜１７およびカバーリン
グメタル層１８を、溝１４内部にのみ残すように表面を
平坦に研磨し、イオン注入によりソース電極２０とドレ
イン電極２１を形成する。
が図られたＭＯＳＦＥＴおよびその製造方法を提供す
る。 【解決手段】シリコン基板１１表面にシリコン窒化膜１
２を形成し、シリコン窒化膜１２の、ゲート電極を形成
する部分をエッチングして溝１４を設け、シリコン基板
１１表面の溝１４の底部に熱酸化によりゲート用の酸化
膜１５を形成し、溝１４の部分に、順次、バリアメタル
層１６、金属膜１７、カバーリングメタル層１８を、こ
の金属膜１７表面が溝１４の内部に位置するように成膜
し、バリアメタル層１６、金属膜１７およびカバーリン
グメタル層１８を、溝１４内部にのみ残すように表面を
平坦に研磨し、イオン注入によりソース電極２０とドレ
イン電極２１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板上に
形成されるＭＯＳＦＥＴ(Metal Oxicide Semiconductor
Field Effect Transistor) およびその製造方法に関す
る。
形成されるＭＯＳＦＥＴ(Metal Oxicide Semiconductor
Field Effect Transistor) およびその製造方法に関す
る。
【０００２】
【従来の技術】従来よりＬＳＩ等の半導体素子としてＭ
ＯＳＦＥＴが用いられている。以下に、このＭＯＳＦＥ
Ｔの製造方法の一例について説明する。図１３〜図２６
は、従来のＭＯＳＦＥＴの製造工程を示す断面図であ
る。先ず、図１３に示すようにシリコン基板５１上にシ
リコン窒化膜５２を形成する。
ＯＳＦＥＴが用いられている。以下に、このＭＯＳＦＥ
Ｔの製造方法の一例について説明する。図１３〜図２６
は、従来のＭＯＳＦＥＴの製造工程を示す断面図であ
る。先ず、図１３に示すようにシリコン基板５１上にシ
リコン窒化膜５２を形成する。
【０００３】次に、シリコン窒化膜５２の周縁部をエッ
チングし、ＭＯＳＦＥＴのアクティブ領域形成部のみシ
リコン窒化膜を残す（図１４参照）。次に、図１４に示
すシリコン窒化膜５２の周りに、図１５に示すように熱
酸化により素子間分離用のＬＯＣＯＳ(Local Oxidation
of Silicon)５３を形成する。
チングし、ＭＯＳＦＥＴのアクティブ領域形成部のみシ
リコン窒化膜を残す（図１４参照）。次に、図１４に示
すシリコン窒化膜５２の周りに、図１５に示すように熱
酸化により素子間分離用のＬＯＣＯＳ(Local Oxidation
of Silicon)５３を形成する。
【０００４】次に、図１６に示すようにシリコン窒化膜
５２をエッチングして除去する。次に、シリコン基板５
１表面の、シリコン窒化膜５２のエッチングにより露出
した部分に、図１７に示すように熱酸化によりゲート酸
化膜５４を形成する。次に、図１８に示すようにシリコ
ン基板５１上にゲート電極用のポリシリコン膜５５を形
成する。
５２をエッチングして除去する。次に、シリコン基板５
１表面の、シリコン窒化膜５２のエッチングにより露出
した部分に、図１７に示すように熱酸化によりゲート酸
化膜５４を形成する。次に、図１８に示すようにシリコ
ン基板５１上にゲート電極用のポリシリコン膜５５を形
成する。
【０００５】次に、ポリシリコン膜５５を、図１９に示
すようにエッチングしてゲート電極６２を形成する。次
に、ソース電極およびドレイン電極の形成にあたり、図
２０に示すように燐イオン５６を注入する。併せてゲー
ト電極６２にも同時に燐イオン５６を注入する。
すようにエッチングしてゲート電極６２を形成する。次
に、ソース電極およびドレイン電極の形成にあたり、図
２０に示すように燐イオン５６を注入する。併せてゲー
ト電極６２にも同時に燐イオン５６を注入する。
【０００６】次に、シリコン基板５１上に、図２１に示
すようにシリコン酸化膜５７を形成する。次に、シリコ
ン酸化膜５７を、図２２に示すようにゲート電極６２の
サイドにのみ残るようにエッチングしサイドウォール６
３を形成する。次に、シリコン基板５１内に再度イオン
を注入し、図２３に示すようにソース電極５８およびド
レイン電極５９を形成し、ＬＤＤ(Lightly Doped Drai
n) も形成される。
すようにシリコン酸化膜５７を形成する。次に、シリコ
ン酸化膜５７を、図２２に示すようにゲート電極６２の
サイドにのみ残るようにエッチングしサイドウォール６
３を形成する。次に、シリコン基板５１内に再度イオン
を注入し、図２３に示すようにソース電極５８およびド
レイン電極５９を形成し、ＬＤＤ(Lightly Doped Drai
n) も形成される。
【０００７】次に、シリコン基板５１上に、図２４に示
すようにＢＰＳＧ（Boro-Phospho Silicate Glass ) 膜
６０を形成する。次に、ＢＰＳＧ膜６０および酸化膜５
４の、ソース電極５８およびドレイン電極５９上に形成
された部分に、図２５に示すようにコンタクトホール６
１を形成する。
すようにＢＰＳＧ（Boro-Phospho Silicate Glass ) 膜
６０を形成する。次に、ＢＰＳＧ膜６０および酸化膜５
４の、ソース電極５８およびドレイン電極５９上に形成
された部分に、図２５に示すようにコンタクトホール６
１を形成する。
【０００８】次に、図２６に示すようにこのコンタクト
ホール６１にプラグ電極６４を埋め込み、更に各半導体
素子間を相互接続配線を行う。このようにしてＭＯＳＦ
ＥＴが形成される。
ホール６１にプラグ電極６４を埋め込み、更に各半導体
素子間を相互接続配線を行う。このようにしてＭＯＳＦ
ＥＴが形成される。
【０００９】
【発明が解決しようとする課題】上述したＭＯＳＦＥＴ
の動作速度の高速化を図るため、ゲート長の短縮化やゲ
ート絶縁膜の薄膜化を図ったり、またゲート電極の材料
として、ポリシリコンに代えて、このポリシリコンより
も抵抗の小さいポリサイドを用いるといったことが行わ
れている。ところが、半導体装置の集積度の向上に伴な
いＭＯＳＦＥＴのさらなる動作速度の高速化が求められ
ている。
の動作速度の高速化を図るため、ゲート長の短縮化やゲ
ート絶縁膜の薄膜化を図ったり、またゲート電極の材料
として、ポリシリコンに代えて、このポリシリコンより
も抵抗の小さいポリサイドを用いるといったことが行わ
れている。ところが、半導体装置の集積度の向上に伴な
いＭＯＳＦＥＴのさらなる動作速度の高速化が求められ
ている。
【００１０】また、半導体装置の集積度の向上ととも
に、半導体素子どうしを接続する配線の長さも増大して
きており、このように配線の長さが増大してくるにつ
れ、半導体装置全体の動作速度が遅くなるという問題も
ある。この動作速度の遅れを防止するためには、半導体
素子どうしを接続する配線を最短になるように形成すれ
ばよいが、上述したようなＭＯＳＦＥＴはＢＰＳＧ膜６
０の平坦化が充分でなければ、図２５に示すようにコン
タクトホール６１を形成する場合、ＢＰＳＧ膜６０のエ
ッチングされる部分内で、エッチング深さが異なる。
に、半導体素子どうしを接続する配線の長さも増大して
きており、このように配線の長さが増大してくるにつ
れ、半導体装置全体の動作速度が遅くなるという問題も
ある。この動作速度の遅れを防止するためには、半導体
素子どうしを接続する配線を最短になるように形成すれ
ばよいが、上述したようなＭＯＳＦＥＴはＢＰＳＧ膜６
０の平坦化が充分でなければ、図２５に示すようにコン
タクトホール６１を形成する場合、ＢＰＳＧ膜６０のエ
ッチングされる部分内で、エッチング深さが異なる。
【００１１】従って、エッチング深さの浅い部分にあわ
せてエッチングすると、エッチング深さの深い部分で
は、所望の位置までエッチングされず、エッチング深さ
の深い部分にあわせてエッチングすると、エッチング深
さの浅い部分においてはオーバエッチングが進行し、エ
ッチング不要の部分までエッチングされてしまうという
問題がある。
せてエッチングすると、エッチング深さの深い部分で
は、所望の位置までエッチングされず、エッチング深さ
の深い部分にあわせてエッチングすると、エッチング深
さの浅い部分においてはオーバエッチングが進行し、エ
ッチング不要の部分までエッチングされてしまうという
問題がある。
【００１２】従って、コンタクトホールはＢＰＳＧ膜６
０の表面ができるだけ平坦な部分に形成されることにな
るが、このようにコンタクトホールの形成される位置が
制限されると、配線の長さを短縮することは難しく、Ｍ
ＯＳＦＥＴ間の伝達速度が遅くなり、半導体装置全体の
動作速度も遅くなるという問題がある。また、半導体素
子どうしを接続する配線を短くするためには、この配線
を水平面内に形成することが必要であるが、図２５に示
すように、ＢＰＳＧ膜６０の平坦化が充分でなければ、
配線を水平面内に形成することはできず、このようなＢ
ＰＳＧ膜６０の表面の形状も配線の短縮化を妨げてい
る。
０の表面ができるだけ平坦な部分に形成されることにな
るが、このようにコンタクトホールの形成される位置が
制限されると、配線の長さを短縮することは難しく、Ｍ
ＯＳＦＥＴ間の伝達速度が遅くなり、半導体装置全体の
動作速度も遅くなるという問題がある。また、半導体素
子どうしを接続する配線を短くするためには、この配線
を水平面内に形成することが必要であるが、図２５に示
すように、ＢＰＳＧ膜６０の平坦化が充分でなければ、
配線を水平面内に形成することはできず、このようなＢ
ＰＳＧ膜６０の表面の形状も配線の短縮化を妨げてい
る。
【００１３】従って、動作速度の高速化のために製造プ
ロセスの平坦化が重要であり、また平坦化によってその
後の製造プロセスも容易になる。本発明は、上記事情に
鑑み、動作速度の高速化および製造プロセスの平坦化が
図られたＭＯＳＦＥＴおよびその製造方法を提供するこ
とを目的とする。
ロセスの平坦化が重要であり、また平坦化によってその
後の製造プロセスも容易になる。本発明は、上記事情に
鑑み、動作速度の高速化および製造プロセスの平坦化が
図られたＭＯＳＦＥＴおよびその製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成する本発
明のＭＯＳＦＥＴの製造方法は、シリコン基板上にＭＯ
ＳＦＥＴを製造するＭＯＳＦＥＴ製造方法において、 （１）シリコン基板表面に第１の絶縁膜を形成する第１
の工程 （２）上記第１の絶縁膜の、ゲート電極を形成する部分
をエッチングして溝を設ける第２の工程 （３）上記シリコン基板表面の前記溝の底部に熱酸化に
よりゲート絶縁膜用の第２の絶縁膜を形成する第３の工
程 （４）上記溝の部分に、順次、バリアメタル層、金属
膜、カバーリングメタル層を、この金属膜表面が上記溝
の内部に位置するように成膜する第４の工程 （５）上記バリアメタル層、金属膜およびカバーリング
メタル層を、上記溝内部にのみ残すように表面を研磨す
る第５の工程 上記の製造プロセスによりゲート絶縁膜およびゲート電
極が形成される。 （６）ソース電極とドレイン電極を上記溝の両側に形成
する第６の工程を備えたことを特徴とする。
明のＭＯＳＦＥＴの製造方法は、シリコン基板上にＭＯ
ＳＦＥＴを製造するＭＯＳＦＥＴ製造方法において、 （１）シリコン基板表面に第１の絶縁膜を形成する第１
の工程 （２）上記第１の絶縁膜の、ゲート電極を形成する部分
をエッチングして溝を設ける第２の工程 （３）上記シリコン基板表面の前記溝の底部に熱酸化に
よりゲート絶縁膜用の第２の絶縁膜を形成する第３の工
程 （４）上記溝の部分に、順次、バリアメタル層、金属
膜、カバーリングメタル層を、この金属膜表面が上記溝
の内部に位置するように成膜する第４の工程 （５）上記バリアメタル層、金属膜およびカバーリング
メタル層を、上記溝内部にのみ残すように表面を研磨す
る第５の工程 上記の製造プロセスによりゲート絶縁膜およびゲート電
極が形成される。 （６）ソース電極とドレイン電極を上記溝の両側に形成
する第６の工程を備えたことを特徴とする。
【００１５】本発明のＭＯＳＦＥＴの製造方法は、バリ
アメタル層、金属膜およびカバーリングメタル層を研磨
する第５の工程を備えているため、この第５の工程で表
面を平坦に研磨すると、例えば第１の絶縁膜をエッチン
グしてコンタクトホールを形成する場合、従来のＭＯＳ
ＦＥＴのように表面が曲面形状の場合と比較して、絶縁
膜のエッチングされる部分内において、エッチング深さ
はほぼ同じであり、所望の位置までエッチングされなか
ったり、オーバエッチング等によりエッチングの不要な
部分がエッチングされることが防止される。
アメタル層、金属膜およびカバーリングメタル層を研磨
する第５の工程を備えているため、この第５の工程で表
面を平坦に研磨すると、例えば第１の絶縁膜をエッチン
グしてコンタクトホールを形成する場合、従来のＭＯＳ
ＦＥＴのように表面が曲面形状の場合と比較して、絶縁
膜のエッチングされる部分内において、エッチング深さ
はほぼ同じであり、所望の位置までエッチングされなか
ったり、オーバエッチング等によりエッチングの不要な
部分がエッチングされることが防止される。
【００１６】従って、従来のＭＯＳＦＥＴのように、コ
ンタクトホールを形成する位置が制限されることがな
く、所望の位置にコンタクトホールを形成することがで
きるとともに、上記のように表面を平坦に研磨すること
により、配線を水平面内に形成することができる。半導
体装置に、このように製造されたＭＯＳＦＥＴを備える
と、半導体装置の配線全体の長さの短縮化が図られ、半
導体装置の動作速度の高速化を図ることができる。
ンタクトホールを形成する位置が制限されることがな
く、所望の位置にコンタクトホールを形成することがで
きるとともに、上記のように表面を平坦に研磨すること
により、配線を水平面内に形成することができる。半導
体装置に、このように製造されたＭＯＳＦＥＴを備える
と、半導体装置の配線全体の長さの短縮化が図られ、半
導体装置の動作速度の高速化を図ることができる。
【００１７】また、本発明のＭＯＳＦＥＴの製造方法に
おいては、金属膜の形成に先立ってバリアメタル層を形
成するため、例えば金属膜を、銅のような拡散しやすい
材料で成膜しても、銅の絶縁膜への拡散が防止され、Ｍ
ＯＳＦＥＴの誤動作を防止することができる。ここで、
本発明のＭＯＳＦＥＴの製造方法が、上記第４の工程の
うち、上記バリアメタル層を成膜する工程が、タンタ
ル、窒化タンタル、およびケイ化窒化タンタルのうちの
いずれか１つを成膜する工程であり、上記金属膜を成膜
する工程が銅を成膜する工程であることが好ましい。
おいては、金属膜の形成に先立ってバリアメタル層を形
成するため、例えば金属膜を、銅のような拡散しやすい
材料で成膜しても、銅の絶縁膜への拡散が防止され、Ｍ
ＯＳＦＥＴの誤動作を防止することができる。ここで、
本発明のＭＯＳＦＥＴの製造方法が、上記第４の工程の
うち、上記バリアメタル層を成膜する工程が、タンタ
ル、窒化タンタル、およびケイ化窒化タンタルのうちの
いずれか１つを成膜する工程であり、上記金属膜を成膜
する工程が銅を成膜する工程であることが好ましい。
【００１８】バリアメタル層の材料としてタンタル、窒
化タンタル、あるいはケイ化窒化タンタルのうちいずれ
かを用いると、第１の絶縁膜の溝に形成されるバリアメ
タル層は、コンフォーマルに、即ち、溝の底部および溝
の側部でほぼ均一の膜厚に形成される。また銅は、ポリ
シリコンやポリサイトよりも低抵抗の材料であるため、
銅を金属膜の材料として用いると、ＭＯＳＦＥＴの動作
速度のさらなる高速化が図られる。
化タンタル、あるいはケイ化窒化タンタルのうちいずれ
かを用いると、第１の絶縁膜の溝に形成されるバリアメ
タル層は、コンフォーマルに、即ち、溝の底部および溝
の側部でほぼ均一の膜厚に形成される。また銅は、ポリ
シリコンやポリサイトよりも低抵抗の材料であるため、
銅を金属膜の材料として用いると、ＭＯＳＦＥＴの動作
速度のさらなる高速化が図られる。
【００１９】また、上記目的を達成する本発明のＭＯＳ
ＦＥＴは、シリコン基板上に形成されたＭＯＳＦＥＴに
おいて、 （１）シリコン基板上に形成された、溝を有する絶縁膜 （２）上記シリコン基板表面の、上記溝の底部に形成さ
れたゲート用酸化膜と、上記溝の内部に、この溝の側部
および前記ゲート用酸化膜を覆う状態に形成されたバリ
アメタル層と、このバリアメタル層表面に、上記溝の内
部に位置する状態に形成された金属膜と、この金属膜表
面に、上記溝の内部に位置する状態に形成されたカバー
リングメタル層とを有するゲート電極、および （３）上記溝の両側に形成されたソース電極およびドレ
イン電極を備えたことを特徴とする。
ＦＥＴは、シリコン基板上に形成されたＭＯＳＦＥＴに
おいて、 （１）シリコン基板上に形成された、溝を有する絶縁膜 （２）上記シリコン基板表面の、上記溝の底部に形成さ
れたゲート用酸化膜と、上記溝の内部に、この溝の側部
および前記ゲート用酸化膜を覆う状態に形成されたバリ
アメタル層と、このバリアメタル層表面に、上記溝の内
部に位置する状態に形成された金属膜と、この金属膜表
面に、上記溝の内部に位置する状態に形成されたカバー
リングメタル層とを有するゲート電極、および （３）上記溝の両側に形成されたソース電極およびドレ
イン電極を備えたことを特徴とする。
【００２０】ここで、上記バリアメタル層の材料が、タ
ンタル、窒化タンタル、およびケイ化窒化タンタルのう
ちのいずれか１つであり、上記金属膜の材料が銅である
ことが好ましい。
ンタル、窒化タンタル、およびケイ化窒化タンタルのう
ちのいずれか１つであり、上記金属膜の材料が銅である
ことが好ましい。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１〜図１２は、本発明の一実施形態のＭＯ
ＳＦＥＴの製造方法により製造されるＭＯＳＦＥＴの製
造工程を示す断面図である。先ず、図１に示すように、
シリコン基板１１上にシリコン窒化膜１２を形成する。
本実施形態では、このシリコン窒化膜１２の形成は減圧
ＣＶＤ装置を用いて行う。表１に減圧ＣＶＤ装置を用い
てシリコン窒化膜を形成する際の膜形成条件を示す。
説明する。図１〜図１２は、本発明の一実施形態のＭＯ
ＳＦＥＴの製造方法により製造されるＭＯＳＦＥＴの製
造工程を示す断面図である。先ず、図１に示すように、
シリコン基板１１上にシリコン窒化膜１２を形成する。
本実施形態では、このシリコン窒化膜１２の形成は減圧
ＣＶＤ装置を用いて行う。表１に減圧ＣＶＤ装置を用い
てシリコン窒化膜を形成する際の膜形成条件を示す。
【００２２】
【表１】 ─────────────────────────────── 装置内温度 ７８０℃〜８２０℃ 装置内圧力 ２．７Ｐａ 成膜ガス流量 ＳｉＨ4 ；１０ｓｃｃｍ〜４０ｓｃｃｍ Ｎ2 Ｏ ；２５ｓｃｃｍ〜８０ｓｃｃｍ 成膜時間 ４ｈｒ〜６ｈｒ ─────────────────────────────── 表１に示す条件で膜形成を行い、膜厚が８００ｎｍ〜１
２００ｎｍ程度のシリコン窒化膜を形成する。
２００ｎｍ程度のシリコン窒化膜を形成する。
【００２３】次に、シリコン窒化膜１２の、ゲート電極
を形成する部分をエッチングして溝を設けるにあたり、
図２に示すようにレジスト膜１３を形成する。このレジ
スト膜１３は、シリコン窒化膜１２にレジストを塗布
し、温度８０℃でベーキングし、露光し、現像すること
により形成される。次に、シリコン窒化膜１２をエッチ
ングする。本実施形態では、シリコン窒化膜を反応性イ
オンエッチング装置（ＲＩＥ(Reactive Ion Etching)装
置）による異方性エッチングを行う。表２にエッチング
条件を示す。
を形成する部分をエッチングして溝を設けるにあたり、
図２に示すようにレジスト膜１３を形成する。このレジ
スト膜１３は、シリコン窒化膜１２にレジストを塗布
し、温度８０℃でベーキングし、露光し、現像すること
により形成される。次に、シリコン窒化膜１２をエッチ
ングする。本実施形態では、シリコン窒化膜を反応性イ
オンエッチング装置（ＲＩＥ(Reactive Ion Etching)装
置）による異方性エッチングを行う。表２にエッチング
条件を示す。
【００２４】
【表２】 ───────────────────────── エッチングガス ＣＦ4 ／Ｈ2 装置内圧力 １Ｐａ〜２．７Ｐａ エッチング時間 １０ｍｉｎ〜１５ｍｉｎ ───────────────────────── 表２に示す条件でエッチングをし、溝開けを行うと、図
３に示すようにシリコン窒化膜１２に、ゲート電極が形
成される溝１４が形成される。（尚、図３ではレジスト
膜１３を剥離した後の状態を示している。）次に、ゲー
ト電極を形成するにあたり、先ず、シリコン基板１１表
面の溝１４の底部にゲート酸化膜を形成する。
３に示すようにシリコン窒化膜１２に、ゲート電極が形
成される溝１４が形成される。（尚、図３ではレジスト
膜１３を剥離した後の状態を示している。）次に、ゲー
ト電極を形成するにあたり、先ず、シリコン基板１１表
面の溝１４の底部にゲート酸化膜を形成する。
【００２５】ここで、上述したようにシリコン窒化膜１
２のエッチングはＲＩＥで行われているため、シリコン
窒化膜１２の表面の露出した部分は結晶破壊等のエッチ
ング損傷を受けており、ゲート酸化膜の形成に先立って
この損傷を取り除く必要がある。そこで、シリコン基板
１１表面の溝１４の底部に、犠牲酸化により膜厚が０．
５ｎｍ〜１．０ｎｍ程度の酸化膜を形成し、その後、例
えばフッ酸を用いてこの酸化膜を剥離する。このように
犠牲酸化を行って酸化膜を形成すると、この酸化膜とシ
リコン基板１１との接触部分では、酸素とシリコン基板
１１のシリコンとが反応しているため、この酸化膜をフ
ッ酸で剥離すると、シリコン基板１１表面も剥離される
ことになり、シリコン基板１１の、エッチング損傷を受
けた表面を除去することができる。犠牲酸化により形成
された酸化膜を剥離した後、熱酸化により図４に示すよ
うに膜厚が１００ｎｍ〜２００ｎｍ程度のゲート酸化膜
１５を形成する。
２のエッチングはＲＩＥで行われているため、シリコン
窒化膜１２の表面の露出した部分は結晶破壊等のエッチ
ング損傷を受けており、ゲート酸化膜の形成に先立って
この損傷を取り除く必要がある。そこで、シリコン基板
１１表面の溝１４の底部に、犠牲酸化により膜厚が０．
５ｎｍ〜１．０ｎｍ程度の酸化膜を形成し、その後、例
えばフッ酸を用いてこの酸化膜を剥離する。このように
犠牲酸化を行って酸化膜を形成すると、この酸化膜とシ
リコン基板１１との接触部分では、酸素とシリコン基板
１１のシリコンとが反応しているため、この酸化膜をフ
ッ酸で剥離すると、シリコン基板１１表面も剥離される
ことになり、シリコン基板１１の、エッチング損傷を受
けた表面を除去することができる。犠牲酸化により形成
された酸化膜を剥離した後、熱酸化により図４に示すよ
うに膜厚が１００ｎｍ〜２００ｎｍ程度のゲート酸化膜
１５を形成する。
【００２６】次に、スパッタ装置を用いて、図５に示す
ようにバリアメタル層１６を形成する。表３にスパッタ
条件を示す。
ようにバリアメタル層１６を形成する。表３にスパッタ
条件を示す。
【００２７】
【表３】 ───────────────────────── 成膜材料 タンタル（Ｔａ） 放電用ガス Ａｒ 装置内圧力 １．２Ｐａ〜２．７Ｐａ 電源パワー １０ｋＷ 成膜時間 ３ｍｉｎ ───────────────────────── 表３に示す条件でスパッタリングを行ない、膜厚が２０
ｎｍ〜３０ｎｍのバリアメタル層１６を形成する。この
ようにＴａを成膜材料に用いると、シリコン基板１１の
溝１４の底部および溝１４の側部に、均一の膜厚を有す
るバリアメタル層を成膜することができる。
ｎｍ〜３０ｎｍのバリアメタル層１６を形成する。この
ようにＴａを成膜材料に用いると、シリコン基板１１の
溝１４の底部および溝１４の側部に、均一の膜厚を有す
るバリアメタル層を成膜することができる。
【００２８】次に、図６に示すように、銅からなる金属
膜１７を形成する。この金属膜１７はスパッタ装置や蒸
着装置等により形成される。表４にスパッタ装置により
金属膜を形成する場合のスパッタ条件、表５に蒸着装置
により金属膜を形成する場合の蒸着条件を示す。
膜１７を形成する。この金属膜１７はスパッタ装置や蒸
着装置等により形成される。表４にスパッタ装置により
金属膜を形成する場合のスパッタ条件、表５に蒸着装置
により金属膜を形成する場合の蒸着条件を示す。
【００２９】
【表４】 ───────────────────────── 装置内圧力 １．２Ｐａ〜２．７Ｐａ 放電用ガス Ａｒ 電源パワー １０ｋＷ 成膜時間 １５ｍｉｎ ─────────────────────────
【００３０】
【表５】 ───────────────────────── 装置内圧力 １．３３×１０-5Ｐａ 電源パワー １０ｋＷ 膜材料蒸発源 電子銃 ───────────────────────── 表４あるいは表５に示す条件で成膜を行い、膜厚が６０
０ｎｍ〜１０００ｎｍ程度の金属膜１７を形成する。
０ｎｍ〜１０００ｎｍ程度の金属膜１７を形成する。
【００３１】尚、後述する図７に示すように、この金属
膜１７表面にカバーリングメタル層１８が形成される。
その後、バリアメタル層１６、金属膜１７およびカバー
リングメタル層１８は、溝１４の内部にのみ残すように
研磨されるが、研磨による金属膜１７の露出を防止する
ため、溝１４の上側部への金属膜１７の形成が防止され
るように、ステップカバレージの低い成膜方法を用いて
金属膜１７を形成する。
膜１７表面にカバーリングメタル層１８が形成される。
その後、バリアメタル層１６、金属膜１７およびカバー
リングメタル層１８は、溝１４の内部にのみ残すように
研磨されるが、研磨による金属膜１７の露出を防止する
ため、溝１４の上側部への金属膜１７の形成が防止され
るように、ステップカバレージの低い成膜方法を用いて
金属膜１７を形成する。
【００３２】次に、スパッタ装置で図７に示すようにカ
バーリングメタル層１８を形成する。表６にスパッタ条
件を示す。
バーリングメタル層１８を形成する。表６にスパッタ条
件を示す。
【００３３】
【表６】 ───────────────────────── 成膜材料 Ｔａ 装置内圧力 １．２Ｐａ〜２．７Ｐａ 放電用ガス Ａｒ 電源パワー １０ｋＷ 成膜時間 ３ｍｉｎ ───────────────────────── 表６に示す条件でスパッタを行い、膜厚が１００ｎｍ〜
２００ｎｍ程度のカバーリングメタル層１８を形成す
る。
２００ｎｍ程度のカバーリングメタル層１８を形成す
る。
【００３４】次に、バリアメタル層１６、金属膜１７、
およびカバーリングメタル層１８を、図８に示すように
シリコン窒化膜１２の溝１４内部にのみ残すように平坦
に研磨する。このようにして、ゲート酸化膜１５、バリ
アメタル層１６、金属膜１７、およびカバーリングメタ
ル層１８からなるゲート電極が形成される。次に、イオ
ン注入によりソース電極とドレイン電極をシリコン基板
１１の内部に形成するにあたり、図９に示すように、レ
ジスト膜１９を形成する。このレジスト膜１９は、レジ
ストを塗布し、ベーキングし、露光し、現像することに
より形成される。
およびカバーリングメタル層１８を、図８に示すように
シリコン窒化膜１２の溝１４内部にのみ残すように平坦
に研磨する。このようにして、ゲート酸化膜１５、バリ
アメタル層１６、金属膜１７、およびカバーリングメタ
ル層１８からなるゲート電極が形成される。次に、イオ
ン注入によりソース電極とドレイン電極をシリコン基板
１１の内部に形成するにあたり、図９に示すように、レ
ジスト膜１９を形成する。このレジスト膜１９は、レジ
ストを塗布し、ベーキングし、露光し、現像することに
より形成される。
【００３５】次に、イオン注入した後アニールして、図
１０に示すようにソース電極２０とドレイン電極２１を
形成する。表７にイオン注入条件を示し、表８にアニー
ル条件を示す。
１０に示すようにソース電極２０とドレイン電極２１を
形成する。表７にイオン注入条件を示し、表８にアニー
ル条件を示す。
【００３６】
【表７】 ─────────────────────────── ドーズ量 ２×１０13〜３×１０13／ｃｍ2 時間 １０ｍｉｎ ───────────────────────────
【００３７】
【表８】 ─────────────────────────── 温度 ７５０℃〜８５０℃ 時間 ５ｍｉｎ ─────────────────────────── 次に、レジスト膜１９を剥離した後、シリコン窒化膜１
２の、ソース電極２０およびドレイン電極２１上に形成
された部分に、図１１に示すようにコンタクトホール２
２を形成する。
２の、ソース電極２０およびドレイン電極２１上に形成
された部分に、図１１に示すようにコンタクトホール２
２を形成する。
【００３８】次に、コンタクトホール２２に、図１２に
示すようにスパッタ等でプラグ２３を埋め込む。その
後、ソース／ドレイン配線を形成する。このようにして
形成されたＭＯＳＦＥＴは、図１２に示すように、上面
が平坦に形成されているため、コンタクトホール２２を
形成する際に、シリコン窒化膜１２の、エッチングされ
る部分内でのエッチング深さはほぼ同一であり、従来の
ようにエッチング部分内でのエッチング深さが異なるこ
とが防止される。従ってコンタクトホールの位置が制限
されることにより生じていた配線の長さの増大が防止さ
れ、ＭＯＳＦＥＴの動作速度の高速化が図られる。ま
た、図１２に示すように上面が平坦に形成されることに
より、従来のＭＯＳＦＥＴと比較して配線を水平面内に
形成することができ、配線の長さの短縮化に極めて有効
である。
示すようにスパッタ等でプラグ２３を埋め込む。その
後、ソース／ドレイン配線を形成する。このようにして
形成されたＭＯＳＦＥＴは、図１２に示すように、上面
が平坦に形成されているため、コンタクトホール２２を
形成する際に、シリコン窒化膜１２の、エッチングされ
る部分内でのエッチング深さはほぼ同一であり、従来の
ようにエッチング部分内でのエッチング深さが異なるこ
とが防止される。従ってコンタクトホールの位置が制限
されることにより生じていた配線の長さの増大が防止さ
れ、ＭＯＳＦＥＴの動作速度の高速化が図られる。ま
た、図１２に示すように上面が平坦に形成されることに
より、従来のＭＯＳＦＥＴと比較して配線を水平面内に
形成することができ、配線の長さの短縮化に極めて有効
である。
【００３９】また、本実施形態では、金属膜１７の材料
として低抵抗の銅が用いられているため、さらに動作速
度の高速化が図られる。また、本実施形態では、バリア
メタル層１６が形成されているため、金属膜１７の材料
である銅が絶縁膜に拡散することが防止され、ＭＯＳＦ
ＥＴの誤動作を防止することができる。
として低抵抗の銅が用いられているため、さらに動作速
度の高速化が図られる。また、本実施形態では、バリア
メタル層１６が形成されているため、金属膜１７の材料
である銅が絶縁膜に拡散することが防止され、ＭＯＳＦ
ＥＴの誤動作を防止することができる。
【００４０】尚、本実施形態では、金属膜１７の材料と
して銅を用いたが、銅の代りに、例えばポリシリコンや
ポリサイドでもよく、本発明のＭＯＳＦＥＴを用いる
と、ＭＯＳＦＥＴの動作速度の高速化を図ることができ
る。また、本実施形態では、バリアメタル層の材料とし
てＴａを用いているがＴａの代りに、例えばＴａＮ（窒
化タンタル）、ＴａＳｉＮ（けい化窒化タンタル）等で
あっても、シリコン窒化膜１２の溝１４の底部および溝
１４の側部に、均一の膜厚のバリアメタル層を成膜する
ことができる。
して銅を用いたが、銅の代りに、例えばポリシリコンや
ポリサイドでもよく、本発明のＭＯＳＦＥＴを用いる
と、ＭＯＳＦＥＴの動作速度の高速化を図ることができ
る。また、本実施形態では、バリアメタル層の材料とし
てＴａを用いているがＴａの代りに、例えばＴａＮ（窒
化タンタル）、ＴａＳｉＮ（けい化窒化タンタル）等で
あっても、シリコン窒化膜１２の溝１４の底部および溝
１４の側部に、均一の膜厚のバリアメタル層を成膜する
ことができる。
【００４１】
【発明の効果】以上説明したように、本発明のＭＯＳＦ
ＥＴおよびその製造方法を用いた半導体装置およびその
製造方法は半導体装置の動作速度の向上および製造プロ
セスの容易化が達成される。
ＥＴおよびその製造方法を用いた半導体装置およびその
製造方法は半導体装置の動作速度の向上および製造プロ
セスの容易化が達成される。
【図１】本発明のＭＯＳＦＥＴの製造工程Ｉを示す断面
図である。
図である。
【図２】本発明のＭＯＳＦＥＴの製造工程ＩＩを示す断
面図である。
面図である。
【図３】本発明のＭＯＳＦＥＴの製造工程ＩＩＩを示す
断面図である。
断面図である。
【図４】本発明のＭＯＳＦＥＴの製造工程ＩＶを示す断
面図である。
面図である。
【図５】本発明のＭＯＳＦＥＴの製造工程Ｖを示す断面
図である。
図である。
【図６】本発明のＭＯＳＦＥＴの製造工程ＶＩを示す断
面図である。
面図である。
【図７】本発明のＭＯＳＦＥＴの製造工程ＶＩＩを示す
断面図である。
断面図である。
【図８】本発明のＭＯＳＦＥＴの製造工程ＶＩＩＩを示
す断面図である。
す断面図である。
【図９】本発明のＭＯＳＦＥＴの製造工程ＩＸを示す断
面図である。
面図である。
【図１０】本発明のＭＯＳＦＥＴの製造工程Ｘを示す断
面図である。
面図である。
【図１１】本発明のＭＯＳＦＥＴの製造工程ＸＩを示す
断面図である。
断面図である。
【図１２】本発明のＭＯＳＦＥＴの製造工程ＸＩＩを示
す断面図である。
す断面図である。
【図１３】従来のＭＯＳＦＥＴの製造工程Ｉを示す断面
図である。
図である。
【図１４】従来のＭＯＳＦＥＴの製造工程ＩＩを示す断
面図である。
面図である。
【図１５】従来のＭＯＳＦＥＴの製造工程ＩＩＩを示す
断面図である。
断面図である。
【図１６】従来のＭＯＳＦＥＴの製造工程ＩＶを示す断
面図である。
面図である。
【図１７】従来のＭＯＳＦＥＴの製造工程Ｖを示す断面
図である。
図である。
【図１８】従来のＭＯＳＦＥＴの製造工程ＶＩを示す断
面図である。
面図である。
【図１９】従来のＭＯＳＦＥＴの製造工程ＶＩＩを示す
断面図である。
断面図である。
【図２０】従来のＭＯＳＦＥＴの製造工程ＶＩＩＩを示
す断面図である。
す断面図である。
【図２１】従来のＭＯＳＦＥＴの製造工程ＩＸを示す断
面図である。
面図である。
【図２２】従来のＭＯＳＦＥＴの製造工程Ｘを示す断面
図である。
図である。
【図２３】従来のＭＯＳＦＥＴの製造工程ＸＩを示す断
面図である。
面図である。
【図２４】従来のＭＯＳＦＥＴの製造工程ＸＩＩを示す
断面図である。
断面図である。
【図２５】従来のＭＯＳＦＥＴの製造工程ＸＩＩＩを示
す断面図である。
す断面図である。
【図２６】従来のＭＯＳＦＥＴの製造工程ＸＩＩＩＩを
示す断面図である。
示す断面図である。
１１ シリコン基板 １２ シリコン窒化膜 １３，１９ レジスト膜 １４ 溝 １５ 酸化膜 １６ バリアメタル層 １７ 金属膜 １８ カバーリングメタル層 ２０ ソース電極 ２１ ドレイン電極 ２２ コンタクトホール ２３ プラグ
Claims (4)
- 【請求項１】 シリコン基板上にＭＯＳＦＥＴを製造す
るＭＯＳＦＥＴ製造方法において、 シリコン基板表面に第１の絶縁膜を形成する第１の工程
と、 前記第１の絶縁膜中に、ゲート電極を形成する部分をエ
ッチングして溝を設ける第２の工程と、 前記シリコン基板表面の前記溝の底部に熱酸化によりゲ
ート用の第２の絶縁膜を形成する第３の工程と、 前記溝の部分に、順次、バリアメタル層、金属膜、カバ
ーリングメタル層を、該金属膜表面が前記溝の内部に位
置するように成膜する第４の工程と、 前記バリアメタル層、金属膜およびカバーリングメタル
層を、前記溝内部にのみ残すように表面を研磨する第５
の工程と、 ソース電極とドレイン電極を前記溝の両側に形成する第
６の工程とを備えたことを特徴とするＭＯＳＦＥＴの製
造方法。 - 【請求項２】 前記第４の工程のうち、前記バリアメタ
ル層を成膜する工程が、タンタル、窒化タンタル、およ
びケイ化窒化タンタルのうちのいずれか１つを成膜する
工程であり、前記金属膜を成膜する工程が、銅を成膜す
る工程であることを特徴とする請求項１記載のＭＯＳＦ
ＥＴの製造方法。 - 【請求項３】 シリコン基板上に形成されたＭＯＳＦＥ
Ｔにおいて、 シリコン基板上に形成された、溝を有する絶縁膜、 前記シリコン基板表面の、前記溝の底部に形成されたゲ
ート用酸化膜と、前記溝の内部に、該溝の側部および前
記ゲート用酸化膜を覆う状態に形成されたバリアメタル
層と、該バリアメタル層表面に、前記溝の内部に位置す
る状態に形成された金属膜と、該金属膜表面に、前記溝
の内部に位置する状態に形成されたカバーリングメタル
層とを有するゲート電極、および前記溝の両側に形成さ
れたソース電極およびドレイン電極を備えたことを特徴
とするＭＯＳＦＥＴ。 - 【請求項４】 前記第バリアメタル層の材料が、タンタ
ル、窒化タンタル、およびケイ化窒化タンタルのうちの
いずれか１つであり、前記金属膜の材料が銅であること
を特徴とする請求項３記載のＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7690297A JPH10270688A (ja) | 1997-03-28 | 1997-03-28 | Ｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7690297A JPH10270688A (ja) | 1997-03-28 | 1997-03-28 | Ｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270688A true JPH10270688A (ja) | 1998-10-09 |
Family
ID=13618605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7690297A Withdrawn JPH10270688A (ja) | 1997-03-28 | 1997-03-28 | Ｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270688A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311874A (ja) * | 1999-04-28 | 2000-11-07 | Seimi Chem Co Ltd | 有機アルカリを含有する半導体用研磨剤 |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
| JP2012178419A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Ltd | 半導体装置及びその製造方法、電源装置 |
-
1997
- 1997-03-28 JP JP7690297A patent/JPH10270688A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311874A (ja) * | 1999-04-28 | 2000-11-07 | Seimi Chem Co Ltd | 有機アルカリを含有する半導体用研磨剤 |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
| JP2012178419A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Ltd | 半導体装置及びその製造方法、電源装置 |
| US9741662B2 (en) | 2011-02-25 | 2017-08-22 | Fujitsu Limited | Semiconductor device and method of manufacturing the same, and power supply apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |