KR100655679B1 - 반도체 제조 장치의 제조 방법 - Google Patents

반도체 제조 장치의 제조 방법 Download PDF

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Abstract

(과제) 간단한 방법으로 동일 반도체 기판 상에, 게이트 절연막의 막두께, 또는 임계치 전압이 상이한 3종류의 MOS 트랜지스터를 제조하는 방법을 제공하는 것.
(해결수단) 본 발명의 반도체 장치의 제조 방법은, 동일 반도체 기판 상에, 소정 두께의 제 1 게이트 절연막을 갖는 제 1 MOS 트랜지스터와, 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막을 공통으로 갖는 제 2 및 제 3 MOS 트랜지스터를 구비하고, 제 3 MOS 트랜지스터는 그 임계치 전압이 제 2 MOS 트랜지스터보다 낮은 반도체 장치의 제조 방법에 있어서, 제 1 및 제 3 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입을 행하는 공정과, 제 2 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입과는 주입 조건이 상이한 제 2 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.
임계치 전압, 이온 주입

Description

반도체 제조 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 실시예 1 에 관련되는 반도체 장치의 제조 공정을 나타내는 단면도.
도 2 는 본 발명의 실시예 1 에 관련되는 반도체 장치의 제조 공정을 나타내는 단면도.
도 3 은 본 발명의 실시예 1 에 관련되는 반도체 장치의 제조 공정을 나타내는 단면도.
도 4 는 PMOS 트랜지스터의 임계치 전압 조정의 기판 주입량과 임계치 전압의 관계를 나타내는 그래프 (에너지: 40KeV).
* 도면의 주요부분에 대한 부호의 설명 *
1: 기판
3: 희생 산화막
5: 소자 분리 영역
7a∼7f: 레지스트층
9a, 9b: P형 불순물 이온 주입
10a, 10b: N형 불순물 이온 주입
11a, 11b: NMOS 트랜지스터 형성 영역
12a, 12b, 12c: PMOS 트랜지스터 형성 영역
13: 제 1 게이트 절연막
15: 제 2 게이트 절연막
17: 게이트 전극
[특허문헌 1] 일본 공개특허공보 평6-283675호
본 발명은 반도체 제조 장치의 제조 방법에 관한 것이다.
종래, LSI 중에는 고전압용의 두꺼운 게이트 절연막을 갖는 MOS 트랜지스터와, 저전압용의 얇은 게이트 절연막을 갖는 MOS 트랜지스터가 형성되어 있었다. LSI 에 사용되는 전원 전압에 대해서, 최근, 저전압화가 진행되고 있다. 전원 전압이 예를 들어 1.8V 인 경우, 일반적으로 사용되는 0.6V 정도의 임계치 전압과의 차가 적기 때문에, 예를 들어 차동 증폭 회로 등에서는 임계치 전압이 낮은 트랜지스터가 없으면, 낮은 전원 전압으로 안정된 회로를 형성할 수 없다.
그러나, 임계치 전압을 내림과 함께, MOS 트랜지스터의 리크 전류가 증가하기 때문에, 모든 트랜지스터의 임계치 전압을 낮게 할 수는 없다. 따라서, 저전압용의 MOS 트랜지스터 중, 그 일부에 대해서만 임계치 전압을 낮게 하는 것이 바람직하다.
또한 동일 반도체 기판 상에 높은 임계치 전압과 낮은 임계치 전압의 2종류를 갖는 MOS 트랜지스터의 제작에는, 임계치 전압 조정용의 이온 주입 공정을 추가하는 방법이 있지만, 제조 공정에서, 포토 공정, 이온 주입 공정이 증가하는 문제가 있다.
특허문헌 1 에 웰 형성시의 이온 주입시에 낮은 임계치 전압의 트랜지스터 형성 영역을 레지스트로 덮어, 저불순물 농도 영역을 만드는 방법이 있지만, 이 방법에서는 웰을 경사 주입에 의해 형성할 필요가 있다. 경사 주입에 의해 낮은 임계치 전압의 트랜지스터 임계치 전압 조정용의 주입을 행할 필요가 있기 때문에, 반도체 기판 표면 부근의 불순물 농도의 제어가 어려워, 임계치 전압의 편차가 크다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 간단한 방법으로 동일 반도체 기판 상에, 게이트 절연막의 막두께, 또는 임계치 전압이 상이한 3종류의 MOS 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은 동일 반도체 기판 상에, 소정 두께의 제 1 게이트 절연막을 갖는 제 1 MOS 트랜지스터와, 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막을 공통으로 갖는 제 2 및 제 3 MOS 트랜지스터를 구비하고, 제 3 MOS 트랜지스터는 그 임계치 전압이 제 2 MOS 트랜지스터보다 낮은 반도체 장치 의 제조 방법에 있어서, 제 1 및 제 3 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입을 행하는 공정과, 제 2 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입과는 주입 조건이 상이한 제 2 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.
발명을 실시하기 위한 최선의 형태
본 발명의 반도체 장치의 제조 방법은 동일 반도체 기판 상에, 소정 두께의 제 1 게이트 절연막을 갖는 제 1 MOS 트랜지스터와, 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막을 공통으로 갖는 제 2 및 제 3 MOS 트랜지스터를 구비하고, 제 3 MOS 트랜지스터는 그 임계치 전압이 제 2 MOS 트랜지스터보다 낮은 반도체 장치의 제조 방법에 있어서, 제 1 및 제 3 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입을 행하는 공정과, 제 2 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입과는 주입 조건이 상이한 제 2 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.
이 방법은 구체적으로는 예를 들어 제 1 이온 주입을 행함으로써, 반도체 기판 상에 제 1 및 제 3 MOS 트랜지스터 형성 영역을 형성함과 함께 제 1 및 제 3 MOS 트랜지스터의 임계치 전압을 조정하는 공정과, 기판 전체면에 소정 두께의 제 1 게이트 절연막을 형성하는 공정과, 제 1 이온 주입과는 주입 조건이 상이한 제 2 이온 주입을 행함으로써, 반도체 기판 상에 제 2 MOS 트랜지스터 형성 영역을 형성함과 함께 제 2 MOS 트랜지스터의 임계치 전압을 조정하는 공정과, 제 1 게이트 절연막 중 제 2 및 제 3 MOS 트랜지스터 형성 영역 상방 부분을 제거하여 기판을 노 출시키는 공정과, 제 1 게이트 절연막보다 막두께가 얇아지도록, 기판 노출 부분에 제 2 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 방법으로 실시할 수 있다.
이하, 이 구체예를 따라, 본 발명의 방법에 관해서 설명한다. 이 구체예의 각 공정은 반드시 상기 순서로 실시할 필요는 없으며, 실시가능한 한, 실시하는 순서를 서로 바꿀 수 있고, 바꾼 것도 본 발명의 범위에 포함된다. 예를 들어, 제 1 게이트 절연막을 형성하기 전에 제 2 이온 주입을 행할 수 있다.
1. 제 1 이온 주입을 행함으로써, 반도체 기판 상에 제 1 및 제 3 MOS 트랜지스터 형성 영역을 형성함과 함께 제 1 및 제 3 MOS 트랜지스터의 임계치 전압을 조정하는 공정
「반도체 기판」 에는 규소 등의 원소 반도체 기판 또는 GaAs 등의 화합물 반도체 기판 등이 포함된다. 제 1 및 제 3 MOS 트랜지스터 형성 영역은 예를 들어, 기판 상에 제 1 및 제 3 MOS 트랜지스터 형성용의 개구부를 갖는 레지스트층을 형성하고, 이 레지스트층을 마스크로 하여 이온 주입을 행함으로써 형성할 수 있다. MOS 트랜지스터는 NMOS 또는 PMOS 트랜지스터이고, 제 1∼제 3 MOS 트랜지스터는 통상은 모두 같은 타입의 트랜지스터이다. 이온 주입의 에너지, 주입량, 또는 각도 등의 주입 조건은 용도에 따라 적절히 설정할 수 있다. 이온 주입은 한번의 공정으로 행해도 되지만, 주입 조건을 바꿔 복수회의 공정으로 행하는 것이 바람직하다. 도 4 에, 게이트 절연막의 두께가 다른 2종류의 PMOS 트랜지스터에 대해서, 이온 주입량과 임계치 전압의 관계를 나타내는 그래프를 나타낸다. 도 4 에서 알 수 있는 바와 같이, 주입량이 커질수록, 또는 게이트 절연막의 두께가 두꺼워질수록 임계치 전압은 커진다. 따라서, 이온 주입의 조건을 변경함으로써, 임계치 전압을 조정할 수 있음을 알 수 있다. 또, 도 4 는 PMOS 트랜지스터에 대한 그래프이지만, NMOS 트랜지스터에 대한 그래프도 마찬가지이다.
2. 기판 전체면에 소정 두께의 제 1 게이트 절연막을 형성하는 공정
게이트 절연막은 산화규소막 또는 산화규소막을 형성한 후에 질화한 막 등으로 이루어진다. 산화규소막은 기판의 열산화 또는 CVD 법 등에 의해 형성할 수 있다. 상기 기술한 바와 같이, 이 공정은 제 2 이온 주입 후에 행해도 된다.
3. 제 1 이온 주입과는 주입 조건이 상이한 제 2 이온 주입을 행함으로써, 반도체 기판 상에 제 2 MOS 트랜지스터 형성 영역을 형성함과 함께 제 2 MOS 트랜지스터의 임계치 전압을 조정하는 공정
제 2 MOS 트랜지스터 형성 영역은 예를 들어, 기판 상에 제 2 MOS 트랜지스터 형성용의 개구부를 갖는 레지스트층을 형성하고, 이 레지스트층을 마스크로 하여 이온 주입을 행함으로써 형성할 수 있다. 제 2 이온 주입은 제 1 이온 주입과는 주입 조건이 상이하다. 여기서 말하는 「주입 조건」 이란, 이온 주입의 에너지, 주입량, 또는 각도 등을 의미한다.
4. 제 1 게이트 절연막 중 제 2 및 제 3 MOS 트랜지스터 형성 영역 상방 부분을 제거하여 기판을 노출시키는 공정
이 공정은 예를 들어, 제 1 MOS 트랜지스터 형성 영역 상방 부분에 레지스트층을 형성하고, 그 상태에서 플루오르산 등을 사용하여 제 1 게이트 절연막을 제거 함으로써 행할 수 있다.
5. 제 1 게이트 절연막보다 막두께가 얇아지도록, 기판 노출 부분에 제 2 게이트 절연막을 형성하는 공정
제 2 게이트 절연막은 산화규소막 또는 산화규소막을 형성한 후에 질화한 막등으로 이루어진다. 산화규소막은 기판의 열산화 또는 CVD 법 등에 의해 형성할 수 있다. 제 2 게이트 절연막을 형성할 때에, 통상, 제 1 게이트 절연막의 두께도 변화하지만, 제 2 게이트 절연막을 형성한 후의 제 1 게이트 절연막 두께가 바람직하게는 10nm∼16nm 이고, 제 2 게이트 절연막 두께가 바람직하게는 3nm∼6nm 이다. 이와 같이 본 발명에 의하면, 간단한 방법으로 2종류의 두께의 게이트 절연막을 갖는 MOS 트랜지스터를 구비하는 반도체 장치를 제조할 수 있다. 또, 게이트 절연막의 형성 방법은 상기 방법에 한정되지 않고, 최종적으로, 2종류의 두께의 게이트 절연막이 얻어지고, 제 1 게이트 절연막의 두께가 제 2 게이트 절연막보다 두꺼워지는 방법이면 어느 방법이나 된다.
또한, 상기 공정에 의해서 형성된 반도체 장치는 바람직하게는 제 1 MOS 트랜지스터의 임계치 전압이 0.5V∼0.8V 이고, 제 3 MOS 트랜지스터의 임계치 전압이 0.05V∼0.2V 이다. 이와 같이 본 발명에 의하면, 적은 공정수로, 임계치 전압이 상이한 트랜지스터를 구비하는 반도체 장치를 제조할 수 있다.
또한, 제 3 MOS 트랜지스터의 게이트 길이는 바람직하게는 제 2 MOS 트랜지스터의 게이트 길이보다 길다. 이와 같이 하면, 제 3 MOS 트랜지스터의 임계치 전압을 제 2 MOS 트랜지스터의 임계치 전압보다 낮게 하더라도, 제 3 MOS 트랜지스 터에서의 리크 전류의 증대를 억제할 수 있다.
[실시예 1]
이하, 도 1∼3 을 사용하여, 실시예 1 에 관련되는 반도체 장치의 제조 방법에 관해서 설명한다.
우선, 도 1(a) 에 나타내는 바와 같이, P형의 반도체 기판 (1) 상에 주지의 기술에 의해 소자 분리를 위한 STI (Shallow Trench Isolation; 5) 를 형성하고, 제 1 희생 산화막 (3) 을, 기판 (1) 의 열산화에 의해 10nm∼20nm 의 두께로 형성한다.
계속해서, 도 1(b) 에 나타내는 바와 같이, 제 1 P형 불순물 이온 주입 (9a) 을 행함으로써, 제 1 NMOS 트랜지스터 형성 영역 (11a) 을 형성함과 함께 제 1 NMOS 트랜지스터의 임계치 전압을 조정한다. 구체적으로는 우선 전체면에 레지스트를 2∼4μm 의 두께로 도포하고, 계속해서 제 1 NMOS 트랜지스터의 이온 주입 부분을 노광, 현상함으로써, 이 부분에 개구를 갖는 레지스트층 (7a) 을 형성한다. 그 후, 이 레지스트층 (7a) 을 마스크로 하여, 웰 (제 1 NMOS 트랜지스터 형성 영역; 11a) 형성을 위해, P형의 불순물, 예를 들어 보론을, 주입 에너지 350KeV, 주입량 4×1012ions/㎠, 주입 각도 7°로 이온 주입하고, 추가로, 주입 에너지 150KeV, 주입량 5.5×1012ions/㎠, 주입 각도 7°로 이온 주입한다. 그 후, 임계치 전압 조정을 위해 P형의 불순물, 예를 들어 보론을 주입 에너지 20KeV, 주입량 3.0×1012ions/㎠, 주입 각도 7°로 이온 주입한다.
계속해서, 도 1(c) 에 나타내는 바와 같이, 제 1 N형 불순물 이온 주입 (10a) 을 행함으로써, 제 1 및 제 3 PMOS 트랜지스터 형성 영역 (12a, 12c) 을 형성함과 함께 제 1 및 제 3 PMOS 트랜지스터의 임계치 전압을 조정한다. 구체적으로는 우선 전체면에 레지스트를 2∼4μm 의 두께로 도포하고, 계속해서 제 1 및 제 3 PMOS 트랜지스터의 이온 주입 부분을 노광, 현상함으로써, 이 부분에 개구를 갖는 레지스트층 (7b) 을 형성한다. 그 후, 이 레지스트층 (7b) 을 마스크로 하여, 웰 (제 1 및 제 3 PMOS 트랜지스터 형성 영역; 12a, 12c) 형성을 위해, N형의 불순물, 예를 들어, 인을 주입 에너지 800KeV, 주입량 5×1012ions/㎠, 주입 각도 7°로 이온 주입하고, 추가로, 주입 에너지 330KeV, 주입량 3×1012ions/㎠, 주입 각도 7°로 이온 주입한다. 그 후, 임계치 전압 조정을 위해 N형의 불순물, 예를 들어 인을 주입 에너지 40KeV, 주입량 1.2×1012ions/㎠ 정도 또는 1.0∼2.5×1012ions/㎠ 정도, 주입 각도 7°로 이온 주입한다.
계속해서, 도 1(d) 에 나타내는 바와 같이, 전체면의 희생 산화막 (3) 을 1% 의 희불산 용액을 사용하여 제거하고, 제 1 게이트 절연막 (13) 을 기판 (1) 의 열산화에 의해 약 8nm 의 두께로 형성한다. 또, 제 1 게이트 절연막 (13) 은 후술하는 제 2 게이트 절연막 (15) 의 열산화 공정에서 더욱 두께를 증가시켜 약 11nm 가 된다.
계속해서, 도 2(e) 에 나타내는 바와 같이, 제 2 P형 불순물 이온 주입 (9b) 을 행함으로써, 제 2 NMOS 트랜지스터 형성 영역 (11b) 을 형성함과 함께 제 2 NMOS 트랜지스터의 임계치 전압을 조정한다. 구체적으로는 우선 전체면에 레지스트를 2∼4μm 의 두께로 도포하고, 계속해서 제 2 NMOS 트랜지스터의 이온 주입 부분을 노광, 현상함으로써, 이 부분에 개구를 갖는 레지스트층 (7c) 을 형성한다. 그 후, 이 레지스트층 (7c) 을 마스크로 하여, 웰 (제 2 NMOS 트랜지스터 형성 영역; 11b) 형성을 위해, P형의 불순물, 예를 들어 보론을 주입 에너지 200KeV, 주입량 7.6×1012ions/㎠, 주입 각도 7°로 이온 주입하고, 추가로, 주입 에너지 100KeV, 주입량 1.0×1013ions/㎠, 주입 각도 7°로 주입한다. 또한, 임계치 전압 조정을 위해 P형의 불순물, 예를 들어 보론을 주입 에너지 20KeV, 주입량 8.9×1012ions/㎠, 주입 각도 7°로 이온 주입한다.
계속해서, 도 2(f) 에 나타내는 바와 같이, 제 2 N형 불순물 이온 주입 (10b) 을 행함으로써, 제 2 PMOS 트랜지스터 형성 영역 (12b) 을 형성함과 함께 제 2 PMOS 트랜지스터의 임계치 전압을 조정한다. 구체적으로는 우선 전체면에 레지스트를 2∼4μm 의 두께로 도포하고, 계속해서 제 2 PMOS 트랜지스터의 이온 주입 부분을 노광, 현상함으로써, 이 부분에 개구를 갖는 레지스트층 (7d) 을 형성한다. 그 후, 이 레지스트층 (7d) 을 마스크로 하여, 웰 (제 2 PMOS 트랜지스터 형성 영역; 12b) 형성을 위해, N형의 불순물, 예를 들어 인을, 주입 에너지 530KeV, 주입량 1.5×1013ions/㎠, 주입 각도 7°로 이온 주입하고, 추가로, 주입 에너지 240KeV, 주입량 3.9×1012ions/㎠, 주입 각도 7°로 이온 주입한다. 또한, 임계치 전압 조정을 위해 인을 주입 에너지 40KeV, 주입량 8.8×1012ions/㎠, 주입 각도 7°로 주입한다.
계속해서, 도 2(g) 에 나타내는 바와 같이, 제 1 게이트 절연막 (13) 중, 제 2 NMOS 트랜지스터 형성 영역 (11b) 및 제 2 및 제 3 PMOS 트랜지스터 형성 영역 (12b, 12c) 상방 부분을 제거하여 기판을 노출시킨다. 구체적으로는 우선 전체면에 레지스트를 2μm 의 두께로 도포하고, 제 1 게이트 절연막 (13) 을 제거하는 부분에 개구를 갖는 레지스트층 (7e) 을 형성하고, 이 레지스트층 (7e) 을 마스크로 하여, 1% 의 희불산 용액을 사용하여, 제 1 게이트 절연막 (13) 의 패터닝을 행한다. 그 후, 레지스트층 (7e) 을 제거한다.
계속해서, 도 2(h) 에 나타내는 바와 같이, 기판 (1) 의 열산화를 행하여 제 2 게이트 절연막 (15) 을 4nm 의 두께로 형성한다.
계속해서, 도 3(i) 에 나타내는 바와 같이, 폴리규소층 (16) 을 막두께 150nm∼300nm 형성하고, 그 위에, 게이트 형성을 위해, 패터닝된 레지스트층 (7f) 을 형성한다. 구체적으로는 우선 전체면에 레지스트를 2μm 도포하고, 다음으로 게이트 전극부만 남도록, 이 레지스트를 노광, 현상함으로써, 레지스트층 (7f) 을 형성한다. 이 때, 제 2 PMOS 트랜지스터 (부호 12b 에 대응) 의 게이트 길이를, 예를 들어, 180nm∼220nm 로 하고, 제 3 PMOS 트랜지스터 (부호 12c 에 대응) 의 게이트 길이를 500nm 이상으로 한다.
계속해서, 도 3(j) 에 나타내는 바와 같이, 레지스트층 (7f) 을 마스크로 하여, 반응성 이온 에칭을 행함으로써, 폴리규소층 (16) 의 이방성 에칭을 행하여 게이트 전극 (17) 을 형성한다.
계속해서, 도 3(k) 에 나타내는 바와 같이, 주지의 기술을 사용하여, LDD 영역 (18a) 형성, 사이드월 절연막 (19) 형성, 소스 드레인 영역 (18b) 형성, 층간 절연막 (21) 형성, 컨택트홀 및 W 플러그 (23) 형성, Metal 배선 (25) 의 형성을 행하여 CMOS 의 트랜지스터를 형성한다.
이렇게 하여 형성한 제 1 PMOS 트랜지스터의 임계치 전압은 약 0.6V, 제 2 PMOS 트랜지스터의 임계치 전압은 약 0.6V, 제 3 PMOS 트랜지스터의 임계치 전압은 약 0.1V 이고, 공정수를 늘리지 않고, 낮은 임계치 전압을 갖는 PM0S 의 트랜지스터를 형성할 수 있다.
상기 실시예에서는 낮은 임계치 전압을 갖는 제 3 PMOS 트랜지스터를 형성하였지만, 동일한 방법을 사용하여 낮은 임계치 전압을 갖는 제 3 NMOS 트랜지스터도 형성할 수 있다. 구체적으로는 도 1(b) 에 나타내는 제 1 NMOS 영역 (11a) 형성 및 임계치 전압 조정을 위한 이온 주입시에, 제 3 NMOS 영역에 같은 주입을 행하고, 나머지는 상기와 동일한 공정을 거침으로써, 임계치 전압이 낮은 제 3 NMOS 트랜지스터를 형성할 수 있다.
본 발명의 방법에 의하면, 제 1 및 제 3 MOS 트랜지스터 (양자는 서로 게이트 절연막의 막두께가 상이하다.) 의 임계치 전압 조정을 위해 제 1 이온 주입을 행하고, 제 2 MOS 트랜지스터의 임계치 전압 조정을 위해 제 2 이온 주입을 행한다. 이와 같이, 2회의 이온 주입으로 3종류의 MOS 트랜지스터의 임계치 전압을 조정하기 때문에, 간단한 방법으로 동일 반도체 기판 상에, 게이트 절연막의 막두께, 또는 임계치 전압이 상이한 3종류의 MOS 트랜지스터를 제조할 수 있다.

Claims (5)

  1. 동일 반도체 기판 상에, 소정 두께의 제 1 게이트 절연막을 갖는 제 1 MOS 트랜지스터와, 상기 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막을 공통으로 갖는 제 2 및 제 3 MOS 트랜지스터를 구비하고, 상기 제 3 MOS 트랜지스터는 그 임계치 전압이 상기 제 2 MOS 트랜지스터보다 낮은 반도체 장치의 제조 방법에 있어서,
    제 1 및 제 3 MOS 트랜지스터의 임계치 전압 조정을 위해 제 1 이온 주입을 행하는 공정과,
    제 2 MOS 트랜지스터의 임계치 전압 조정을 위해 상기 제 1 이온 주입과 주입 조건이 상이한 제 2 이온 주입을 행하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 이온 주입을 행함으로써, 반도체 기판 상에 제 1 및 제 3 MOS 트랜지스터 형성 영역을 형성함과 함께 제 1 및 제 3 MOS 트랜지스터의 임계치 전압을 조정하는 공정과,
    상기 반도체 기판 전체면에 소정 두께의 제 1 게이트 절연막을 형성하는 공정과,
    상기 제 1 이온 주입과 주입 조건이 상이한 제 2 이온 주입을 행함으로써, 상기 반도체 기판 상에 제 2 MOS 트랜지스터 형성 영역을 형성함과 함께 제 2 MOS 트랜지스터의 임계치 전압을 조정하는 공정과,
    제 1 게이트 절연막 중 제 2 및 제 3 MOS 트랜지스터 형성 영역 상방 부분을 제거하여 기판을 노출시키는 공정과,
    상기 제 1 게이트 절연막보다 막두께가 얇아지도록, 상기 반도체 기판 노출 부분에 제 2 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 MOS 트랜지스터의 임계치 전압이 0.5V∼0.8V 이고, 상기 제 3 MOS 트랜지스터의 임계치 전압이 0.05V∼0.2V 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 MOS 트랜지스터의 게이트 길이보다, 상기 제 3 MOS 트랜지스터의 게이트 길이가 긴 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 게이트 절연막을 형성한 후의 상기 제 1 게이트 절연막 두께가 10nm∼16nm 이고, 상기 제 2 게이트 절연막 두께가 3nm∼6nm 인 것을 특징으로 하는 반도체 장치의 제조 방법.
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