TWI263305B - Method for fabricating semiconductor device - Google Patents

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TWI263305B
TWI263305B TW094131530A TW94131530A TWI263305B TW I263305 B TWI263305 B TW I263305B TW 094131530 A TW094131530 A TW 094131530A TW 94131530 A TW94131530 A TW 94131530A TW I263305 B TWI263305 B TW I263305B
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Satoru Yamagata
Masayuki Hirata
Shinichi Sato
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Sharp Kk
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Description

1263305 (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關於半導體裝置製造方法 【先前技術】 傳統上而言，在大規模積體電路（L SI )中，已形成 用於高電壓之具有厚閘極絕緣膜的Μ Ο S電晶體及用於低 • 電壓之具有薄閘極絕緣膜的MOS電晶體。近年來，在 LSI中，朝向使用低供應電壓的趨勢已增加。其中供應電 壓力如是1.8V，供應電壓與0.6V之典型使用的臨界電壓 之間的差異很小。因此，在例如是差動放大器電路的條件 中’在無具有低臨界電壓的電晶體之下，不能形成穩定地 運作於低供應電壓的電路。 然而，因爲當臨界電壓降低時，MOS電晶體的臨界 電壓會增加，所以降低所有電晶體的臨界電壓並不可行。 Φ 由於此原因，用於低電壓之Μ Ο S電晶體的唯一部分具有 低臨界電壓是較佳的。 對於將具有兩種類型的臨界電壓（亦即，高臨界電壓 及低臨界電壓）之MOS電晶體製造於單一半導體基底中 而言，已知有增加調整臨界電壓的離子佈植步驟之方法。 然而，在製造過程中，此方法會產生微影及離子佈植的步 驟次數增加之問題。 曰本未審查的專利公開號ΗΕΙ06( 1 994)·2 8 3 675係揭 露一種在井形成的離子佈植時，形成具有低臨界電壓的電 -5- (2) 1263305 晶體之區域會覆蓋抗蝕劑，使得低雜質濃度區係形成於覆 蓋區之下的方法。在此方法中，井係藉由傾斜佈植而形成 ’而調整具有低臨界電壓的電晶體之臨界電壓也是藉由傾 斜佈植而形成。 在此方法中，很難控制接近半導體基底的表面之雜質 濃度。因此’具有低臨界電壓的電晶體之臨界電壓容易有 很大的變化。 【發明內容】 本發明已鑑於以上的條件而製造出來，並且其提出將 厚度不同的閘極絕緣膜或不同的臨界電壓之三種類型的 MOS電晶體製造於單一半導體基底上之方法。 根據本發明，所提出的是一種半導體裝置製造方法， 此半導體裝置包括單一半導體基底上具有預定厚度的第一 閘極絕緣膜之第一 MOS電晶體，以及共用小於第一閘極 || 絕緣膜的厚度之第二閘極絕緣膜之第二MO S電晶體與第 三MOS電晶體，第三MOS電晶體的臨界電壓低於第二 MOS電晶體的臨界電壓，此方法包括下列步驟：藉由第 一離子佈植調整第一 MOS電晶體及第三MOS電晶體的臨 界電壓；以及藉由第二離子佈植調整第二MOS電晶體的 臨界電壓，第二離子佈植係在與第一離子佈植的佈植條件 不同之佈植條件之下進行。 根據本發明的方法，會進行調整第一 MOS電晶體及 第三MOS電晶體（其閘極絕緣膜的厚度不同）的臨界電 (3) 1263305 壓之第〜離子佈植，以及調整第二MOS電晶體的 壓之第二離子佈植。因此，兩種類型的Μ Ο S電晶體之疏 界電壓係藉由兩種離子佈植而調整，藉此不同厚度的閘極 絕緣膜或不同的臨界電壓之三種類型的MOS電晶體可藉 由簡單方法，而製造於單一半導體基底上。 【實施方式】 本發明係提出一種半導體裝置製造方法，此半導體裝 置包括單一半導體基底上具有預定厚度的第一閘極絕緣膜 之弟 Μ 0 S電晶體，以及共用小於第一*閘極絕緣膜的厚 度之第二閘極絕緣膜之第二Μ 0 S電晶體與第三Μ 0 S電晶 體’第三Μ 0 S電晶體的臨界電壓低於第二μ 0 S電晶體的 臨界電壓，此方法包括下列步驟：藉由第一離子佈植調整 第一 M0S電晶體及第三M0S電晶體的臨界電壓；以及藉 由第二離子佈植調整第二M0S電晶體的臨界電壓，第二 離子佈植係在與第一離子佈植的佈植條件不同之佈植條件 之下進行。 特別而言，此方法可藉由包括下列步驟的方法來達成 :當藉由第一離子佈植而形成第一 M0S電晶體形成區及 第三M0S電晶體形成區於半導體基底中時，會調整第一 M0S電晶體及第三M0S電晶體的臨界電壓；形成具有預 定厚度的第一閘極絕緣膜於基底的整個表面上；當藉由第 二離子佈植而形成第二Μ 0 S電晶體形成區於基底中時， 會調整第二M0S電晶體的臨界電壓，第二離子佈植係在 (4) 1263305 與第一離子佈植的佈植條件不同之佈植條件之下進行；藉 由移除第二MOS電晶體形成區及第三MOS電晶體形成區 上之一部分的第一閘極絕緣膜，以曝露基底；以及形成第 二閘極絕緣膜於基底的曝露部分上，使得第二閘極絕緣膜 的厚度小於第一閘極絕緣膜的厚度。 本發明之後將藉由其實施例來說明。此實施例中所述 的步驟不必以上述順序進行，而只要可達成這些步驟，則 # 可改變步驟的順序。應該要了解到的是，具有不同順序的 步驟之方法也包含於本發明的範圍中。例如，在形成第一 閘極絕緣膜之前，可進行第二離子佈植。 1·第一離子佈植步驟 在此步驟中，當藉由第一離子佈植而形成第一 MOS 電晶體形成區及第三MOS電晶體形成區於半導體基底中 時，會調整第一 MOS電晶體及第三MOS電晶體的臨界電 # 壓。 項目「半導體基底」包括如矽的基本半導體基底及如 GaAs的化合物半導體基底。第一 MOS電晶體形成區及第 三MOS電晶體形成區可例如藉由形成具有用於第一 MOS 電晶體及第三MOS電晶體的形成之開口的光阻層於基底 上，以及使用當作遮罩的光阻層來進行離子佈植而形成。 MOS電晶體爲NMOS或PMOS電晶體，並且第一 MOS電 晶體至第三MOS電晶體通常均爲相同類型。如離子佈植 能量、劑量或角度的佈植條件可適當地根據用途而設定。 (5) 1263305 離子佈植可以單一步驟進行’但是較佳係以依照不同佈植 條件的多個步驟進行。圖4係顯示離子佈植劑量與具有不 同的閘極絕緣膜厚度之兩種類型的PM0S電晶體之臨界電 壓之間的相互關係之圖形。如從圖式中顯然可知的是’當 佈植劑量或閘極絕緣膜的厚度增加時’臨界電壓會增加。 因此，要了解到的是，臨界電壓可藉由改變離子佈植條件 而調整。雖然圖4係顯示Ρ Μ Ο S電晶體的資料之圖形’但 • 是同樣可應用於NMOS電晶體。 2 .第一閘極絕緣膜形成步驟 在此步驟中，預定厚度的第一閘極絕緣膜係形成於基 底的整個表面上。 此閘極絕緣膜係由氧化矽膜，或起因於形成氧化矽膜 後之氧化矽膜的氮化物之膜所組成。氧化矽膜可藉由基底 的熱氧化，或藉由CVD或類似方法而形成。如以上所述 • ，此步驟可在第二離子佈植之後進行。 3.第二離子佈植步驟 在此步驟中，當藉由依據與第一離子佈植的佈植條件 不同之佈植條件的第二離子佈植，而形成第二MOS電晶 體形成區於半導體基底中時，會調整第二MOS電晶體的 臨界電壓。 第二MOS電晶體形成區可例如藉由形成具有用於第 二Μ Ο S電晶體的形成之開口的光阻層於基底上，以及使 (6) 1263305 用當作遮罩的光阻層來進行離子佈植而形成。第二離子佈 植係依據與第一離子佈植的佈植條件不同之佈植條件而進 行。藉由在此所使用的項目「佈植條件」，可指定離子佈 植能量、劑量、角度或類似物。 MOS電晶體爲NMOS或PMOS電晶體，並且第一 M〇S電晶體至第三MOS電晶體通常均爲相同類型。如離 子佈植能量、劑量或角度的佈植條件可適當地根據用途而 # 設定。 4. 基底曝露步驟 在此步驟中，基底係藉由移除第二MOS電晶體形成 區及弟二MOS電晶體形成區上之一部分的第一閘極絕緣 膜而曝露出來。 此步驟可藉由例如形成光阻層於第一 MOS電晶體形 成區上，以及藉由以氫氟酸或類似物進行蝕刻來移除使用 B 當作遮罩的光阻層之第一閘極絕緣膜而達成。 5. 第二閘極絕緣膜形成步驟 在此步驟中，第二閘極絕緣膜係形成於基底的曝露部 分上，使得第二閘極絕緣膜的厚度小於第一閘極絕緣膜的 厚度。 第二閘極絕緣膜係由氧化砂膜，或起因於形成氧化石夕 膜後之氧化矽膜的氮化物之膜所組成。氧化矽膜可藉由基 底的熱氧化，或藉由CVD或類似方法而形成。當形成第 -10- (7) 1263305 一閘極絕緣I吴時，第一閘極絕緣膜的厚度經常會改變。形 成第二閘極絕緣膜後之第一閘極絕緣膜的厚度較佳爲 l〇nm至16nm，而第二閘極絕緣膜的厚度較佳爲3nm至 6 n m ° 因此’根據本發明，包含具有兩種類型的厚度之閘極 絕緣膜的Μ Ο S電晶體之半導體裝置可藉由簡單方法製造 而得。閘極絕緣膜的形成方法不受限於上述的方法，而只 • 要可得到具有兩種類型的厚度之閘極絕緣膜，並且第一閘 極絕緣膜的厚度最終大於第二閘極絕緣膜的厚度，則可使 用任何方法。 在藉由上述步驟所製造的半導體裝置中，第一 M〇s 電晶體及第三MOS電晶體較佳係分別具有〇.5V至0.8V 與0.05 V至0.2V的臨界電壓。因此，根據本發明，包含 具有不同臨界電壓的電晶體之半導體裝置可藉由少量的步 驟製造而得。 • 較佳而言’第三MOS電晶體的閘極長度係大於第二 MOS電晶體的閘極長度。以此建造，甚至當第三m〇s電 晶體的臨界電壓低於第二MOS電晶體的臨界電壓時，第 三MOS電晶體之漏電流的增加會受到抑制。 例1 根據本發明的第一實施例之半導體裝置製造方法之後 將參考圖1 A至圖3 K進行說明。如圖1 A中所顯示，用以 隔離元件的淺渠溝隔離（STI ) 5係藉由熟知技術而形成 -11 - (8) 1263305 於P型半導體基底中，以及厚度爲10nm至20nm的第一 犧牲氧化物膜3係藉由熱氧化而形成於基底上。 接下來，如圖1 B中所顯示’當第一 N M 0 S電晶體形 成區11a藉由p型雜質的第一離子佈植93而形成時，會 調整第一 NMOS電晶體的臨界電壓。更特別而言，所產生 的基底之整個表面會塗抹厚度爲2//m至4//m的抗蝕劑 ，以及在離子即將對第一 NM0S電晶體進行佈植的位置處 Φ 之一部分抗蝕劑會曝露且顯影，而形成具有開口的光阻層 7 a於曝露/顯影部分中。然後，使用光阻層7 a當作遮罩 ，如硼的P型雜質會以3 5 0 K e V的佈植能量、4 x 1 012離子 / c m2的佈植劑量、以及7 °的佈植角度，以及進一步以 1 5 0 K e V的佈植能量、5 · 5 X 1 0 12離子/ c m 2的佈植劑量、以 及7°的佈植角度進行離子佈植，以形成井（第一 NMOS 電晶體形成區）1 la。接著，如硼的P型雜質會以20KeV 的佈植能量、3.0x1 0 12離子/ cm2的佈植劑量、以及7°的 # 佈植角度進行離子佈植，以調整臨界電壓。 如圖1C中所顯示，當第一 PMOS電晶體形成區12a 及第三PMOS電晶體形成區12c藉由η型雜質的第一離子 佈植l〇a而形成時，會調整第一 PMOS電晶體及第三 PMOS電晶體的臨界電壓。更特別而言，所產生的基底之 整個表面會塗抹厚度爲2//m至4//m的抗蝕劑，以及在 離子即將對第一 PMOS電晶體及第三PMOS電晶體進行佈 植的位置處之部分抗蝕劑會曝露且顯影，而分別形成具有 開口的光阻層7b於曝露/顯影部分中。然後，使用光阻 -12- (9) 1263305 層7 b當作遮罩’如磷的n型雜質會以8 〇 〇 κ e V的佈植能 量、5x1 012離子/ cm2的佈植劑量、以及7。的佈植角度， 以及進一步以3 3 0KeV的佈植能量、3χ1 〇12離子/ cm2的 佈植劑量、以及7 °的佈植角度進行離子佈植，以形成井（ 第一 PMOS電晶體形成區及第三PMOS電晶體形成區） 12a及12c。接著，如磷的n型雜質會以4〇KeV的佈植能 量、約1 · 2 X 1 0 12離子/ c m 2或約i · 〇 χ丨〇 1 2離子/ ^ m 2至約 ® 2·5χ1 〇12離子/ cm2的佈植劑量、以及7。的佈植角度進行 離子佈植，以調整臨界電壓。 如圖1D中所顯示’基底的整個表面上之犧牲氧化膜 3係使用1 %的稀釋氫氟酸溶液而移除，以及厚度約爲 8 nm的第一閘極絕緣膜1 3係藉由基底1的熱氧化而形成 。在形成將於底下所述之第二閘極絕緣膜！ 5的熱氧化步 驟中，第一閘極絕緣膜1 3的厚度將會進一步地增加至約 1 1 n m 〇 ® 如圖2E中所顯示，當第二NMOS電晶體形成區1 lb
藉由P型雜質的第二離子佈植9b而形成時，會調整第二 NMOS電晶體的臨界電壓。更特別而言，所產生的基底之 整個表面會塗抹厚度爲2//m至4//m的抗飽劑，以及在 離子即將對第二NMOS電晶體進行佈植的位置處之一部分 絕緣膜會曝露且顯影，而形成具有開口的光阻層7c於曝 露/顯影部分中。然後，使用光阻層7 c當作遮罩，如硼 的P型雜質會以200KeV的佈植能量、7·6χ10】2離子/ cm2 的佈植劑量、以及7 °的佈植角度，以及進一步以1 〇 〇 K e V -13- (10) 1263305 的佈植能量、1 .0x1 〇13離子/ cm2的佈植 佈植角度進行離子佈植，以形成井（第二 成區）1 1 b。接著，如硼的p型雜質會以 量、8·9χ1 012離子/ cm2的佈植劑量、以 進行離子佈植，以調整臨界電壓。 如圖2F中所顯示，當第二PMOS電 藉由η型雜質的第二離子佈植1 〇 b而形成 φ PMOS電晶體的臨界電壓。更特別而言， 整個表面會塗抹厚度爲2//m至4#m的 離子即將對第二PMOS電晶體進行佈植的 抗蝕劑會曝露且顯影，而形成具有開口的 露/顯影部分中。然後，使用光阻層7d 的η型雜質會以5 3 0KeV的佈植能量、1 .ί 的佈植劑量 '以及7 °的佈植角度，以及連 的佈植能量、3.9x10 12離子/ cm2的佈植 Φ 佈植角度進行離子佈植，以形成井（第二 成區）12b。接著，如磷的n型雜質會以 量、8·8χ1 012離子/ cm2的佈植劑量、以, 進行離子佈植，以調整臨界電壓。 如圖2G中所顯示，第二NMOS電晶 以及第二PMOS電晶體形成區12b與第三 成區1 2c上之一部分的第一閘極絕緣膜！ 露基底。更特別而言，所產生的基底之整 度爲2 # m的抗蝕劑，以及具有開口的光 劑量、以及7°的 N Μ 0 S電晶體形 2 0 K e V白勺f布丰直會g 及7°的佈植角度 :晶體形成區12b 時，會調整第二 所產生的基底之 抗蝕劑，以及在 位置處之一部分 光阻層7d於曝 當作遮罩，如磷 5xl013 離子 / cm2 卜步以 240KeV 劑量、以及7°的 PMOS電晶體形 40KeV白勺f布丰直肯g 及7°的佈植角度 體形成區1 1 b， PMOS電晶體形 3會移除，以曝 個表面會塗抹厚 阻層7e會位於 -14- (11) 1263305 第一閘極絕緣膜1 3的移除部分上。使用光阻層7e當作遮 罩，第一閘極絕緣膜1 3會以1 %的稀釋氫氟酸溶液圖案化 。然後，會移除光阻層7 e。 如圖2 Η中所顯示，會進行基底1的熱氧化，以形成 厚度爲4 n m的第二閘極絕緣膜1 5。 如圖31中所顯示，會形成厚度爲150nm至3 00nm的 多晶矽層1 6，並且圖案化的光阻層7f會形成於其上，以 Φ 形成閘極。更特別而言，所產生的基底之整個表面會塗抹 厚度爲2 // m的抗蝕劑，然後抗蝕劑會曝露及顯影，使得 僅遺留閘極電極上的抗蝕劑，以形成光阻層7f。同時， 第二PMOS電晶體（對應參考標號12b)及第三PMOS電 晶體（對應參考標號1 2c )的閘極長度會分別例如設定爲 180nm至220nm，並且不會小於500nm。 如圖3 J中所顯示，使用光阻層7f當作遮罩，多晶矽 層1 6係藉由反應離子蝕刻而非等向性蝕刻，以形成閘極 Φ 電極1 7。 如圖3 K中所顯示，L D D區1 8 a、側壁絕緣膜1 9、源 極/汲極區18b、層間絕緣膜21、接觸孔及鎢插塞23、 以及金屬互連25係藉由熟知技術而形成，藉此可製造出 CMOS電晶體。 如此製造的第一 Ρ Μ Ο S電晶體、第二Ρ Μ Ο S電晶體、 以及第三PMOS電晶體的臨界電壓分別爲約0.6V、約 0.6V及約0·1 V。具有低臨界電壓的PMOS電晶體於是可 在未增加步驟數的情況下製造出來。 - 15- (12) 1263305 雖然在以上的例子中，具有低臨界電壓的第三PM OS 電晶體係製造出來’但是具有低臨界電壓的第三NM0S電 晶體也可藉由類似方法而製造出來。更特別而言，在用以 形成第一 ΝΜ Ο S區1 1 a的離子佈植及調整圖]B中所顯示 的臨界電壓時，第三Ν Μ Ο S區會進行相同的佈植。接下來 ，與上述步驟類似的步驟會進行，以形成具有低臨界電壓 的第三NMOS電晶體。 【圖式簡單說明】 圖1 Α至圖1 D係繪示根據本發明的第一實施例之半 導體裝置的製造步驟之截面圖； 圖2E至圖2H係繪示根據本發明的第一實施例之半 導體裝置的製造步驟之截面圖； 圖3 I至圖3 K係繪示根據本發明的第一實施例之半導 體裝置的製造步驟之截面圖；以及 β 圖4係繪示根據本發明之用於臨界電壓調整之放入基 底的雜質佈植劑量與PM0S電晶體（能量：40KeV )的臨 界電壓之間的相互關係之圖形。 【主要元件符號說明】 1 :基底 3 :第一犧牲氧化物膜 5 :淺渠溝隔離 7 a :光阻層 -16- (13) 1263305 7 b :光阻層 7c :光阻層 7 d :光阻層 7 e :光阻層 7 f :光阻層 9 a :第一離子佈植 9b :第二離子佈植
1 0 a :第一離子佈植 10b :第二離子佈植 11a:第一 NMOS電晶體形成區 lib:第二NMOS電晶體形成區 12a ··第一 PMOS電晶體形成區 12b:第二PMOS電晶體形成區 12c :第三PMOS電晶體形成區 1 3 :第一閘極絕緣膜 1 5 :第二閘極絕緣膜 1 6 :多晶砂層 1 7 :閘極電極 18a： LDD 區 18b :源極/汲極區 1 9 :側壁絕緣膜 2 1 :層間絕緣膜 23 :接觸孔及鎢插塞 25 :金屬互連 -17-

Claims (1)

1263305 (υ 十、申請專利範圍 1· 一種半導體裝置製造方法，該半導體裝置包括單一 半導體基底上具有預定厚度的第一閘極絕緣膜之第一 Μ Ο S電晶體，以及共用小於該第一閘極絕緣膜的厚度之 第二閘極絕緣膜之第二MOS電晶體與第三MOS電晶體， 該第三MOS電晶體的臨界電壓低於該第二MOS電晶體的 臨界電壓，該方法包括下列步驟： # 藉由第一離子佈植，調整該第一 MOS電晶體及該第 三MOS電晶體的臨界電壓；以及 藉由第二離子佈植，調整該第二MOS電晶體的臨界 電壓.，該第二離子佈植係在與該第一離子佈植的佈植條件 不同之佈植條件之下進行。 2·—種半導體裝置製造方法，包括下列步驟： 當藉由第一離子佈植，形成第一 MOS電晶體形成區 及第三MOS電晶體形成區於半導體基底中時，會調整第 # 一 MOS電晶體及第三MOS電晶體的臨界電壓； 形成具有預定厚度的第一閘極絕緣膜於該基底的整個 表面上； 當藉由第二離子佈植而形成第二MOS電晶體形成區 於該基底中時，會調整第二MOS電晶體的臨界電壓，該 第二離子佈植係在與該第一離子佈植的佈植條件不同之佈 植條件之下進行； 藉由移除該第二MOS電晶體形成區及該第三MOS電 晶體形成區上之一部分的該第一閘極絕緣膜，以曝露該基 -18- (2) 1263305 底；以及 形成第二閘極絕緣膜於該基底的曝露部分上，使得該 第二閘極絕緣膜的厚度小於該第一閘極絕緣膜的厚度。 3 .如申請專利範圍第1項之方法，其中該第一 μ Ο S 電晶體的臨界電壓爲0.5V至0.8V，而第三MOS電晶體 的臨界電壓爲0.05V至0.2V。 4 ·如申請專利範圍第2項之方法，其中該第一 Μ Ο S 電晶體的臨界電壓爲0.5V至0.8V，而第三MOS電晶體 的臨界電壓爲0.05V至0.2V。 5 ·如申請專利範圍第1項之方法，其中該第三Μ Ο S 電晶體的閘極長度大於該第二Μ Ο S電晶體的閘極長度。 6 ·如申請專利範圍第2項之方法，其中該第三Μ 0 S 電晶體的閘極長度大於該第二Μ Ο S電晶體的閘極長度。 7. 如申請專利範圍第1項之方法，其中在形成該第二 聞極絕緣膜之後，該第一閘極絕緣膜的厚度爲10nm至 16nm，而該第二閘極絕緣膜的厚度爲3nm至6nm。 8. 如申請專利範圍第2項之方法，其中在形成該第二 閘極絕緣膜之後，該第一閘極絕緣膜的厚度爲1 〇nm至 16nm，而該第二閘極絕緣膜的厚度爲3nm至6nm。 -19-
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