KR20090058236A - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 44
- 239000000872 buffer Substances 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 18
- 238000000206 photolithography Methods 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 6
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 241000710789 Lactate dehydrogenase-elevating virus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
반도체 소자의 제조 방법이 제공된다. 서로 다른 동작 전압을 갖는 다수 개의 트랜지스터를 포함하는 이 방법은, 반도체 기판상에 동작 전압별로 서로 다른 두께를 갖는 절연막을 형성하는 단계와, 절연막 상에 트랜지스터별로 게이트를 형성하는 단계와, 동작 전압은 서로 다르지만 동일한 제1 도전형의 트랜지스터들을 노출시키고 제2 도전형의 트랜지스터는 덮는 포토 마스크 패턴을 형성하는 단계 및 게이트를 이온 주입 마스크로서 이용하고 절연막을 버퍼로 이용하여 반도체 기판에 이온 주입을 수행하여, 노출된 제1 도전형의 트랜지스터들의 엘디디(Lightly Doped Drain)들을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, LDD를 형성하기 위한 포토 마스크의 개수와 포토리쏘그라피의 공정의 수를 줄여, 반도체 소자의 생산 단가를 낮출 수 있고 공정을 단순화시켜 제조 시간을 단축시킬 수 있는 효과를 갖는다.
반도체 소자, LDD, 이온 주입
Description
본 발명은 반도체 소자에 관한 것으로서, 특히, 엘디디(LDD:Lightly Doped Drain)를 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 제작에 있어서 반도체 소자의 용도나 목적에 따라 동작 전압이 두 개 이상인 모스(MOS:Metal Oxide Semiconductor)형 트랜지스터를 형성하는 경우가 있다. 만일, 동작 전압이 서로 다른 두 종류의 MOS 트랜지스터들을 형성하고자 할 경우, 두 종류간에 사용 전압 차로 인하여 게이트 산화막의 두께를 서로 다르게 형성한다. 높은 동작 전압을 갖는 트랜지스터의 게이트 산화막은 낮은 동작 전압을 갖는 트랜지스터의 게이트 산화막 보다 두껍게 형성된다. 게이트 산화막 위에 게이트를 형성한 후에 엘디디(LDD:Light Doped Drain) 형성 공정을 실시한다.
이하, 첨부된 도면들을 참조하여 일반적인 LDD 영역 형성 과정을 설명한다. 이해를 돕기 위해, 동작 전압이 두 가지인 경우로 국한하여 설명한다.
도 1a 내지 도 1c는 LDD를 형성하는 일반적인 반도체 소자의 제조 방법에 따른 공정 단면도들이다. 도 1a 내지 도 1c 각각에서, 왼쪽 영역은 저전압 영역을 나타내고, 오른쪽은 고전압 영역을 나타낸다.
도 1a는 LDD 공정을 수행하기 이전의 상태를 나타낸다. 도 1a를 참조하면, 저전압 영역의 실리콘 기판(100A)과 고전압 영역의 실리콘 기판(100B)위에 게이트 산화막(104A 및 104B)을 각각 형성하고 그 위에 게이트(106A 및 106B)를 각각 형성하면, 잔류 산화막(102A 및 102B)이 실리콘 기판(100A 및 100B)위에 남게 된다. 일반적으로, 저전압 PMOS, 저전압 NMOS, 고전압 PMOS 및 고전압 NMOS에 대하여 각각의 LDD를 형성하기 위해, 4개의 마스크를 가지고 4번의 포토 리쏘그래피(photolithography) 공정을 진행해야 한다. 보다 구체적으로 살펴보면, 도 1b는 일반적인 기술에 의해서 고전압 영역에 LDD를 형성하는 예로 저전압 영역은 포토 레지스트 패턴(112)으로 덮은 상태에서 임플란트 공정(108)을 수행하여 고전압 영역에만 LDD(110)을 형성한다. 도 1c는 도 1b와는 반대로 고전압 영역을 포토 레지스트 패턴(114)으로 덮고 임플란트 공정(112)을 수행하여 저전압 영역에 LDD(116)을 형성한다.
도 1a 내지 도 1c의 경우, NMOS(또는, PMOS) 한쪽에 대한 고전압 및 저전압 영역의 LDD 형성 과정을 도시하였으며, PMOS(또는, NMOS) 다른 쪽에 대한 고전압 및 저전압 영역의 LDD를 모두 형성하려면 총 4번의 포토리소그래피 공정을 진행해야 함을 알 수 있다. 포토리소그래피 공정은 반도체 소자의 제조에 있어서 많은 비용이 드는 공정임을 고려할 때, 전술한 바와 같은 일반적인 공정에 의하여 LDD를 형성할 경우, 반도체 소자의 제조 비용이 상승하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 서로 다른 동작 전압을 갖는 트랜지스터의 LDD를 보다 적은 마스크를 이용하여 적은 공정으로 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 서로 다른 동작 전압을 갖는 다수 개의 트랜지스터를 포함하는 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 상기 동작 전압별로 서로 다른 두께를 갖는 절연막을 형성하는 단계와, 상기 절연막 상에 상기 트랜지스터별로 게이트를 형성하는 단계와, 상기 동작 전압은 서로 다르지만 동일한 제1 도전형의 상기 트랜지스터들을 노출시키고 제2 도전형의 트랜지스터는 덮는 포토 마스크 패턴을 형성하는 단계 및 상기 게이트를 이온 주입 마스크로서 이용하고 상기 절연막을 버퍼로 이용하여 상기 반도체 기판에 이온 주입을 수행하여, 상기 노출된 상기 제1 도전형의 트랜지스터들의 엘디디(Lightly Doped Drain)들을 형성하는 단계로 이루어지는 것이 바람직하다.
예를 들면, 제1 도전형의 제1 고전압 트랜지스터 영역과 상기 제1 도전형의 제1 저전압 트랜지스터 영역, 제2 도전형의 제2 고전압 트랜지스터 영역과 상기 제2 도전형의 제2 저전압 트랜지스터 영역을 포함하는 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 상기 동작 전압별로 서로 다른 두께를 갖는 절연막을 형성하는 단계와, 상기 절연막 상에 상기 트랜지스터의 영역별로 게이트를 형성 하는 단계와, 상기 제1 고전압 트랜지스터 영역과 상기 제1 저전압 트랜지스터 영역들은 노출시키고 제2 고전압 트랜지스터 영역과 상기 제2 저전압 트랜지스터 영역은 덮는 포토 마스크 패턴을 형성하는 단계 및 상기 게이트를 이온 주입 마스크로서 이용하고 상기 절연막을 버퍼로 이용하여 상기 반도체 기판에 이온 주입을 수행하여, 상기 제1 고전압 트랜지스터 영역과 상기 제1 저전압 트랜지스터 영역의 엘디디(Lightly Doped Drain)들을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 제조 방법은 동일한 도전형을 갖지만 서로 다른 동작 전압을 갖는 트랜지스터들의 LDD를 동일한 포토 마스크를 이용하여 형성할 수 있으므로, 즉, PMOS형 고전압 및 저전압 트랜지스터들의 LDD를 동일한 포토 마스크를 이용하여 형성하고 NMOS형 고전압 및 저전압 트랜지스터들의 LDD를 동일한 포토 마스크를 이용하여 형성할 수 있으므로, LDD를 형성하기 위한 포토 마스크의 개수와 포토리쏘그라피의 공정의 수를 줄여, 반도체 소자의 생산 단가를 낮출 수 있고 공정을 단순화시켜 제조 시간을 단축시킬 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2i는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
본 발명에서 제조되는 반도체 소자는 서로 다른 동작 전압을 갖는 다수 개의 트랜지스터를 포함한다. 여기서, 트랜지스터는 MOS형 트랜지스터일 수 있다. 예를 들면, 반도체 소자는 낮은 동작 전압을 갖는 적어도 하나의 저전압 트랜지스터와 높은 동작 전압을 갖는 적어도 하나의 고전압 트랜지스터를 가질 수 있으며, 부가하여 낮은 동작 전압과 높은 동작 전압 사이의 중간 동작 전압을 갖는 적어도 하나의 중간 전압 트랜지스터를 더 가질 수도 있다.
먼저, 반도체 기판상에 동작 전압별로 서로 다른 두께를 갖는 절연막을 형성한다. 여기서, 절연막은 추후 트랜지스터의 게이트와 반도체 기판 사이에 형성되는 게이트 절연막으로 형성된다. 트랜지스터의 동작 전압이 클수록 절연막의 두께를 두껍게 형성한다. 예를 들어, 고전압 트랜지스터의 절연막의 두께는 저전압 트랜지스터의 절연막의 두께보다 두껍고, 중간 전압 트랜지스터의 절연막의 두께는 고전압 트랜지스터의 절연막의 두께보다 얇지만 저전압 트랜지스터의 절연막의 두께보다 두껍게 형성한다.
이와 같이, 동작 전압의 크기에 따라 각 트랜지스터의 절연막의 두께를 달리 형성하는 다양한 방법들이 존재하며, 그 방법들 중 하나를 도 2a 내지 도 2e를 참조하여 다음과 같이 설명한다. 여기서, 본 발명의 이해를 돕기 위해, 하나의 저전압 트랜지스터와 하나의 고전압 트랜지스터만을 도시하였지만, 적어도 하나의 중간 전압 트랜지스터와 복수 개의 저전압 및 고전압 트랜지스터의 경우에도 동일하게 적용될 수 있다.
도 2a를 참조하면, 반도체 기판(200)상에 제1 절연층(202)을 형성한다. 여기서, 제1 절연층(202)은 산화막일 수 있다.
도 2b를 참조하면, 트랜지스터들 중 저전압 트랜지스터가 형성될 영역(이하, 저전압 영역이라 하고, LV로 표기한다.)의 제1 절연층(202)은 노출시키고 고전압 트랜지스터가 형성될 영역(이하, 고전압 영역이라 하고, HV로 표기한다.)의 제1 절연층(202)은 덮는 감광막(PR:PhotoResist) 패턴(204)을 형성한다.
도 2c를 참조하면, 감광막 패턴(204)을 식각 마스크로 이용하여, 노출된 저전압 영역(LV)의 제1 절연층(202)을 식각한다.
이후, 도 2d에 도시된 바와 같이 감광막 패턴(204)을 제거하면, 고전압 영역(HV)에만 제1 절연층(202A)이 잔류하게 된다. 도 2e를 참조하면, 잔류하는 제1 절연층(202A)을 포함하여 반도체 기판(200)의 전면에 제2 절연층(206)을 형성한다. 따라서, 고전압 영역(HV)의 절연막(202A 및 206)의 두께(dH)는 저전압 영역(LV)의 절연막(206)의 두께(dL)보다 두껍게 형성될 수 있다.
한편, 절연막 상에 트랜지스터별로 게이트를 형성한다. 예를 들어, 도 2f에 도시된 바와 같이, 제2 절연층(206)의 상부 전면에 폴리 실리콘(208)을 증착하여 형성한다. 도 2g에 도시된 바와 같이, 폴리 실리콘(208)을 패터닝하여 트랜지스터별로 게이트들(208A, 208B, 208C 및 208D)을 형성한다. 이 때, 도 2g에 도시된 바와 같이, 게이트들(208A, 208B, 208C 및 208D)을 형성하기 위해 폴리 실리콘(208)을 패터닝할 경우 게이트들(208A, 208B, 208C 및 208D)의 양측의 제2 절연층(206)의 일부가 식각될 수 있다. 즉, 게이트들(208A, 208B, 208C 및 208D)의 하부에 존재하는 제2 절연층(206B)의 두께는 게이트들(208A, 208B, 208C 및 208D)의 양측에 존재하는 제2 절연층(206A)의 두께보다 더 두껍거나 같을 수 있다.
이후, 게이트(208A, 208B, 208C 및 208D) 및 절연막(202A 및 206A)을 형성한 후에, 동작 전압은 서로 다르다고 하더라도 제1 도전형을 갖는 트랜지스터들을 노출시키고 제2 도전형을 갖는 트랜지스터는 덮는 포토 마스크 패턴을 형성한다.
부연하면, 본 발명의 이해를 돕기 위해, 저전압 영역(LV)은 제1 저전압 트랜지스터 영역(302) 및 제2 저전압 트랜지스터 영역(300)을 포함하고, 고전압 영역(HV)은 제1 고전압 트랜지스터 영역(304) 및 제2 고전압 트랜지스터 영역(306)을 포함한다. 여기서, 제1 저전압 트랜지스터 영역(302)에 제1 도전형의 제1 저전압 트랜지스터가 형성되고, 제2 저전압 트랜지스터 영역(300)에 제2 도전형의 제1 저전압 트랜지스터가 형성되고, 제1 고전압 트랜지스터 영역(304)에 제1 도전형 고전압 트랜지스터가 형성되고, 제2 고전압 트랜지스터 영역(306)에 제2 도전형 고전압 트랜지스터가 형성된다. 본 발명은 이에 국한되지 않고, 도 2a 내지 도 2i에 도시된 것보다 더 많은 제1 도전형의 저전압 및 고전압 트랜지스터 및 제2 도전형의 저전압 및 고전압 트랜지스터들이 형성될 수 있다. 제1 도전형은 P형이고 제2 도전형은 N형이 될 수도 있고, 반대로 제1 도전형은 N형이고 제2 도전형은 P형일 수 있다. 전술한 가정하에, 도 2h 내지 도 2i를 참조하여 본 발명에 의한 반도체 소자의 제조 방법을 설명한다.
게이트(208B 및 208C)를 이온 주입 마스크로서 이용하고 절연막(206A 및 202A)을 버퍼로 이용하여 반도체 기판(200)에 이온 주입(212 및 218)을 수행하여, 노출된 제1 고전압 트랜지스터 영역(304)에 LDD(216)를 형성하고 제1 저전압 트랜지스터 영역(302)에 LDD(222)를 형성한다. 게이트(208A 내지 208D)를 형성하기 위 해 폴리실리콘(208)을 식각할 때 일부가 식각된 후 잔류하는 절연막(206A)은 이온 주입(212 및 218)을 위한 버퍼로 이용됨을 알 수 있다.
부연하면, 도 2h를 참조하면, 제1 고전압 트랜지스터 영역(304)와 제1 저전압 트랜지스터 영역(302)은 노출시키고 제2 고전압 트랜지스터 영역(306)과 제2 저전압 트랜지스터 영역(300)은 덮는 포토 마스크 패턴(210)을 형성한다. 이후, 이온 주입(212)을 일차적으로 수행하여, 노출된 제1 고전압 트랜지스터 영역(304)에 LDD(216)를 형성한다. 일차적인 이온 주입(212)은 LDD(216)의 형성을 기준으로 수행된다. 즉, LDD(216)의 형성에 적합한 이온 주입 에너지와 도펀트의 량에 따라 이온 주입(212)이 수행된다. 따라서, 일차적인 이온 주입(212)에 의해 제1 고전압 트랜지스터 영역(304)에 LDD(216)가 완성되어 형성될 수 있으며, 제1 저전압 트랜지스터 영역(302)에 LDD(222)가 임시(214)로 형성될 수 있다. 이를 위해, 이온 주입(212) 에너지는 버퍼(206A) 및 버퍼(202A)를 모두 투과할 수 있을 정도로 결정된다.
이후, 일차적인 이온 주입(212)은 제1 고전압 트랜지스터의 전기적인 특성을 고려하여 수행되었으므로, 임시로 형성된 LDD(214)는 제1 저전압 트랜지스터의 전기적인 특성에는 맞지 않는다. 따라서, 도 2i에 도시된 바와 같이, 이온 주입(218)을 이차적으로 수행하여, 제1 저전압 트랜지스터에 부족한 특성을 보정해 주어, LDD(222)를 완성하여 형성한다. 이차적인 이온 주입(218)의 에너지는 제1 저전압 트랜지스터 영역(302)의 버퍼용 절연막(206A)만을 투과하고, 제1 고전압 트랜지스터 영역(304)의 버퍼용 절연막(202A 및 206A)은 투과하지 않도록 결정된다. 따라 서, 이차적인 이온 주입(218)에 의해 제1 고전압 트랜지스터 영역(304)의 LDD(216)가 영향을 받지 않게 된다. 이와 같이, 본 발명에서는 도전 형태가 동일하다고 하더라고 저전압 트랜지스터의 전기적 특성과 고전압 트랜지스터의 전기적 특성이 다르므로, 고전압 트랜지스터와 저전압 트랜지스터의 LDD를 형성하기 위한 이온 주입 공정을 두 번으로 나누어서 수행한다.
일차적인 이온 주입(212)과 이차적인 이온 주입(218)의 도펀트 농도와 이온 주입 에너지는 시뮬레이션에 의해 결정될 수 있다. 예를 들면, 버퍼용 절연막(206A)의 두께(dL)는 50Å~70Å, 버퍼용 절연막(202A 및 206A)의 두께(dH)는 100Å~150Å, 이온 주입(212)의 에너지(E1)는 40~60KeV, 이온 주입(218)의 에너지(E2)는 5~10KeV, LDD(214)의 두께(L1)는 500Å~900Å 및 이차적인 이온 주입(218)에 의한 LDD(220)의 두께(L2)는 100Å~200Å과 같이 결정될 수 있다.
본 발명의 일 실시예에 의하면, 제1 고전압 트랜지스터 영역(304)의 LDD(216) 도핑 농도보다 제1 저전압 트랜지스터 영역(302)의 LDD(222)의 도핑 농도를 더 작게 형성하고자 할 경우, 일차적인 이온 주입(212)에 사용되는 도펀트와 이차적인 이온 주입(218)에 사용되는 도펀트는 주기율표상 다른 족의 원소일 수 있다. 즉, 일차적인 이온 주입(212)을 3족의 원소로 수행하고 제1 고전압 트랜지스터 영역(304)의 LDD(216) 농도보다 제1 저전압 트랜지스터 영역(302)의 LDD(222)의 농도를 더 작게 형성하고자 할 경우, 일차적인 이온 주입(212)에 의해 임시로 형성된 LDD(214)의 농도가 목표 농도보다 크기 때문에, 5족의 원소에 의해 이차적인 이온 주입(218)을 수행하여, LDD(214)의 농도를 낮출 수 있다.
본 발명의 다른 실시예에 의하면, 제1 고전압 트랜지스터 영역(304)의 LDD(216) 농도보다 제1 저전압 트랜지스터 영역(302)의 LDD(222)의 농도를 더 크게 형성하고자 할 경우, 일차적인 이온 주입(212)에 사용되는 도펀트와 이차적인 이온 주입(218)에 사용되는 도펀트는 주기율표상 동일한 족의 원소일 수 있다. 즉, 일차적인 이온 주입(212)을 3족의 원소로 수행하고 제1 고전압 트랜지스터 영역(304)의 LDD(216) 농도보다 제1 저전압 트랜지스터(302)의 LDD(222)의 농도를 더 크게 형성하고자 할 경우, 일차적인 이온 주입(212)에 의해 임시로 형성된 LDD(214)의 농도가 목표 농도보다 작기 때문에, 3족의 원소에 의해 이차적인 이온 주입(218)을 수행하여, LDD(214)의 농도를 목표 농도까지 더 높여줄 수 있다.
결국, 일반적인 방법에 의할 경우, PMOS형 고전압 트랜지스터, NMOS형 고전압 트랜지스터, PMOS형 저전압 트랜지스터 및 NMOS형 고전압 트랜지스터 각각을 위한 4개의 포토 마스크와 4번의 포토 리소그라피 공정을 이용하여 LDD를 형성하였다. 반면, 전술한 본 발명의 경우에 PMOS형 고전압 트랜지스터와 PMOS형 저전압 트랜지스터의 LDD들을 형성하기 위해 하나의 포토 마스크 및 NMOS형 고전압 트랜지스터와 NMOS형 저전압 트랜지스터의 LDD들을 형성하기 위해 다른 하나의 포토 마스크만을 요구한다. 따라서, 본 발명에서는 LDD들을 형성하기 위한 포토 마스크의 갯수가 일반적인 방법에서 보다 절반으로 감소될 수 있으며 포토 리소그래피 공정의 개수도 줄일 수 있다.
또한, 도 2a 내지 도 2i의 경우와 비슷하게, 제1 저전압 트랜지스터 영역(302)과 제1 고전압 트랜지스터 영역(304)을 다른 포토 마스크 패턴(미도시)으로 덮은 후에, 두 번에 걸친 이온 주입 공정으로 제2 저전압 트랜지스터 영역(300)과 제2 고전압 트랜지스터 영역(306)에 LDD들을 형성할 수 있다.
도 2a 내지 도 2i의 경우, 저전압 영역과 고전압 영역에 국한시켜 설명하였지만, 본 발명은 이에 국한되지 않고 중간 전압 영역이 더 마련된 상황에서도 적용 가능하다. 이 경우, 포토 마스크의 개수와 포토 리소그라피 공정의 개수는 더욱 줄어들 수 있음은 자명하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1c는 LDD를 형성하는 일반적인 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
도 2a 내지 도 2i는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
200 : 반도체 기판 202 : 제1 절연층
204 : 포토 레지스트 206 : 제2 절연층
208 : 폴리 실리콘 210 : 포토 마스크 패턴
Claims (12)
- 서로 다른 동작 전압을 갖는 다수 개의 트랜지스터를 포함하는 반도체 소자의 제조 방법에 있어서,반도체 기판상에 상기 동작 전압별로 서로 다른 두께를 갖는 절연막을 형성하는 단계;상기 절연막 상에 상기 트랜지스터별로 게이트를 형성하는 단계;상기 동작 전압은 서로 다르지만 동일한 제1 도전형의 상기 트랜지스터들을 노출시키고 제2 도전형의 트랜지스터는 덮는 포토 마스크 패턴을 형성하는 단계; 및상기 게이트를 이온 주입 마스크로서 이용하고 상기 절연막을 버퍼로 이용하여 상기 반도체 기판에 이온 주입을 수행하여, 상기 노출된 상기 제1 도전형의 트랜지스터들의 엘디디(Lightly Doped Drain)들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 LDD를 형성하는 단계는상기 이온 주입을 일차적으로 수행하여, 상기 노출된 제1 도전형의 트랜지스터들 중 고전압 트랜지스터의 상기 LDD를 형성하는 단계; 및상기 이온 주입을 이차적으로 수행하여, 상기 노출된 제1 도전형의 트랜지스터들 중 저전압 트랜지스터의 상기 LDD를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2 항에 있어서, 상기 이차적인 이온 주입은 상기 저전압 트랜지스터의 상기 버퍼용 상기 절연막만을 투과하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2 항에 있어서, 상기 일차적인 이온 주입에 사용되는 도펀트와 상기 이차적인 이온 주입에 사용되는 도펀트는 다른 족의 원소인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2 항에 있어서, 상기 일차적인 이온 주입에 사용되는 도펀트와 상기 이차적인 이온에 사용되는 도펀트는 동일한 족의 원소인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 게이트를 형성하는 단계는상기 절연막의 상부 전면에 폴리 실리콘을 증착하여 형성하는 단계;상기 트랜지스터별로, 상기 폴리 실리콘을 패터닝하여 상기 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6 항에 있어서, 상기 폴리 실리콘을 패터닝할 때, 상기 절연막의 일부는 식각되고 타부는 잔류하며, 상기 버퍼로 이용되는 절연막은 상기 잔류하는 절연막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 절연막을 형성하는 단계는상기 반도체 기판상에 제1 절연층을 형성하는 단계;상기 트랜지스터들 중 저전압 트랜지스터가 형성될 영역의 상기 제1 절연층은 노출시키고 고전압 트랜지스터가 형성될 영역의 상기 제1 절연층은 덮는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 이용하여, 노출된 상기 제1 절연층을 식각하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 잔류하는 제1 절연층을 포함하여 상기 반도체 기판의 전면에 제2 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 도전형의 제1 고전압 트랜지스터 영역과 상기 제1 도전형의 제1 저전압 트랜지스터 영역, 제2 도전형의 제2 고전압 트랜지스터 영역과 상기 제2 도전형의 제2 저전압 트랜지스터 영역을 포함하는 반도체 소자의 제조 방법에 있어서,반도체 기판상에 상기 동작 전압별로 서로 다른 두께를 갖는 절연막을 형성하는 단계;상기 절연막 상에 상기 트랜지스터의 영역별로 게이트를 형성하는 단계;상기 제1 고전압 트랜지스터 영역과 상기 제1 저전압 트랜지스터 영역들은 노출시키고 제2 고전압 트랜지스터 영역과 상기 제2 저전압 트랜지스터 영역은 덮는 포토 마스크 패턴을 형성하는 단계; 및상기 게이트를 이온 주입 마스크로서 이용하고 상기 절연막을 버퍼로 이용하여 상기 반도체 기판에 이온 주입을 수행하여, 상기 제1 고전압 트랜지스터 영역과 상기 제1 저전압 트랜지스터 영역의 엘디디(Lightly Doped Drain)들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9 항에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9 항에 있어서, 상기 LDD를 형성하는 단계는상기 반도체 기판에 상기 이온 주입을 일차적으로 수행하여, 상기 제1 고전압 트랜지스터의 상기 LDD를 형성하는 단계; 및상기 반도체 기판에 상기 이온 주입을 이차적으로 수행하여, 상기 제1 저전압 트랜지스터의 상기 LDD를 형성하는 단계를 구비하고,상기 제1 고전압 트랜지스터의 LDD가 형성될 때 상기 제1 저전압 트랜지스터 의 상기 LDD는 임시로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124922A KR100937659B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자의 제조 방법 |
| US12/326,899 US20090142896A1 (en) | 2007-12-04 | 2008-12-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124922A KR100937659B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090058236A true KR20090058236A (ko) | 2009-06-09 |
| KR100937659B1 KR100937659B1 (ko) | 2010-01-19 |
Family
ID=40676157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070124922A KR100937659B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090142896A1 (ko) |
| KR (1) | KR100937659B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012087987A2 (en) * | 2010-12-23 | 2012-06-28 | Intel Corporation | Multi-gate transistors |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110156157A1 (en) * | 2009-06-05 | 2011-06-30 | Cambridge Silicon Radio Ltd. | One-time programmable charge-trapping non-volatile memory device |
| GB2470776A (en) * | 2009-06-05 | 2010-12-08 | Cambridge Silicon Radio Ltd | Analogue Thin-Oxide MOSFET |
| US20100308415A1 (en) * | 2009-06-05 | 2010-12-09 | Cambridge Silicon Radio Ltd. | Analogue thin-oxide mosfet |
| US8466473B2 (en) * | 2010-12-06 | 2013-06-18 | International Business Machines Corporation | Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs |
| KR20160114905A (ko) * | 2015-03-25 | 2016-10-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635809B2 (ja) * | 1990-09-12 | 1997-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3304803B2 (ja) * | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
| GB2337158B (en) * | 1998-02-07 | 2003-04-02 | United Semiconductor Corp | Method of fabricating dual voltage mos transistors |
| US6380021B1 (en) * | 2000-06-20 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Ultra-shallow junction formation by novel process sequence for PMOSFET |
| US6468860B1 (en) | 2000-08-11 | 2002-10-22 | Bae Systems Information And Electronic Systems Integration, Inc. | Integrated circuit capable of operating at two different power supply voltages |
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| KR100683104B1 (ko) * | 2001-11-30 | 2007-02-15 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 집적 회로 장치 및 그 제조 방법 |
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-
2007
- 2007-12-04 KR KR1020070124922A patent/KR100937659B1/ko not_active IP Right Cessation
-
2008
- 2008-12-03 US US12/326,899 patent/US20090142896A1/en not_active Abandoned
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| WO2012087987A2 (en) * | 2010-12-23 | 2012-06-28 | Intel Corporation | Multi-gate transistors |
| WO2012087987A3 (en) * | 2010-12-23 | 2012-09-27 | Intel Corporation | Multi-gate transistors |
| US8669617B2 (en) | 2010-12-23 | 2014-03-11 | Intel Corporation | Multi-gate transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100937659B1 (ko) | 2010-01-19 |
| US20090142896A1 (en) | 2009-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |