KR20080029612A - 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

듀얼폴리 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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KR20080029612A
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Abstract

본 발명은 듀얼폴리 게이트를 형성하기 위한 이온주입 공정시 감광막패턴의 경화로 발생하는 잔류물 및 잔류물로 인해 발생하는 패턴 리프팅을 방지하기 위한 듀얼 폴리 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 박막 상에 이온주입 예정지역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이온주입 마스크로 상기 박막에 이온주입을 실시하는 단계, 상기 이온주입시 감광막패턴의 경화된 부분을 제거하는 단계, 상기 감광막패턴의 나머지 부분을 제거하는 단계를 포함하고, 상기한 본 발명은 이온주입 시 경화된 감광막패턴을 RF바이어스와 불소계가스를 사용하여 제거하고, 나머지 감광막패턴을 다운스트림방식으로 제거함으로써 잔류물 없이 감광막패턴을 제거할 수 있는 효과가 있다. 또한, 감광막패턴의 잔류물로 인해 발생한 패턴 리프팅문제도 방지할 수 있는 효과가 있다.
듀얼 폴리 게이트, 이온주입, RF바이어스, 감광막경화

Description

듀얼폴리 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH DUAL POLY GATE}
도 1a 및 도 1b는 종래 기술에 따른 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2는 이온 주입 후 감광막의 경화를 나타내는 TEM사진,
도 3은 감광막 스트립 후 스컴을 나타내는 TEM사진,
도 4는 스컴에 의한 패턴 리프팅을 나타내는 TEM사진,
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 따른 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 6은 본 발명의 바람직한 실시예에 따른 감광막 스트립 후를 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트절연막
33C : N형 폴리실리콘전극 33D : P형 폴리실리콘전극
34 : 감광막패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
최근에 디자인룰 감소에 따른 숏채널효과(Short channel effect) 등의 문제를 해결하기 위해 듀얼폴리게이트(Dual poly gate) 사용의 필요성이 대두되고 있다.
듀얼 폴리 게이트는 N형 불순물이 도핑된 N 도우프드 폴리실리콘(N doped polysilicon)을 NMOS영역/PMOS영역의 게이트로 모두 사용하는 것이 아니라, NMOS 트랜지스터는 N형 불순물이 도핑된 N형 폴리실리콘을 게이트로 사용하고, PMOS 트랜지스터는 P형 불순물이 도핑된 P형 폴리실리콘을 게이트로 사용하는 기술이다.
도 1a 및 도 1b는 종래 기술에 따른 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 반도체 기판(11) 상에 게이트절연막(12)을 형성하고, 게이트절연막(12) 상에 폴리실리콘층(13)을 형성하고, 폴리실리콘층(13) 상에 NMOS영역의 폴리실리콘층(13)을 오픈시키는 감광막패턴(14)을 형성한다.
이어서, 감광막패턴(14)을 이온주입 배리어로 NMOS영역의 폴리실리콘층(13)에 N형 불순물을 이온주입하여 N형 폴리실리콘층(13A)을 형성한다. 여기서, 이온주 입은 높은 도즈 이온주입(High Dose Implant;HDIP) 또는 플라즈마도핑(Plasma Doping;PLAD)으로 실시한다.
도 1b에 도시된 바와 같이, 감광막패턴(14)을 스트립한다. 여기서, 감광막패턴(14)의 스트립은 산소 및 질소가스를 이용한 다운스트림방식을 사용하여 실시한다.
위와 같이, 종래 기술은 감광막패턴(14)을 이온주입 마스크로 사용하고 높은 도즈 이온주입 또는 플라즈마도핑으로 폴리실리콘층(13)에 이온주입을 실시한다.
그러나, 종래 기술은 플라즈마도핑이나 높은 도즈 이온주입으로 인해 감광막패턴(14)의 겉표면이 경화되어 감광막 크러스트(PR Crust, 14A)가 형성된다.(도 2 참조)
감광막 크러스트(14A)는 이온주입 완료 후 감광막패턴(14)의 스트립을 방해하여 감광막패턴(14)이 모두 제거되지 못하고, 폴리실리콘층(13) 표면에 감광막 잔류물(PR Residue, 14B)이 남는다.(도 3 참조)
감광막 잔류물(14B)이 남은 상태로 후속 게이트공정을 실시하면 게이트패턴 식각시 패턴 리프팅(Pattern Lifting) 등으로 소자 형성에 큰 문제가 발생한다.(도 4 참조)
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼폴리 게이트를 형성하기 위한 이온주입 공정시 감광막패턴의 경화로 발생하는 잔류 물 및 잔류물로 인해 발생하는 패턴 리프팅을 방지하기 위한 듀얼 폴리 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 박막 상에 이온주입 예정지역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이온주입 마스크로 상기 박막에 이온주입을 실시하는 단계, 상기 이온주입시 감광막패턴의 경화된 부분을 제거하는 단계, 상기 감광막패턴의 나머지 부분을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 듀얼 폴리 게이트를 갖는 반도체 소자의 제조방법은 NMOS영역과 PMOS영역을 갖는 반도체 기판 상에 게이트절연막과 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 상에 NMOS영역을 오픈시키는 제1감광막패턴을 형성하는 단계, 상기 제1감광막패턴을 이온주입 마스크로 상기 NMOS영역의 폴리실리콘층에 N형 불순물을 이온주입하는 단계, 상기 이온주입시 제1감광막패턴의 경화된 부분을 제거하는 단계, 상기 제1감광막패턴의 나머지 부분을 제거하는 단계, 상기 이온주입된 NMOS영역의 폴리실리콘층 상에 PMOS영역을 오픈시키는 제2감광막패턴을 형성하는 단계, 상기 제2감광막패턴을 이온주입 마스크로 상기 PMOS영역의 폴리실리콘층에 P형 불순물을 이온주입하는 단계, 상기 이온주입시 제2감광막패턴의 경화된 부분을 제거하는 단계, 상기 제2감광막패턴의 나머지 부분을 제거하는 단계, 상기 NMOS영역과 PMOS영역의 폴리실리콘층을 패터닝하여 폴리실리콘전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 경화된 감광막패턴을 제거하는 단계는 RF 바이어스와 불소계 가스를 사용하여 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 따른 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 반도체 기판(31) 상에 게이트절연막(32)을 형성한다. 여기서, 반도체 기판(31)은 소자분리막과 웰(Well)등 게이트 형성전 통상의 공정이 수행된 상태이며, 게이트절연막(32)은 열산화 또는 플라즈마산화막으로 형성한다.
이어서, 게이트절연막(32) 상에 폴리실리콘층(33)을 형성한다. 여기서, 폴리실리콘층(33)은 후속 공정에서 이온주입을 실시하여 게이트전극으로 사용하기 위한 것이다.
이어서, 폴리실리콘층(33) 상에 NMOS영역의 폴리실리콘층(33)만 오픈시키는 감광막패턴(34)을 형성한다. 여기서, 감광막패턴(34)은 폴리실리콘층(33) 상에 감광막을 코팅한 후 노광 및 현상으로 NMOS영역의 폴리실리콘층(33)이 오픈되도록 패터닝한다.
도 5b에 도시된 바와 같이, 감광막패턴(34)을 이온주입 마스크로 NMOS영역의 폴리실리콘층(33)에 이온주입을 실시한다. 여기서, 이온주입은 N형 불순물을 폴리실리콘층(33)에 이온주입하되 높은 도즈 이온주입(High Dose Implant;HDIP) 또는 플라즈마도핑(Plasma Doping;PLAD)으로 실시한다. 특히, N형 불순물은 예컨대 비소(As) 또는 인(P)을 사용한다.
따라서, NMOS영역의 폴리실리콘층(33)은 N형 불순물이 도핑된 N형 폴리실리콘층(33A)으로 바뀐다. 이와 동시에, 이온주입 마스크로 사용된 감광막패턴(34)은 이온주입에 의해 감광막패턴(34)의 표면이 경화(34A)된다. 이렇게 경화된 감광막패턴(34A)은 후속 감광막패턴(34) 스트립 공정에서 스트립을 방해하는 역할을 하여 잔류물을 발생시킨다.
따라서, 본 발명에서는 도 5c에 도시된 바와 같이, 경화된 감광막패턴(34A)을 제거한다. 여기서, 경화된 감광막패턴(34A)은 RF바이어스와 불소계 가스를 사용하여 실시한다.
즉, RF바이어스를 인가하여 경화된 감광막패턴(34A)에 충격을 가하면서 불소계 가스를 사용하여 성질이 변화되면서 경화된 감광막패턴(34A)을 반응시킴으로써 쉽게 제거할 수 있다. 특히, 불소계 가스는 예컨대 CF4 또는 SF6가스를 사용한다.
이어서, 도 5d에 도시된 바와 같이, 나머지 감광막패턴(34)을 제거한다. 여기서, 나머지 감광막패턴(34)은 경화되지 않은 감광막패턴(34)으로 성질의 변화나 경화가 없기 때문에 기존의 산소플라즈마를 이용한 다운스트림방식으로 쉽게 제거 할 수 있다. 또한, 폴리실리콘층(33, 33A)에 손상(Damage)이 심하지 않을 경우 도 5c에서 실시한 RF바이어스를 동일하게 이용하여 제거할 수 있다. 바람직하게는 다운스트림방식을 사용하여 실시한다.
도 5e에 도시된 바와 같이, PMOS영역의 폴리실리콘층(33)을 P형 폴리실리콘층(33B)으로 바꾼다. 여기서, 폴리실리콘층(33)을 P형 폴리실리콘층(33B)으로 바꾸는 공정은 도 5a 내지 도 5d에서 N형 폴리실리콘층(33A)을 형성하는 공정과 유사하게 실시한다.
즉, N형 폴리실리콘층(33A) 상에 PMOS영역의 폴리실리콘층(33)을 오픈시키는 감광막패턴을 형성하고, 감광막패턴을 이온주입 마스크로 PMOS영역의 폴리실리콘층(33)에 P형 불순물을 이온주입하여 P형 폴리실리콘층(33B)을 형성한다. 여기서, P 형 불순물은 예컨대 보론(Boron)을 사용할 수 있다. 이어서, 이온주입 마스크로 사용된 감광막패턴의 경화된 부분을 RF바이어스와 불소계가스를 사용하여 제거하고, 나머지 감광막패턴을 다운스트림방식 또는 경화된 감광막패턴을 제거하는 방법과 동일한 방법으로 제거한다.
따라서, NMOS영역에는 N형 폴리실리콘층(33A)을 PMOS영역에는 P형 폴리실리콘층(33B)을 형성할 수 있다.
도 5f에 도시된 바와 같이, N형 및 P형 폴리실리콘층(33A, 33B)과 게이트절연막(32)을 패터닝하여 N형 및 P형 폴리실리콘전극(33C, 33D)을 형성한다.
도 6은 본 발명의 바람직한 실시예에 따른 감광막 스트립 후를 나타내는 TEM사진이다.
도 6에 도시된 바와 같이, RF바이어스와 불소계가스를 사용하여 경화된 감광막패턴을 제거한 후 다운스트림방식으로 나머지 감광막패턴을 제거했을때 잔류물 없이 감광막패턴이 제거된 것을 알 수 있다.
상기한 본 발명은, 이온주입 마스크로 사용된 감광막패턴의 경화된 부분(34A)을 먼저 RF바이어스와 불소계가스를 사용하여 제거하고, 나머지 감광막패턴(34)은 다운스트림방식으로 제거하여 잔류물 없이 감광막패턴(34)을 제거할 수 있는 장점이 있다.
본 발명의 바람직한 실시예는 듀얼 폴리 게이트를 갖는 반도체 소자의 감광막 스트립방법에서의 응용을 설명한 것으로써, 본 발명의 기술적 사상은 듀얼 폴리 게이트공정 이외의 다른공정, 즉 감광막을 이온주입 마스크로 사용하는 모든 이온주입 공정에서도 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 이온주입 시 경화된 감광막패턴을 RF바이어스와 불소계가스를 사용하여 제거하고, 나머지 감광막패턴을 다운스트림방식으로 제거함으로써 잔류물 없이 감광막패턴을 제거할 수 있는 효과가 있다. 또한, 감광막패턴의 잔류물로 인해 발생한 패턴 리프팅문제도 방지할 수 있는 효과가 있다.

Claims (10)

  1. 박막 상에 이온주입 예정지역을 오픈시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 이온주입 마스크로 상기 박막에 이온주입을 실시하는 단계;
    상기 이온주입시 감광막패턴의 경화된 부분을 제거하는 단계; 및
    상기 감광막패턴의 나머지 부분을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 감광막패턴의 경화된 부분을 제거하는 단계는,
    RF 바이어스와 불소계 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 감광막패턴의 나머지 부분을 제거하는 단계는,
    다운스트림방식을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 감광막패턴의 나머지 부분을 제거하는 단계는,
    상기 감광막패턴의 경화된 부분을 제거하는 단계와 동일하게 RF 바이어스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 이온주입을 실시하는 단계는,
    높은 도즈 이온주입 또는 플라즈마도핑으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. NMOS영역과 PMOS영역을 갖는 반도체 기판 상에 게이트절연막과 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 NMOS영역을 오픈시키는 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 이온주입 마스크로 상기 NMOS영역의 폴리실리콘층에 N형 불순물을 이온주입하는 단계;
    상기 이온주입시 제1감광막패턴의 경화된 부분을 제거하는 단계;
    상기 제1감광막패턴의 나머지 부분을 제거하는 단계;
    상기 이온주입된 NMOS영역의 폴리실리콘층 상에 PMOS영역을 오픈시키는 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 이온주입 마스크로 상기 PMOS영역의 폴리실리콘층에 P형 불순물을 이온주입하는 단계;
    상기 이온주입시 제2감광막패턴의 경화된 부분을 제거하는 단계;
    상기 제2감광막패턴의 나머지 부분을 제거하는 단계; 및
    상기 NMOS영역과 PMOS영역의 폴리실리콘층을 패터닝하여 폴리실리콘전극을 형성하는 단계
    를 포함하는 듀얼 폴리 게이트를 갖는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제1 및 제2감광막패턴의 경화된 부분을 제거하는 단계는,
    RF 바이어스와 불소계 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 제1 및 제2감광막패턴의 나머지 부분을 제거하는 단계는,
    다운스트림방식을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항 또는 제7항에 있어서,
    상기 제1 및 제2감광막패턴의 나머지 부분을 제거하는 단계는,
    상기 제1 및 제2감광막패턴의 경화된 부분을 제거하는 단계와 동일하게 RF 바이어스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제6항에 있어서,
    상기 이온주입을 실시하는 단계는,
    높은 도즈 이온주입 또는 플라즈마도핑으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR1020060096449A KR20080029612A (ko) 2006-09-29 2006-09-29 듀얼폴리 게이트를 갖는 반도체 소자의 제조방법

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