JP2006237373A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。
【解決手段】 第一の発明の半導体装置は、相補型であり、半導体基板、p型半導体装置およびn型半導体装置を具備する。p型半導体装置は、半導体基板上のn型半導体層と、n型半導体層上面に形成され、n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、p型ドーパント拡散領域上に形成され、Hfを含む第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、p型半導体化合物を有する第1のゲート電極と、p型ドーパント拡散領域をゲート長方向に挟み、p型ドーパント拡散領域に比して深くn型半導体層上面に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
【選択図】 図1
【解決手段】 第一の発明の半導体装置は、相補型であり、半導体基板、p型半導体装置およびn型半導体装置を具備する。p型半導体装置は、半導体基板上のn型半導体層と、n型半導体層上面に形成され、n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、p型ドーパント拡散領域上に形成され、Hfを含む第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、p型半導体化合物を有する第1のゲート電極と、p型ドーパント拡散領域をゲート長方向に挟み、p型ドーパント拡散領域に比して深くn型半導体層上面に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
【選択図】 図1
Description
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
ゲート長がサブミクロンサイズとなるMOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)、CMOSFET(Complementaly MOSFET)等の半導体装置では、従来のゲート絶縁膜SiONの漏れ電流が極めて大きくなり、これらを用いたLSI(Large Scale Integrated Circuit)製品は消費電力が著しく増加する。
そこで、SiONよりも比誘電率の高い絶縁膜を用いて、電気的換算膜厚を維持し物理的膜厚を厚くすることで、実効的に漏れ電流を減らす試みがなされている。高比誘電率絶縁材料の中でも、Hfを含むHfO2、HfSiO、HfSiON、HfAlO、HfAlON、HfLaO等の材料(以後、Hf系絶縁材料)は、熱的な安定性が高く、従来の製造プロセスへの整合性が高い点で優れる。
しかしながら、Hf系絶縁材料をゲート絶縁膜に用い、多結晶Si、多結晶SiGe等の半導体化合物をゲート電極に用いたpチャネルMOSFET(以後、p型MOSFET)は、しきい値電圧が設計値より著しく上昇してしまう問題があった(非特許文献1参照。)。この問題は設計の範囲内で解決できるものではなく、しきい値電圧を調整すべく様々な提案が為されてはいるが、未だ解決されていない。
一方、半導体化合物を用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
ここで、一般に、p型MOSFETおよびn型MOSFET、両者のゲート電極に求められる仕事関数は異なる。このため、例えば、n型MOSFETに適した仕事関数のメタルゲート材料をp型MOSFETに適用すると、しきい値が異常に高くなってしまい、適正値に調整できない。そこで、p型MOSFETとn型MOSFETとでそれぞれ異なるメタルゲート材料を適用する、いわゆるデュアルファイメタルゲート技術が提案されている。
しかしながら、デュアルファイメタルゲート技術は、従来の製造プロセスへの整合性が低いという問題があった。すなわち、p型MOSFETとn型MOSFETとで夫々異なるメタル材料をゲート電極に用いるため、夫々異なる製造プロセスを必要とし、製造プロセスが複雑化、長期化してしまう。
例えば、ゲート電極材料成膜工程について、従来のCMOSFET製造プロセスでは、n型MOSFETおよびp型MOSFETについて、半導体化合物を一括して成膜した後、個別のイオン注入を用いてその伝導型を作り分け、ゲート電極を形成していた。これに対し、デュアルファイメタルゲート技術では、両型MOSFETに対し、別々にメタル材料の成膜を行う必要が生じる。
また、ゲート電極形状の加工工程について、両者のメタル材料を切削できるエッチングガスは全く異なる可能性が高いため、両型MOSFETに対して別々の工程を用いなければならない。
すなわち、メタル材料をゲート電極に用いた場合、簡便な製造方法を用いて、p型MOSFETおよびn型MOSFETのしきい値を適正値に調整することは困難であった。
Fermi Level Pinning at the PoliSi/Metal Oxide Interface, C.Hobbs et al., Symp VLSI Tech.Dig., USA, 2003, p9.
Fermi Level Pinning at the PoliSi/Metal Oxide Interface, C.Hobbs et al., Symp VLSI Tech.Dig., USA, 2003, p9.
本発明は、上記事情を鑑みて為されたものであり、簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。
また、本発明は、簡便にしきい値電圧を調整できる半導体装置の製造方法を提供する。
第一の発明の半導体装置は、相補型であり、半導体基板と、n型半導体層と、前記n型半導体層上面に形成され、前記n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、前記p型ドーパント拡散領域上に形成され、Hfを含む第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、p型半導体化合物を有する第1のゲート電極と、前記p型ドーパント拡散領域をゲート長方向に挟み、前記p型ドーパント拡散領域に比して深く前記n型半導体層上面に形成された第1のソース・ドレイン領域と、を備える前記半導体基板上のp型半導体装置と、p型半導体層と、前記p型半導体層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、n型半導体化合物を有する第2のゲート電極と、前記第2のゲート絶縁膜をゲート長方向に挟む前記p型半導体層に形成された第2のソース・ドレイン領域と、を備える前記半導体基板上のn型半導体装置と、を具備することを特徴とするを具備することを特徴とする。
また、第二の発明の半導体装置は、相補型であり、半導体基板と、n型半導体層と、前記n型半導体層上面に形成され、前記n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、前記p型ドーパント拡散領域上に形成され、第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、金属ボロン化合物を有する第1のゲート電極と、前記p型ドーパント拡散領域をゲート長方向に挟み、前記p型ドーパント拡散領域に比して深く前記n型半導体層上面に形成された第1のソース・ドレイン領域と、を備える前記半導体基板上のp型半導体装置と、p型半導体層と、前記p型半導体層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、n型半導体化合物を有する第2のゲート電極と、前記第2のゲート絶縁膜をゲート長方向に挟む前記p型半導体層に形成された第2のソース・ドレイン領域と、を備える前記半導体基板上のn型半導体装置と、を具備することを特徴とする。
また、第三の発明の半導体装置は、相補型であり、半導体基板と、n型半導体層と、前記n型半導体層上面に形成され、前記n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、前記p型ドーパント拡散領域上に形成され、第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたp型半導体化合物を含む層を有する第1のゲート電極と、前記p型ドーパント拡散領域をゲート長方向に挟み、前記p型ドーパント拡散領域に比して深く前記n型半導体層上面に形成された第1のソース・ドレイン領域と、を備える前記半導体基板上のp型半導体装置と、p型半導体層と、前記p型半導体層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、n型半導体化合物を有する第2のゲート電極と、前記第2のゲート絶縁膜をゲート長方向に挟む前記p型半導体層に形成された第2のソース・ドレイン領域と、を備える前記半導体基板上のn型半導体装置と、を具備することを特徴とする。
また、第四の発明の半導体装置の製造方法は、n型半導体層上にHfを含む第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上にp型半導体化合物を有する第1のゲート電極を形成する工程と、第1のゲート電極をゲート長方向に挟むn型半導体層上面に第1のソース・ドレイン領域を形成する工程と、水素もしくは重水素を含む雰囲気中850℃以上950℃以下にて、第1のゲート電極からn型半導体層へp型ドーパントを拡散する工程と、を備えることを特徴とする。
また、第五の発明の半導体装置の製造方法は、n型半導体層上に第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に金属ボロン化合物を有する第1のゲート電極を形成する工程と、第1のゲート電極をゲート長方向に挟むn型半導体層上面に第1のソース・ドレイン領域を形成する工程と、水素もしくは重水素を含む雰囲気中600℃以上800℃以下にて、第1のゲート電極からn型半導体層へボロンを拡散する工程と、を備えることを特徴とする。
また、第六の発明の半導体装置の製造方法は、n型半導体層上に第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に金属ボロン化合物を含む層および金属ボロン化合物を含む層上に形成されたp型半導体化合物を含む層を有する第1のゲート電極を形成する工程と、第1のゲート電極をゲート長方向に挟むn型半導体層上面に第1のソース・ドレイン領域を形成する工程と、水素もしくは重水素を含む雰囲気中600℃以上800℃以下にて、金属ボロン化合物を含む層からn型半導体層へボロンを拡散する工程と、を備えることを特徴とする。
なお、補誤差関数分布領域の接合深さは、p型ドーパント濃度がn型半導体中のドーパント濃度と等しくなる箇所で規定する。
本発明は、簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供できる。
また、本発明は、簡便にしきい値電圧を調整できる半導体装置の製造方法を提供できる。
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
また、各実施の形態については、CMOSFETおよびその製造方法について述べるが、適宜、MOSFETおよびその製造方法についても適用可能である。
さらに、EPROM(Erasable Programmable Read Only Memory),EEPROM(Electrically EPROM)、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等にも適用可能である。
(第一の実施の形態)
第一の実施の形態に係わるCMOSFETについて、図1を参照して説明する。
第一の実施の形態に係わるCMOSFETについて、図1を参照して説明する。
図1は、第一の実施の形態に係るCMOSFETのゲート長方向の断面模式図である。
図1に示すように、半導体基板1上にp型半導体層2およびn型半導体層3が形成されている。p型半導体層2にはn型MOSFETが形成され、n型半導体層3にはp型MOSFETが形成され、両者の間には素子分離4が形成されている。
n型MOSFETについて説明する。p型半導体層2上面にはHfを含むゲート絶縁膜10が形成され、ゲート絶縁膜10上にはゲート電極を為すn型半導体化合物11が形成されている。ゲート絶縁膜10およびn型半導体化合物11を、ゲート長方向に挟むようにゲート側壁9が形成されている。ゲート絶縁膜10直下のp型半導体層2上面のチャネル領域をゲート長方向に挟むように第1のソース・ドレイン領域が形成されている。第1のソース・ドレイン領域は、チャネル領域をゲート長方向に挟むn型エクステンション領域6およびn型エクステンション領域6をゲート長方向に挟みn型エクステンション領域6より深く形成されたn型拡散層5からなる。
同様に、p型MOSFETについても、ゲート絶縁膜10、ゲート電極を為すp型半導体化合物12、ゲート側壁9、第2のソース・ドレイン領域を為すp型拡散層7およびp型エクステンション領域8が形成されている。さらに、p型MOSFETについては、ゲート絶縁膜10直下のn型半導体層3のチャネル領域に、n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域13が、p型エクステンション領域8に比して浅く形成されている。
第1の実施の形態によれば、p型ドーパント拡散領域は、p型MOSFETのしきい値を制御性良く下げることができる。したがって、Hfを含むゲート絶縁膜およびp型半導体化合物を用いたゲート電極に起因するp型MOSFETのしきい値上昇を補償し、適正な値まで下げることができる。
このp型ドーパント拡散領域は、n型半導体層上面から補誤差関数で分布するため、p型ドーパント濃度分布が急峻であり、p型ドーパントはn型半導体層深くに濃度濃く存在しない。このため、p型ドーパント拡散領域は、p型MOSFETのしきい値低下に有効に作用する一方で、ソース領域およびドレイン領域両者の空乏層の結合に関与せず、ショートチャネル効果耐性に優れる。
ここで、後述する製造方法を用いて製造した第一の実施の形態の実施例について、半導体基板縦方向に係るp型ドーパント分布の調査結果を示す。
図2は、デバイス裏面からの2次イオン質量分析を用いて調べた半導体基板垂直方向に係るボロン(B)およびHfの分布である。ゲート電極としてp型の多結晶シリコンを用い、ゲート絶縁膜としてHfSiONを用い、n型半導体層としてボロンがドープされたSi層を用いた。
図2に示すように、後述の拡散熱処理工程において、ボロンはゲート電極を為すp型半導体化合物からn型半導体層へと拡散する。このため、n型半導体層において、ボロンはn型半導体層上面から補誤差関数で分布する。このボロンの分布領域のことをp型ドーパント拡散領域という。ここで、このp型ドーパント拡散領域の接合深さは、n型半導体層上面から20nmである。なお、上述したように、p型ドーパント拡散領域の接合深さは、p型ドーパント濃度がn型半導体中のドーパント濃度と等しくなる箇所で規定されている。
図2からも示唆されるように、本実施の形態の「補誤差関数分布」は、ある程度のばらつきを許容するものである。また、上述したように、この補誤差関数分布は熱拡散により形成されたものである。したがって、他のドーパント導入方法により形成された分布に比して補誤差関数分布である信頼性が高い分布であれば、補誤差関数分布であると解する。
なお、最も一般的なドーパント導入方法であるイオン注入法によりp型ドーパント拡散領域を形成すると、その分布はガウス分布を採る。イオン注入を用いてp型ドーパント拡散領域を形成する場合、イオン注入方向に対して本質的な分布のひろがり(projected straggle)が生じてしまう為、注入イオンの縦方向の制御は難しい。例えば、ボロンの場合、10keVの加速電圧でイオン注入したときのボロン深さが30nmに対し、縦方向の分布広がりは20nmにも達する。加速エネルギーを低下させたとしてもイオン注入により形成したp型ドーパント領域は注入深さに対してある割合の広がりを持つガウス分布となってしまうため、p型ドーパント拡散領域をn型半導体層表面において極薄に制御性良く形成することは困難である。
また、図2には、Hfが多結晶Si中に拡散しているように様子が見受けられるが、これは、測定上のエラーである。本測定では酸素イオンで試料をエッチングしながら元素分析を行った。Hfはこのエッチングにより試料奥方向に押し込まれていく傾向があり、実際の構造上は存在しない位置でもHfが検出される。なお、ここで生じるのはエッチング奥方向へのエラーであり、エッチング手前方向にはこのエラーは発生しない。このことは、HfSiON/Si基板界面でHfプロファイルが急峻に立ち上がることからも示唆される。
p型ドーパント拡散領域の接合深さは、2nm以上30nm以下が好ましい。2nm以上であることにより、p型ドーパント拡散領域のしきい値補償効果が高まり、30nm以下であることにより、多量に拡散したp型ドーパントにより、チャネル中の不純物濃度が増加し、チャネル走行キャリアにとっての散乱体が増加し、引いてはMOSFETの電流駆動力が低下する。なお、電流駆動力とは、しきい値電圧を基準として一定の電圧を印加したときに得られるドレイン電流のことを指す。電流駆動力が大きいほどトランジスタのスイッチとしてのスピードが速くなる。より好ましい範囲は、2nm以上20nm以下である。
さらに、エクステンション領域を設けた場合、p型ドーパント拡散領域の接合深さは、エクステンション領域の接合深さに対し、5%以上50%以下の深さが好ましい。5%以上であることにより、p型ドーパント拡散領域のしきい値補償効果が高まり、50%以下であることにより、多量に拡散したp型ドーパントにより、MOSFETの電流駆動力が低下する。
なお、図1においては、ソース・ドレイン領域は、n型・p型エクステンション領域6、8およびn型・p型拡散層5、7から構成されているが、無論、n型・p型エクステンション領域6、8はなくともよい。ただし、n型・p型エクステンション領域6、8は、素子特性上形成されていた方が好ましく、後述する製造方法は、n型・p型エクステンション領域6、8が形成されたMOSFETに対応するものである。
第一の実施の形態に係わるCMOSFETの材料について、図1を参照して説明する。
半導体基板1は、Si,SiGe,Ge,歪Si、SOI(Silicon on Insulator)基板等を用いる。
p型半導体層2は、p型ドーパントを有するSi,SiGe,Ge,歪Si等の半導体層である。p型ドーパントとしては、B、In等が挙げられる。
n型半導体層3は、n型ドーパントを有するSi,SiGe,Ge,歪Si等の半導体層である。n型ドーパントとしては、P,As,Sb等が挙げられる。
素子分離4は、SiO2、SiN等の絶縁材料を用いる。
ソース・ドレイン領域は、チャネル領域と異なる導電型の高濃度不純物領域を用いる。n型・p型エクステンション領域6・8およびn型・p型拡散層5・7の濃度は、1.0E20cm−3程度の固溶限界にできるだけ近い濃度が好ましい。なお、ソース・ドレイン領域として、金属シリサイドを用いても構わない。金属シリサイドとしては、V,Cr,Mn,Y,Mo,Ru,Rh,Hf,Ta,W,Ir,Co,Ti,Pt,Pd,Zr,Gd,Dy,Ho,Er等の金属のシリサイドが挙げられる。
ゲート側壁9は、SiO2、SiN等の絶縁材料を用いる。
ゲート絶縁膜10は、Hf系絶縁材料であれば良く、HfO2、HfSiO、HfSiON、HfAlO、HfAlON、HfLaO等を用いる。ここで、後述する製造方法を用いた場合、p型ドーパントの熱拡散の均一性を確保する為に、ゲート絶縁膜の面内方向に構造的揺らぎがあることは望ましくない。この要請から、ゲート絶縁膜10としては、HfON、HfSiON、HfAlON等の非晶質状態を保持する能力に優れた材料が好ましい。ゲート絶縁膜が非晶質であることにより、結晶質の場合に起こりうる粒界へのドーパント析出と、それに伴う電気的絶縁性の劣化を防ぐことが可能となる。
ゲート電極は、n型MOSFETについてはn型ドーパントを有する半導体化合物を用い、p型MOSFETについてはp型ドーパントを有する半導体化合物を用いる。ここで、後述する製造方法を用いた場合、熱拡散の容易性から、p型ドーパントはボロン(B)が好ましい。半導体化合物としては、多結晶Siもしくは多結晶SiGe等が挙げられる。
p型ドーパント拡散領域は、その平均の濃度が、1.0E17cm−3以上1.0E18cm−3以下であると好ましい。なお、p型ドーパント拡散領域は、後述する製造方法を用いた場合、p型半導体化合物を有するゲート電極と同様のp型ドーパントを有する。
一例として、第一の実施の形態に係わるCMOSFETの製造方法について、図3乃至図6を参照して説明する。
第一の工程では、まず、イオン注入法などの公知の方法を用いて、半導体基板1上にp型半導体層2およびn型半導体層3を形成する。次に、p型半導体層2およびn型半導体層3の境界表面に素子分離4を形成する。その後、公知の成膜方法を用いて、p型半導体層2およびn型半導体層3上の全面にゲート絶縁膜10を形成し、図3の構造を得る。
第二の工程では、図4に示すように、公知の成膜方法を用いて、ゲート絶縁膜10上に、半導体化合物14を形成する。
第三の工程では、図5に示すように、フォトリソグラフィー技術およびRIE(Reactive Ion Etching)などの異方性エッチング技術を用いて、ゲート絶縁膜10およびゲート電極材料である半導体化合物14を一括に切削加工し、ゲート電極形状を形成する。
第四の工程では、図6に示すように、公知の方法を用いて、n型エクステンション領域6およびp型エクステンション領域8、ゲート側壁9、n型拡散層5およびp型拡散層7を順次形成し、ゲート電極材料である半導体化合物14にドーパントを導入し、n型半導体化合物11およびp型半導体化合物12を形成する。その後、ドーパント活性化熱処理工程を行う。
このとき、第五の工程におけるドーパントの減少を考慮に入れ、p型半導体化合物12のドーパント濃度は通常の設計値より高く採る。具体的には、45nm世代の場合、ドーパント濃度は、1.5E15cm−3以上2.0E15cm−3以下が好ましい。
第五の工程では、通常のドーパント活性化熱処理工程よりも低い熱予算の拡散熱処理工程を行い、ゲート電極を為すp型半導体化合物からn型半導体層3表面へ、p型ドーパントを熱拡散させ、図1の構造を得る。なお、低い熱予算のため、この拡散熱処理工程は、n型およびp型エクステンション層6,8の接合深さを維持できる。
ここで、拡散熱処理工程の熱処理温度等の熱予算と、両型MOSFETのしきい値と、の関係について図7および図8を用いて説明する。
まず、本実施の形態に係わる拡散熱処理工程の熱予算を変化させたときのゲート電極/ゲート絶縁膜/半導体層キャパシタのC−V曲線を図7に示す。熱予算の変化は、温度条件について950℃以上1100℃以下、時間条件について5秒固定とした。
図7に示すように、n型MOSFETに用いられるn+シリコン/HfSiON/p−SiキャパシタのC−V曲線が拡散熱処理工程の熱予算に依存しないのに対し、p型MOSFETに用いられるp+シリコン/HfSiON/p−SiキャパシタのC−V曲線は拡散熱処理工程の熱予算に依存し、熱予算が大きくなるほど(温度条件が高くなるほど)C−V曲線が正シフトする。これは、ゲート電極を為すp型半導体化合物からn型半導体層表面へ拡散したp型ドーパントの作用によるものである。
なお、点線黒三角のC−V曲線は、拡散熱処理工程を設けない場合である。また、点線白三角のC−V曲線は、拡散熱処理工程を850℃で行った場合である。また、実線黒四角のC−V曲線は、拡散熱処理工程を950℃で行った場合である。また、点線白逆三角のC−V曲線は、拡散熱処理工程を1100℃で行った場合である。
ここで、点線白逆三角および実線黒ダイヤのC−V曲線は、あえて熱予算を過多としたものであり、所謂ボロン突き抜けといわれる現象が生じている。ボロン突き抜けとは、正常なしきい値電圧が得られないほど多量のボロンがゲート電極からチャネル側に拡散した状態のことを指し、チャネル中に存在する多量のボロンがチャネルを走行するキャリアの散乱体として作用し、MOSFETの電流駆動力の著しい低下を伴う。
次に、ゲート絶縁膜にHfSiONを用いたp型MOSFETおよびn型MOSFETを用いた場合において、水素雰囲気下、加熱時間30分におけるフラットバンド電圧の拡散熱処理工程の温度依存性について、図8に示す。
図8に示すように、n型MOSFETについては、温度依存性が見られないのに対し、p型MOSFETについては、800℃から900℃で、フラットバンド電圧が0.3V程度から0.7V程度まで上昇し、p型MOSFETのしきい値電圧が低下する現象が見られた。このしきい値電圧の上昇は、Hfを含むゲート絶縁膜およびゲート電極を為すp型半導体化合物に起因するp型MOSFETのしきい値上昇を補償するのに適当な範囲にある。なお、950℃におけるプロットは予測値であり、p型MOSFETのフラットバンド電圧はおよそ0.85Vである。
これらの結果から、拡散熱処理工程の温度範囲は、850℃以上950℃以下であると、しきい値の制御性が向上できることが解る。加熱時間については、デバイスの寸法に依存する処も大きいが、例えば、32nm世代以降の場合5分以上60分以下が好ましく、10分以上30分以下がより好ましい。
また、同様の実験を窒素雰囲気下において行ったところ、期待される程度のp型MOSFETのフラットバンド電圧の上昇は、1000℃未満では生じないことが解った。1000℃もの温度での熱処理は、図6で形成されたエクステンション層の再拡散を引き起こしてしまい、これに伴うショートチャネル効果の増大によりCMOSトランジスタの性能は大幅に劣化する。したがって、本実施の形態では、追加熱処理の雰囲気は、水素もしくは重水素を含むものとする。ここで、水素もしくは重水素の分圧は、全圧に対し1/100以上1/10以下が好ましい。
第一の実施の形態に係わるCMOSFETの製造方法によれば、拡散熱処理工程により、ゲート電極を為すp型半導体化合物からn型半導体層表面へ、p型ドーパントを熱拡散させ、上述したp型ドーパント拡散領域をn型半導体層表面に制御性良く形成することができる。なお、ここでは、CMOSFETの製造方法として述べたが、無論、この製造方法はp型MOSFET単体にも適用できる。
p型MOSFETのゲート電極もしくはゲート絶縁膜にフッ素を添加することが好ましい。フッ素は、ゲート絶縁膜中で原子結合を切れやすくする作用があるため、p型ドーパントの拡散係数を上昇させ、拡散熱処理工程の熱予算を減少させることができる。この効果をより高めるには、ゲート絶縁膜にフッ素を添加することが好ましい。
ところで、p型ドーパント拡散領域の形成のためのp型ドーパントの拡散源として、ゲート絶縁膜を利用することも可能である。この場合、添加するp型ドーパント濃度をn型半導体層のn型ドーパント濃度に比して2桁程度(1桁以上3桁以下)高くし、通常のドーパント活性化熱処理工程によってn型半導体層に拡散せしめることができる。ただし、ゲート絶縁膜を両型MOSFETで一括成膜した場合、n型MOSFETのゲート絶縁膜についても、程度の差はあるが、同様のp型ドーパントの拡散が起こり、しきい値電圧が下がる。
この方法では、製造方法がより簡便になる一方で、n型MOSFETに対するp型MOSFETのしきい値低下は少ない。このため、p型MOSFETに期待するしきい値の低下が少ないときに有用である。
なお、この方法の場合、上述のフッ素を添加する際の効果は、ゲート絶縁膜にフッ素を添加することにより得られる。
第一の実施の形態の変形例に係わるCMOSFETについて、図9を参照して説明する。なお、第一の実施の形態と比較して、異なる箇所について説明する。
図9に示すように、p型ドーパント拡散領域13は、ソース・ドレイン領域のソース端およびドレイン端それぞれに局在化して形成されている。また、ゲート絶縁膜10はHfSiON、HfAlON、HfON等の窒素を含有するHf系絶縁材料に限られ、p型ドーパント拡散領域13の直上のゲート絶縁膜10には、窒素濃度低下領域16が形成されている。
第1の実施の形態の変形例によれば、上述したしきい値電圧補償効果を保持し、かつ、チャネル領域へのp型ドーパント拡散量を抑制することで、MOSFETの電流駆動力をさらに向上することができる。特に、チャネル中央近傍にp型ドーパントが導入されていない為、チャネルを通過するキャリアが散乱を受けにくく、電流駆動力の向上が期待できる。
また、副次的効果として、ゲート絶縁膜10は、窒素濃度低下領域16が形成されたゲート端面の固定電荷発生が改善され、しきい値のゲートサイズ依存性が減少する。
p型ドーパント拡散領域13は、ソース端ドレイン端夫々に形成され、そのゲート長方向の長さはソース・ドレイン領域間の距離の1/5以上1/3以下であると好ましい。1/3より大であると、p型ドーパントによるキャリア散乱が顕在化し、同じ動作電圧条件での電流駆動力の向上が表れない。1/5未満であると、上述したしきい値電圧の補償効果が顕在化しがたい。
第一の実施の形態の変形例に係わるCMOSFETの製造方法の一例について、図10を参照して説明する。
第四の工程では、まず、公知の方法を用いて、n型MOSFETについて、n型エクステンション領域6、ゲート側壁9、n型拡散層5を順次形成し、ゲート電極材料である半導体化合物14にドーパントを導入し、n型半導体化合物11を形成する。
次に、高温短時間酸素処理を用いて、p型MOSFETに係るゲート絶縁膜10を露出した端面から酸化し、ゲート絶縁膜10の端面領域の窒素を膜外へ散逸させ、窒素濃度低下領域16を形成させ、図10の構造を得る。
ここで、高温短時間酸素処理の条件により、窒素濃度低下領域16のゲート絶縁膜10端面からの横方向の深さを決定できる。高温短時間酸素処理について、温度は900℃以上1100℃以下、時間はスパイク条件以上10秒以下、酸素分圧は0.1Torr以上大気圧以下の範囲で実施する。デバイスの寸法に応じて、その深さがゲート絶縁膜10端面からソース・ドレイン間距離の1/5以上1/3以下となるように、この条件範囲内で設定する。
その後、公知の方法を用いて、p型MOSFETについて、p型エクステンション領域8、ゲート側壁9、p型拡散層7を順次形成し、ゲート電極材料である半導体化合物14にドーパントを導入し、p型半導体化合物12を形成する。その後、ドーパント活性化熱処理工程を行う。
第五の工程では、通常のドーパント活性化熱処理工程よりも低い熱予算の拡散熱処理工程を行い、半導体化合物12中のp型ドーパントを窒素濃度低下領域16およびn型半導体層3に拡散させ、図9の構造を得る。このとき、ゲート絶縁膜10の他の領域に比して窒素濃度低下領域16におけるp型ドーパントの拡散は早い。このため、ゲート絶縁膜10の他の領域については、p型ドーパントがn型半導体層3に到達しないように熱処理条件を設定できる。
窒素濃度低下領域16は、ゲート絶縁膜がHfSiONもしくはHfAlONである場合、窒素が10at%以下、さらに好ましくは5at%以下であると好ましい。HfONである場合、窒素が3at%以下、さらに好ましくは5at%以下であると好ましい。
(第二の実施の形態)
第二の実施の形態に係わるCMOSFETについて、図11を参照して説明する。なお、便宜上、第一の実施の形態と比較して異なる箇所について説明する。
第二の実施の形態に係わるCMOSFETについて、図11を参照して説明する。なお、便宜上、第一の実施の形態と比較して異なる箇所について説明する。
図11は、第二の実施形態に係るCMOSFETのゲート長方向の断面模式図である。
ゲート電極として、n型半導体化合物11に代えて、金属ボロン化合物15を用い、ゲート絶縁膜10の材料に制限がない他は、図1と同様である。
第二の実施の形態によれば、p型ドーパント拡散領域は、n型MOSFETに対し適正なしきい値を採る金属ボロン化合物15のしきい値をp型MOSFETについてのみ制御性良く下げることができる。また、ゲート電極加工工程において、両型のゲート電極材料は同一の材料であるため、一括した製造工程を採ることができる。したがって、メタルゲート材料を用いた半導体装置について、簡便な製造方法を用いて両型MOSFETのしきい値を適正値に調整することができる。
第二の実施の形態に係わるCMOSFETの材料について、図11を参照して説明する。
ゲート絶縁膜10は、SiO2、SiONの他、TiO2、Ta2O5、HfO2、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO、TiAlO等の高比誘電率絶縁材料を用いる。ここで、後述する製造方法を用いた場合、p型ドーパントの熱拡散の均一性を確保する為に、ゲート絶縁膜の面内方向に構造的揺らぎがあることは望ましくない。この要請から、ゲート絶縁膜10としては、HfON、ZrON、HfSiON、ZrSiON、HfAlON等の窒素が含有しており、非晶質状態を保持する能力に優れた材料が好ましい。
p型ドーパント拡散領域13において拡散しているp型ドーパントは、後述する製造方法を用いる場合、ボロンとなる。
金属ボロン化合物15は、W,Mo、Ti,Ta、Hf、Zr,LaおよびYのいずれかの金属のボロン化合物を用いることが好ましい。これは、これらの金属ボロン化合物がn型MOSFETのゲート電極に適した3.9eV以上4.3eV以下の仕事関数を有し、融点が2000℃以上と高く従来の製造プロセスへの整合性に優れ、ゲート電極材料に適した比抵抗を備えるためである。
なお、後述する製造方法を用いる場合、ゲート絶縁膜10および金属ボロン化合物15を構成する金属は、同一である方が好ましい。これは、第三の工程において、ゲート絶縁膜10およびゲート電極材料である金属ボロン化合物15を加工するためのエッチングガスを単一のものにすることができるためである。例えば、ゲート絶縁膜10としてHfSiON、ゲート電極としてHfの金属ボロン化合物の組合せが挙げられる。
特に、ゲート絶縁膜を還元し難く、熱安定性の高いMo、Ti、Ta、HfおよびZrのいずれかの金属のボロン化合物を用いることが好ましい。
第二の実施の形態に係わるCMOSFETの製造方法の一例について説明する。
第一の工程では、まず、イオン注入などの公知の方法を用いて、半導体基板1上にp型半導体層2およびn型半導体層3を形成する。次に、p型半導体層2およびn型半導体層3の境界表面に素子分離4を形成する。その後、MOCVD(Metal Organic Chemical Vapor Deposition)法等の公知の成膜方法を用いて、p型半導体層2およびn型半導体層3上の全面にゲート絶縁膜10を形成する。
第二の工程では、公知の成膜方法を用いて、ゲート絶縁膜10上に、金属ボロン化合物15を形成する。
ここで、第五の工程にて行うn型半導体層3へのボロン導入を速やかにするために、金属ボロン化合物15はボロン過剰型の非化学量論組成を採ることが好ましい。例えば、Mo、W、Ti,Zr,Hf、Ta等のMB2の化学量論組成を採る金属ボロン化合物15の場合、MBxについて、2≦x≦2.2が好ましく、x≦2.1がより好ましい。また、Y、La等のMB6の化学量論組成を採る金属ボロン化合物15の場合、MBxについて、6≦x≦6.6が好ましく、≦6.3がより好ましい。
第三の工程では、フォトリソグラフィー技術およびRIE(Reactive Ion Etching)等の公知の異方性エッチング技術を用いて、ゲート絶縁膜10およびゲート電極材料である金属ボロン化合物15を一括に切削加工し、ゲート電極形状を形成する。
第四の工程では、公知の方法を用いて、n型エクステンション領域6およびp型エクステンション領域8、ゲート側壁9、n型拡散層5およびp型拡散層7を順次形成する。その後、ドーパント活性化熱処理工程を行う。
第五の工程では、通常のドーパント活性化熱処理工程よりも低い熱予算の拡散熱処理工程を行い、ゲート電極を為す金属ボロン化合物15からn型半導体層3表面へ、p型ドーパントを熱拡散させ、図11の構造を得る。なお、低い熱予算のため、この拡散熱処理工程は、n型およびp型エクステンション層6,8の接合深さを維持できる。
ここで、拡散熱処理工程は、600℃以上800℃以下の温度範囲で行うことが好ましい。600℃未満であると、しきい値変調の効果が得られるほどのボロン拡散が生じず、800℃を超えるとボロン突き抜けの現象が生じるためである。第一の実施の形態に比して温度条件が低い理由は、ゲート金属中のボロン濃度が第一の実施の形態に比して高いためである。例えば、p型ドーパント含有の多結晶Siもしくは多結晶SiGeでは、ボロン濃度は1020cm−3が上限であるのに対し、Hfの金属ボロン化合物では、ボロン濃度は1022cm−3台である。このため、より低い温度範囲で拡散熱処理工程を行うことにより、p型ドーパント拡散領域を形成する制御性を高めている。
また、第五の工程にて行う拡散熱処理工程において、n型MOSFETについても金属ボロン化合物15からp型半導体層2へボロンが拡散する。これは、p型半導体へのp型ドーパントの導入であるため、しきい値電圧は微小な変化しか示さないが、これを考慮したしきい値設定が求められる。
ここで、しきい値設定の手法としては、p型半導体層2の濃度、金属ボロン化合物の組成、n型ドーパントのp型半導体層2への導入等が挙げられる。
第二の実施の形態の変形例に係わるCMOSFETについて説明する。第二の実施の形態の変形例は、第二の実施の形態に対し、第一の実施の形態の変形例を適用したものである。なお、便宜上、第一の実施の形態の比較例と比較して、異なる箇所について説明する。
ゲート絶縁膜10については、SiON、HfSiON、ZrSiON、HfON、ZrON、等の窒素を含有する絶縁材料に限る。
第一の実施の形態の変形例の製造方法と同様の製造方法を採る場合、ゲート電極を為す金属ボロン化合物15は、WおよびMoのいずれかを用いることが好ましい。これは、これらの化合物が酸化しがたいため、高温短時間酸素処理に特に適合するためである。
(第三の実施の形態)
第三の実施の形態に係わるCMOSFETについて図12を参照して説明する。なお、便宜上、第二の実施の形態と比較して異なる箇所について説明する。
第三の実施の形態に係わるCMOSFETについて図12を参照して説明する。なお、便宜上、第二の実施の形態と比較して異なる箇所について説明する。
図12は、第三の実施形態に係るCMOSFETのゲート長方向の断面模式図である。
ゲート電極として、金属ボロン化合物15の層と、金属ボロン化合物15の層上に形成されたn型半導体化合物11もしくはp型半導体化合物12の層と、を用いる他は、図11と同様である。
第三の実施の形態によれば、金属ボロン化合物15の層をn型半導体化合物11もしくはp型半導体化合物12の層が覆っているために、製造プロセスにおける金属ボロン化合物の耐酸化性および耐腐食性の脆弱さを保護することができる。したがって、メタルゲート材料を用いた半導体装置について、簡便な製造方法を用いて両型MOSFETのしきい値を適正値に調整することができ、さらに、メタルゲート材料の耐製造プロセス性を向上できる。
なお、耐酸化性については、例えば、ドーパント活性化熱処理工程、拡散熱処理工程等の熱処理工程において要求される不純物酸素に対する耐酸化性が挙げられる。耐腐食性については、例えば、ゲート電極加工工程、イオン注入工程等の後に施される硫酸過酸化水素水等のウェット処理に対する耐腐食性が挙げられる。
金属ボロン化合物15の層厚は、5nm以上、10nm以下であることが好ましい。5nm未満であると、n型半導体層3に十分な量のボロンを供給できなくなる可能性があり、10nmを超えると、ゲート積層の側面から露出する金属ボロン化合物の面積が大きくなり、第三の実施の形態の目的である耐製造プロセス性の向上が果たせなくなるためである。
第三の実施の形態に係わるCMOSFETの製造方法の一例について説明する。
第三の工程では、公知の異方性エッチング技術を用いて、n型半導体化合物11もしくはp型半導体化合物12の層を加工した後に、金属ボロン化合物15およびゲート絶縁膜10を一括に切削加工し、ゲート電極形状を形成する。
第三の実施の形態の変形例に係わるCMOSFETについて説明する。第三の実施の形態の変形例は、第三の実施の形態に対し、第二の実施の形態の変形例を適用したものである。なお、便宜上、第二の実施の形態の変形例と比較して、異なる箇所について説明する。
上述したように、第三の実施の形態は、耐酸化性に優れるので、変形例の高温短時間酸素処理に特に適合する。
第二の実施の形態の変形例の製造方法と同様の製造方法を採る場合、ゲート電極を為す金属ボロン化合物15として、耐酸化性に劣るTi、Ta、Hf、Zr、LaおよびYのいずれかを用いると、第三の実施の形態の変形例の効果を特に発揮する。
ここまでの実施例はすべて従来型のプレーナ型バルクデバイスを例にとりその製造方法を説明してきたが、これは本発明の適用範囲を従来型デバイスに限定するものではなく、その適用対象としては、SOIデバイス、ダブルゲート型デバイス、Fin型デバイスに代表される新構造デバイスなどでも本発明の効果は得られる。
また、第二の実施形態にかぎり、リプレースメントゲートプロセスによるデバイスへの本発明の適用が可能である。これは、リプレースメントゲートプロセスではサリサイドが耐えられる温度以上のプロセスは適用できず、第1の実施形態には適用できない為である。
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
1 半導体基板
2 p型半導体層
3 n型半導体層
4 素子分離
5 n型拡散層
6 n型エクステンション層
7 p型拡散層
8 p型エクステンション層
9 ゲート側壁
10 ゲート絶縁膜
11 n型半導体化合物
12 p型半導体化合物
13 p型ドーパント拡散領域
14 半導体化合物
15 金属ボロン化合物
16 窒素濃度低下領域
2 p型半導体層
3 n型半導体層
4 素子分離
5 n型拡散層
6 n型エクステンション層
7 p型拡散層
8 p型エクステンション層
9 ゲート側壁
10 ゲート絶縁膜
11 n型半導体化合物
12 p型半導体化合物
13 p型ドーパント拡散領域
14 半導体化合物
15 金属ボロン化合物
16 窒素濃度低下領域
Claims (17)
- 半導体基板と、
n型半導体層と、
前記n型半導体層上面に形成され、前記n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、
前記p型ドーパント拡散領域上に形成され、Hfを含む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、p型半導体化合物を有する第1のゲート電極と、
前記p型ドーパント拡散領域をゲート長方向に挟み、前記p型ドーパント拡散領域に比して深く前記n型半導体層上面に形成された第1のソース・ドレイン領域と、
を備える前記半導体基板上のp型半導体装置と、
p型半導体層と、
前記p型半導体層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成され、n型半導体化合物を有する第2のゲート電極と、
前記第2のゲート絶縁膜をゲート長方向に挟む前記p型半導体層に形成された第2のソース・ドレイン領域と、
を備える前記半導体基板上のn型半導体装置と、
を具備することを特徴とする相補型の半導体装置。 - 半導体基板と、
n型半導体層と、
前記n型半導体層上面に形成され、前記n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、
前記p型ドーパント拡散領域上に形成され、第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、金属ボロン化合物を有する第1のゲート電極と、
前記p型ドーパント拡散領域をゲート長方向に挟み、前記p型ドーパント拡散領域に比して深く前記n型半導体層上面に形成された第1のソース・ドレイン領域と、
を備える前記半導体基板上のp型半導体装置と、
p型半導体層と、
前記p型半導体層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成され、n型半導体化合物を有する第2のゲート電極と、
前記第2のゲート絶縁膜をゲート長方向に挟む前記p型半導体層に形成された第2のソース・ドレイン領域と、
を備える前記半導体基板上のn型半導体装置と、
を具備することを特徴とする相補型の半導体装置。 - 半導体基板と、
n型半導体層と、
前記n型半導体層上面に形成され、前記n型半導体層上面から下方に向けてp型ドーパントが補誤差関数で分布するp型ドーパント拡散領域と、
前記p型ドーパント拡散領域上に形成され、第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたp型半導体化合物を含む層を有する第1のゲート電極と、
前記p型ドーパント拡散領域をゲート長方向に挟み、前記p型ドーパント拡散領域に比して深く前記n型半導体層上面に形成された第1のソース・ドレイン領域と、
を備える前記半導体基板上のp型半導体装置と、
p型半導体層と、
前記p型半導体層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成され、n型半導体化合物を有する第2のゲート電極と、
前記第2のゲート絶縁膜をゲート長方向に挟む前記p型半導体層に形成された第2のソース・ドレイン領域と、
を備える前記半導体基板上のn型半導体装置と、
を具備することを特徴とする相補型の半導体装置。 - 前記金属ボロン化合物は、Mo、Ti,Ta、HfおよびZrのいずれかを含むことを特徴とする請求項2または3に記載の半導体装置。
- 前記p型ドーパント拡散領域は、前記第1のソース・ドレイン領域のソース端およびドレイン端に形成され、そのゲート長方向の長さは前記第1のソース・ドレイン領域間の距離の1/5以上1/3以下であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記p型ドーパント拡散領域は、前記n型半導体層上面からの接合深さが2nm以上30nm以下であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記ゲート絶縁膜は、HfON、HfSiONおよびHfAlONのいずれかを含むことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記第1のソース・ドレイン領域は、p型の高濃度不純物領域であり、前記第2のソース・ドレイン領域は、n型の高濃度不純物領域であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- n型半導体層上にHfを含む第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上にp型半導体化合物を有する第1のゲート電極を形成する工程と、
前記第1のゲート電極をゲート長方向に挟む前記n型半導体層上面に第1のソース・ドレイン領域を形成する工程と、
水素もしくは重水素を含む雰囲気中850℃以上950℃以下にて、前記第1のゲート電極から前記n型半導体層へp型ドーパントを拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。 - n型半導体層上に第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に金属ボロン化合物を有する第1のゲート電極を形成する工程と、
前記第1のゲート電極をゲート長方向に挟む前記n型半導体層上面に第1のソース・ドレイン領域を形成する工程と、
水素もしくは重水素を含む雰囲気中600℃以上800℃以下にて、前記第1のゲート電極から前記n型半導体層へボロンを拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。 - n型半導体層上に第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたp型半導体化合物を含む層を有する第1のゲート電極を形成する工程と、
前記第1のゲート電極をゲート長方向に挟む前記n型半導体層上面に第1のソース・ドレイン領域を形成する工程と、
水素もしくは重水素を含む雰囲気中600℃以上800℃以下にて、前記金属ボロン化合物を含む層から前記n型半導体層へボロンを拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第1のゲート絶縁膜は窒素を含み、
前記第1のゲート絶縁膜形成工程は、
前記第1のゲート絶縁膜を加工する工程と、
その後、高温短時間酸素処理を用いて、前記第1のゲート絶縁膜のゲート長方向の側面領域から窒素を引き抜く工程と、
を有することを特徴とする請求項9乃至11のいずれか1項に記載の半導体装置の製造方法。 - 前記半導体装置の製造方法は、
半導体基板上に、前記n型半導体層およびp型半導体層を形成する工程を備え、
前記第1のゲート絶縁膜形成工程にて、前記p型半導体層上にHfを含む第2のゲート絶縁膜を形成する工程も一括して行い、
前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程を備え、
前記第1のソース・ドレイン領域形成工程にて、前記p型半導体層上面に第2のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記半導体装置の製造方法は、
半導体基板上に、前記n型半導体層およびp型半導体層を形成する工程を備え、
前記第1のゲート絶縁膜形成工程にて、前記p型半導体層上に第2のゲート絶縁膜を形成する工程も一括して行い、
前記第1のゲート電極形成工程にて、前記第2のゲート絶縁膜上に金属ボロン化合物を有する第2のゲート電極を形成する工程も一括して行い、
前記第1のソース・ドレイン領域形成工程にて、前記p型半導体層上面に第2のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記半導体装置の製造方法は、
半導体基板上に、前記n型半導体層およびp型半導体層を形成する工程を備え、
前記第1のゲート絶縁膜形成工程にて、前記p型半導体層上に第2のゲート絶縁膜を形成する工程も一括して行い、
前記第1のゲート電極形成工程にて、前記第2のゲート絶縁膜上に、金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたp型半導体化合物を含む層を有する第2のゲート電極を形成する工程も一括して行い、
前記第1のソース・ドレイン領域形成工程にて、前記p型半導体層上面に第2のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記第1のゲート絶縁膜は窒素を含み、
前記第1のゲート絶縁膜および第1のゲート電極形成工程は、
前記第1のゲート絶縁膜および前記第1のゲート電極ならびに前記第2のゲート絶縁膜および前記第2のゲート電極を加工する工程と、
前記第2のゲート絶縁膜および前記第2のゲート電極をゲート長方向に挟む第2のゲート側壁を形成する工程と、
その後、高温酸化処理を用いて、前記第1のゲート絶縁膜のゲート長方向の側面領域から窒素を引き抜く工程と、
前記第1のゲート絶縁膜および前記第1のゲート電極をゲート長方向に挟む第1のゲート側壁を形成する工程と、
を有することを特徴とする請求項13乃至15のいずれか1項に記載の半導体装置の製造方法。 - 前記金属ボロン化合物は、ボロン過剰型の非化学量論組成を採ることを特徴とする請求項10、11、14または15に記載の半導体装置。
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