JP5414053B2 - 金属電極及びこれを用いた半導体素子 - Google Patents

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Description

本発明は、金属電極及びこれを用いた半導体素子に関し、特に高誘電率薄膜上に形成される金属電極に関するものである。
従来、半導体素子としての例えばＣＭＯＳ回路において、ゲート絶縁膜としてシリコン酸化（ＳｉＯ２）膜が用いられてきた。このゲート絶縁膜は、薄膜化が進み、近年では膜厚が１ｎｍを切ろうとしている。ところが、ゲート絶縁膜の膜厚が原子数個分にまで薄くなると、リーク電流が増えることにより、信頼度が低下してしまうという問題があった。また、ゲート電極は、従来ポリシリコン膜が用いられてきた。ところがゲート電極の薄膜化により、ポリシリコン膜における空乏層の膜厚がゲート電極の膜厚に占める割合も大きくなり、それにより電流駆動力の低下が無視できなくなっているという問題があった。
このような問題を解決するため、ゲート絶縁膜をシリコン酸化膜から高誘電率（Ｈｉｇｈ−ｋ）薄膜に置き換えることにより誘電率を高めて物理的な膜厚を大きくし、また、ゲート電極をポリシリコン膜から金属電極に置き換えることによりゲート電極の空乏化を抑制する研究が盛んに行われてきた。
この場合、ＣＭＯＳ回路として機能させるために、仕事関数の異なる２つの金属をＮチャネルの電極及びＰチャネルの電極にそれぞれ使い分けることで、デバイスの閾値電圧を制御する方法がある（例えば、特許文献１）。この特許文献１では、合金化される金属材料より成る層の膜厚を調整することで、ゲート電極が適切な仕事関数を備えるように調整している。
特開２００６−１９９６１０号公報
しかしながら、上記特許文献１によっても、高誘電率薄膜上に金属を堆積させると、ゲート電極材料と高誘電率薄膜を構成するゲート絶縁膜材料とが反応し、ゲート電極材料の実効的な仕事関数が低下してしまう現象（以下、「フェルミ・レベル・ピニング現象」という）が発生するという問題がある。また、閾値電圧（Ｖｔｈ）のばらつきが大きいという問題がある。図35に示すように、一般的にＶｔｈのばらつきは、面内ばらつき（図中、Non-uniformity in a wafer）、加工寸法のばらつき（図中、Process）、不純物濃度のばらつき（図中、RDF）によるものが考えられる。金属電極の場合には、さらに特有の要因（図中、Metal gate）がさらに加わるので、ばらつきは非常に大きなものとなり得る。このように、高誘電率薄膜上に形成された金属電極では、所望の閾値電圧を得ることが困難であるという問題があった。
そこで本発明は上記した問題点に鑑み、閾値電圧を制御することができる、高誘電率薄膜上に形成される金属電極及びこれを用いた半導体素子を提供することを目的とする。
上記目的を達成するために、請求項１に係る発明は、高誘電率薄膜上に形成される金属電極において、第１の電極材料を含有する金属膜と、第２の電極材料を含有し前記高誘電率薄膜と前記金属膜との間に形成された特性制御膜とを備え、前記金属膜又は前記特性制御膜を構成する材料の結晶粒径を小さくする元素を含有し、前記特性制御膜は前記第２の電極材料の高濃度層を有し、前記高濃度層が前記高誘電率薄膜と接触する面に形成され、前記高濃度層における前記第２の電極材料の濃度は前記特性制御膜の全体における前記第２の電極材料の平均濃度より高いことを特徴とする。
また、請求項２に係る発明は、請求項１において、前記合金の結晶粒径を小さくする前記元素は、Ｃ，Ｏ，Ｎ，又はＡｌであることを特徴とする。
また、請求項３に係る発明は、請求項１において、前記特性制御膜の結晶構造がｆｃｃ構造であることを特徴とする。
また、請求項４に係る発明は、請求項１において、前記第１の電極材料及び第２の電極材料は、Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ、及びこれらの窒化物からそれぞれ選択されることを特徴とする。
また、請求項５に係る発明は、請求項１において、前記特性制御膜は、貴金属を含有することを特徴とする。
また、請求項６に係る発明は、請求項１において、前記特性制御膜における前記第２の電極材料の平均濃度が、３ｍｏｌ％〜４０ｍｏｌ％であることを特徴とする。
また、請求項７に係る発明は、請求項１〜６のうちいずれか１項に係る金属電極をＮチャネルに用いたことを特徴とする。
本発明に係る金属電極によれば、仕事関数を制御するとともに、閾値電圧のばらつきを抑制することにより、閾値電圧を制御することができる。
本発明に係る金属電極を用いたＣＭＯＳ回路の断面図である。 本発明に係る金属電極を用いたＣＭＯＳ回路のゲートラスト工程による製造プロセスを示す図であり、ダミーゲートエッチ後を示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートラスト工程による製造プロセスを示す図であり、（ａ）アニール、（ｂ）イオン注入、（ｃ）アニールを示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートラスト工程による製造プロセスを示す図であり、（ａ）側壁の形成、（ｂ）ドレイン・ソースへのイオン注入を示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートラスト工程による製造プロセスを示す図であり、（ａ）層間絶縁膜を形成、（ｂ）ダミーゲートの除去を示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートラスト工程による製造プロセスを示す図であり、（ａ）高誘電率薄膜形成、（ｂ）特性制御膜及び金属膜形成を示す図である。 本発明に係る金属電極を用いたＣＭＯＳ回路のゲートファースト工程による製造プロセスを示す図であり、ゲートエッチ後を示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートファースト工程による製造プロセスを示す図であり、（ａ）アニール、（ｂ）イオン注入、（ｃ）アニールを示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートファースト工程による製造プロセスを示す図であり、（ａ）ＬＤＤ側壁の形成、（ｂ）ドレイン・ソースへのイオン注入を示す図である。 同上、金属電極を用いたＣＭＯＳ回路のゲートファースト工程による製造プロセスを示す図であり、層間絶縁膜を形成を示す図である。 本実施例の結果を示す図であり、６５０℃でアニールを行った後の特性制御膜のＸＲＤ強度の測定結果である。 本実施例１の結果を示す図であり、二次元のＸＲＤパターンを示す図である。 本実施例１の結果を示す図であり、（ａ）スパッタリング時間によるＲｕ濃度の変化、（ｂ）特性制御膜の表面を光学顕微鏡で撮影した写真である。 本実施例１の結果を示す図であり、図１３（ａ）の５ｍｍの位置においてスパッタ前後のＸＰＳ強度を測定した結果である。 本実施例１の結果を示す図であり、（ａ）６００℃でアニールしたあとのキャパシタを用いて測定したＣ−Ｖ（容量対電圧）特性の結果、（ｂ）Ｒｕ濃度に対するフラットバンド電圧を示す図である。 本実施例１の結果を示す図であり、Ｒｕ濃度と電気的絶縁膜との関係を示す図である。 本実施例１の結果を示す図であり、ＨｆＳｉＯＮ（４ｎｍ）／ＳｉＯ２（４ｎｍ）キャパシタの透過電子顕微鏡（ＴＥＭ）による断面画像であり、（ａ）は特性制御膜がＲｕ７０Ｍｏ３０、（ｂ）は特性制御膜が純Ｒｕの場合である。 Ｍｏ，Ｒｕ，ＨｆＳｉＯＮの関係を模式的に示す図であり、（ａ）特性制御膜が純Ｍｏ、（ｂ）特性制御膜がＲｕ７０Ｍｏ３０、（ｂ）特性制御膜が純Ｒｕの場合である。 本実施例１の結果を示す図であり、（ａ）Ｃを０，３，１０ｍｏｌ％添加したＭｏ薄膜（Ｒｕ濃度が０ｍｏｌ％）を観察したＸＲＤ強度の測定結果、（ｂ）ＲｕとＭｏを含有する特性制御膜においてＣを添加した場合のシート抵抗の変化を示す図である。 本実施例１の結果を示す図であり、ａｓ−ｄｅｐｏのＲｕとＭｏを含有した特性制御膜を観察したＸＲＤ強度の測定結果であり、(ａ)Ｃ添加なし、（ｂ）Ｃ濃度１ｍｏｌ％程度の結果である。 本実施例２の結果を示すＴＥＭによる平面画像と、粒径サイズ分布を示す図であり、（ａ）Ｒｕ３０Ｍｏ７０膜、（ｂ）Ｒｕ５０Ｍｏ５０膜である。 本実施例２の結果を示すＩｄ−Ｖｇ特性を示す図であり、（ａ）Ｒｕ３０Ｍｏ７０膜で作製したゲート長１μｍの金属電極、（ｂ）Ｒｕ５０Ｍｏ５０膜で作製したゲート長１μｍの金属電極、（ｃ）Ｒｕ３０Ｍｏ７０膜で作製したゲート長１３０ｎｍの金属電極、（ｂ）Ｒｕ５０Ｍｏ５０膜で作製したゲート長１３０ｎｍの金属電極を用いた図である。 本実施例２の結果を示す図であり、Ｖｔｈのばらつきのゲート幅依存性を示す図である。 本実施例２の結果を示す金属電極におけるＶｔｈ（閾値）の標準偏差（σ）のペルグロムプロットであり、（ａ）Ｒｕ３０Ｍｏ７０の膜、（ｂ）Ｒｕ５０Ｍｏ５０膜を用いた図である。 本実施例３の結果を示すＸＲＤによる二次元画像であり、上段（ａ）はＲｕ５０Ｍｏ５０の膜、上段（ｂ）はＲｕ５０Ｍｏ５０にＣを添加した膜を示す図、下段はＣを添加した効果を示す模式図である。 本実施例３の結果を示すＲｕ５０Ｍｏ５０にＣを添加した膜で形成した金属電極におけるＶｔｈ（閾値）の標準偏差（σ）のペルグロムプロットである。 本実施例３の結果を示す図であり、Ｃを添加したＲｕ５０Ｍｏ５０膜を用いて形成したペアトランジスタを用いた場合と単独のトランジスタを用いた場合におけるσの値の違いを示す図である。 本実施例４の結果を示す図であり、ｆｃｃ構造の金属と、ｂｃｃ構造の金属とにおける面方位と仕事関数との関係を示す図である。 本実施例４の結果を示すＴＥＭによる平面画像、ＸＲＤによる二次元画像、ヒストグラムを示す図であり、（ａ）ｂｃｃ構造を有する純Ｍｏ、（ｂ）ｆｃｃ構造を有する純Ｒｕを示す図である。 本実施例４の結果を示す図であり、純Ｍｏと純Ｒｕのゲート幅とσとの関係を示す図である。 本実施例５の結果を示す図であり、ＴｉＮ膜のＴＥＭによる平面画像と、粒径サイズ分布を示す図である。 本実施例５の結果を示す図であり、ＴｉＮ膜にＣを添加した場合のＸＲＤスペクトルを示す図である。 本実施例５の結果を示すペルグロムプロットであり、（ａ）ＴｉＮ膜、（ｂ）ＴｉＮＣ膜を用いた場合である。 本実施例５の結果を示す図であり、図３３における傾きの基板濃度依存性を示す図である。 高誘電率薄膜と金属電極との組み合わせにおけるＶｔｈのばらつきの要因を模式的に示す図である。
１．全体構成
（Ａ）仕事関数の制御
高誘電率薄膜を挟んで半導体と対として用いられる金属電極について検討した結果、第１の電極材料を含有する金属膜と、第２の電極材料を含有し前記高誘電率薄膜と前記金属膜との間に形成した特性制御膜とを備えることにより、仕事関数を安定化できることを見出した。尚、第１の電極材料は、ＷやＴｉＮ等を主成分とするのが好ましい。また、第１の電極材料にポリシリコンを用いてもよい。
図1に示すように、本実施形態に係る半導体素子としてのＣＭＯＳ回路では、シリコンウェーハ１上にそれぞれ不純物が注入されたソース６とドレイン７とが所定距離だけ離れて形成されている。このシリコンウェーハ１上には、前記ソース６とドレイン７との間の表面を覆うように、高誘電率薄膜９が設けられている。当該高誘電率薄膜９の上には、第２の電極材料を含有した特性制御膜10と、第１の電極材料で形成した金属膜11とからなる金属電極13が設けられている。さらに、シリコンウェーハ１上には、このように形成された高誘電率薄膜９及び金属電極13の両側の側面を覆うようにＬＤＤ側壁５が設けられている。
すなわち、本発明に係る特性制御膜10は、例えば、仕事関数の大きな金属である貴金属としてのＲｕ（バンドギャップ：４．９２ｅＶ）と、仕事関数の小さな金属である第２の電極材料としてのＭｏ（バンドギャップ：４．０９ｅＶ）とを含有し、高誘電率薄膜９に接する表面（以下、「界面」ともいう）に前記Ｍｏの高濃度層を有することを特徴とする。ここで、前記高濃度層におけるＭｏの濃度は、前記特性制御膜10の全体におけるＭｏの平均濃度より高くなるように調整されるのが好ましい。尚、高誘電率薄膜９は、例えば、ＨｆＯ２膜や、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ２膜などである。これにより、特性制御膜10は、Ｒｕ及びＭｏを含有する合金であることにより、Ｒｕに含まれる活性酸素がＭｏと結合してＭｏ−Ｏを含む薄膜の電気的絶縁膜を界面に形成する。この界面に形成された電気的絶縁膜の作用によって、仕事関数が安定化できるものと推測される。これにより、本発明に係る金属電極13では、約０．６９ｅＶの仕事関数差を実現することができる。従って、ＣＭＯＳ回路にこの金属電極13を用いた場合、低消費電力化と高性能化を実現することができる。
また、本発明に係る金属電極13は、前記特性制御膜10におけるＭｏの濃度が、３ｍｏｌ％〜４０ｍｏｌ％であることを特徴とする。これにより、界面にＭｏを安定的に偏析させることができるので、仕事関数の安定性をより向上することができる。本発明者らは、ＲｕにＭｏを３ｍｏｌ％〜４０ｍｏｌ％添加することにより、Ｍｏが界面に自発的に偏析する現象を見出した。従って、界面にＭｏの高濃度層を形成するための特別な工程を有さずにＭｏの高濃度層を界面に形成することができるので、製造工程を簡略化することができる。尚、前記特性制御膜10におけるＭｏの濃度が、１０ｍｏｌ％〜４０ｍｏｌ％であると、より好ましい。
（Ｂ）閾値のばらつき抑制
また、本発明に係る金属電極13は、酸化膜を挟んで半導体としてのシリコンウェーハ１と一対として用いられ、Ｃ（炭素）を添加した特性制御膜10を有することを特徴とする。これにより、結晶構造の配向性と粒径を制御することができる。従って、ＣＭＯＳ回路にこの金属電極13を用いた場合、Ｖｔｈのばらつきを抑制し、安定的に制御することができる。
また、前記酸化膜は高誘電率薄膜９であり、本発明に係る金属電極13は、第１の電極材料で形成した金属膜11と、例えば、貴金属としてのＲｕ及び第２の電極材料としてのＭｏを含有する特性制御膜10とを備え、前記特性制御膜10は前記高誘電率薄膜９と前記金属膜11との間に形成され、前記Ｃは前記特性制御膜10に添加したことにより、仕事関数を安定化できると共に、結晶構造の配向性と粒径を制御することができる。従って、ＣＭＯＳ回路にこの金属電極13を用いた場合、低消費電力化と高性能化を実現することができる。
特性制御膜10の結晶粒径を小さくする元素としては、Ｃのほか、原子半径の小さい元素、例えば、Ｏ，Ｎ，又はＡｌなどから選択される。これらの元素を特性制御膜10に添加することにより、特性制御膜10の結晶粒径を小さくすることができる。尚、上記元素は、特性制御膜10の形成と同時にスパッタリングすることにより、特性制御膜10に添加することができる。これらの元素の添加量は、５ｍｏｌ％〜１５ｍｏｌ％程度であるのが好ましい。また、特性制御膜10は、例えばＣを添加することにより結晶粒径を小さくしていくと、結果的にアモルファス構造に変化する。
また、特性制御膜10は、結晶構造がｆｃｃ構造であることが好ましい。金属電極13を構成する第１の電極材料及び／又は第２の電極材料の結晶粒径が同じであっても、特性制御膜10の結晶構造はｆｃｃ構造である方が、ｂｃｃ構造よりも、閾値のばらつきが小さくなることが、実験から明らかとなった。
（Ｃ）変形例
本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上記した実施形態において、半導体素子としては、本発明に係る金属電極をＣＭＯＳ回路のゲート電極に適用した場合について説明したが、本発明はこれに限らず、ＣＭＯＳロジック回路のゲート、フラッシュメモリのコントロールゲートや、ＤＲＡＭのゲートに、本発明に係る金属電極を適用してもよい。
尚、上記のように構成される金属電極13は、種々の半導体素子、例えば発光ダイオード、太陽電池、バイポーラトランジスタ、電界効果トランジスタ（ＦＥＴ）などに用いることができる。
また、第１の電極材料及び第２の電極材料としては、種々のものが考えられるが、Ｍｏの他に例えば、Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｈｆ，Ｔａ，又はＷなどの高融点金属、あるいは、これらの窒化物からそれぞれ選択することができる。
また、上記した実施形態では、例えばＣを特性制御膜10に添加する場合について説明したが、本発明はこれに限らず、金属膜11に添加して、金属膜11を構成する第１の材料の結晶粒径を小さくすることとしてもよい。
２．製造方法
次に、ＣＭＯＳ回路に用いる場合の金属電極の製造方法について説明する。本発明に係る金属電極を用いたＣＭＯＳ回路を製造するにあたり、一般的なトランジスタ形成工程と配線形成工程とからなる製造方法を用いることができるが、特徴的部分であるトランジスタ形成工程について以下説明する。尚、トランジスタ形成工程において、本発明に係る金属電極の製造に関する部分については、ｎＭＯＳ及びｐＭＯＳで異なるところはない。従って、以下の説明においては、ｎＭＯＳ及びｐＭＯＳを区別せずに説明する。
まず、金属電極を最後に形成するゲートラストプロセスについて説明する。シリコンウェーハ１上に素子分離領域（図示しない）を形成した後、シリコン酸化膜２とポリシリコン膜３を形成する。次いで、エッチング工程によりダミーゲート４を形成する（図2）。このダミーゲート４をマスクとしてイオンを注入し、アニールを行う（図3）。
ＬＤＤ側壁５を形成した後、ソース６・ドレイン７となる部分にイオンを注入し（図4）、層間絶縁膜８を形成し、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polish）により表面を平坦化する（図5（ａ））。次いで、ダミーゲート４を除去する（図5（ｂ））。ダミーゲート４及びシリコン酸化膜２を除去した後に、高誘電率薄膜９を形成する。次いで、前記高誘電率薄膜９を形成した後、特性制御膜10を形成しながら、特性制御膜10を構成する材料の結晶粒径を小さくする元素としてのＣをスパッタリングにより添加する。次いで、金属膜11を順に形成して金属電極13を形成する（図6）。この高誘電率薄膜９上に形成された特性制御膜10では、４５０℃前後のアニールを行うことによって界面にＭｏが偏析し、界面にＭｏの高濃度層（図示しない）が形成される。
このように、ダミーゲート４をマスクとしてあらかじめソース６・ドレイン７を形成し、ダミーゲート４を除去して高誘電率薄膜９を成膜し、その後、金属電極13を作製することとしたことにより、特性制御膜10を形成した後において５００℃以下の低温プロセスとすることができるので、Ｃを添加した特性制御膜10をアモルファスの状態に保持することができる。
次に、金属電極を最初に形成するゲートファースト工程について説明する。シリコンウェーハ１上に素子分離領域（図示しない）を形成する。次いで、前記高誘電率薄膜９を形成した後、特性制御膜10を形成しながら、特性制御膜10を構成する材料の結晶粒径を小さくする元素としてのＣをスパッタリングにより添加する。次いで、金属膜11を順に形成して金属電極13を形成する（図7）。この高誘電率薄膜９上に形成された特性制御膜10では、４５０℃前後のアニールを行うことによって界面にＭｏが偏析し、界面にＭｏの高濃度層（図示しない）が形成される。
次いでイオンを注入し、アニールを行う（図8）。側壁を形成した後、ソース６・ドレイン７となる部分にイオンを注入し（図9）、層間絶縁膜８を形成し、ＣＭＰにより表面を平坦化する（図10）。
３．実施例
（Ａ）実施例１
以下、実施例について説明する。本実施例においては、基板上に特性制御膜を設けたキャパシタを作製し、前記キャパシタにより本発明に係る金属電極の特性を確認した。
本発明に係る金属電極を形成する基板として、ＳｉＯ２／ｐ−Ｓｉ構造上にＡＬＤ（Atomic Layer Deposition）−ＣＶＤ（Chemical Vapor Deposition）法によって作製したＨｆＳｉＯＮを形成したＨｆＳｉＯＮ／ＳｉＯ２／ｐ−Ｓｉ構造のものを用いた。この基板上にステンシルマスク（メタルマスク）を用いて、Ｒｕ−Ｍｏ合金にＣを添加してなる特性制御膜を、ＡＬＤ−ＣＶＤ法によって６０ｎｍ堆積させ、直径１００μｍのキャパシタを作製した。また、ステンシルマスク無しの連続した特性制御膜も作製し、Ｘ線光電子分光分析（ＸＰＳ）、Ｘ線回折分析（ＸＲＤ）等の物理分析を行った。
特性制御膜の堆積は室温において、イオンスパッター法及びマグネトロンスパッター法を用いて行った。Ｒｕ−Ｍｏ合金の組成に関しては、組み合わせによって多数の化合物群（ライブラリー）を一度に合成する手法（コンビナトリアル手法）を用いて、一枚の基板上にＲｕ（１００ｍｏｌ％）から、Ｍｏ（１００ｍｏｌ％）まで組成が連続的に変化する薄膜を作製し、この膜に対しＣを１，３，１０ｍｏｌ％添加して、特性制御膜を形成した。
キャパシタ作製後、アニールを行い、Ｃ−Ｖ（容量対電圧）特性及びＩ−Ｖ（電流対電圧）特性を測定した。アニールは、フォーミングガス中（ＦＧＡ、水素５％及び窒素９５％の雰囲気下で、４５０℃）、及び酸素雰囲気中（酸素１％及び窒素９９％の雰囲気下で４００℃〜８００℃）で行った。
上記のようにして作製した特性制御膜について特性を確認した結果について、図11〜図20に示す。図11は６５０℃でアニールを行った後の特性制御膜のＸＲＤ強度の測定結果である。純Ｍｏ（１００ｍｏｌ％）から純Ｒｕ（１００ｍｏｌ％）に変化する際、一旦アモルファス状態を経ることが確認された。また、図12は、二次元のＸＲＤパターンを示す図である。純Ｍｏ膜は体心立方格子構造（ｂｃｃ）であり、純Ｒｕ膜は面心立方格子構造（ｆｃｃ）であることが確認された。
図13（ａ）は、特性制御膜の表面を削るスパッタリング時間によるＲｕ濃度の変化を示す。本図において６分間スパッタリングを行った場合及び１２分間スパッタリングを行った場合のそれぞれの結果から、Ｒｕ濃度は位置とほぼ比例関係にあることが確認できる。ところがスパッタ無しの結果より、４〜６．５ｍｍの位置でＲｕ濃度の増加量が減っていることから、Ｒｕ濃度が６０〜９０％の位置で表面にＭｏが安定的に偏析することが確認された。同図（ｂ）は、特性制御膜の表面の光学顕微鏡写真であり、表面に偏析したＭｏが帯状に明るく表れているのが確認された。
図14は、図13（ａ）の５ｍｍ（Ｒｕ濃度７３．３ｍｏｌ％）の位置においてスパッタ前後のＸＰＳ強度を測定した結果である。スパッタ前に存在していた２２３ｅＶ前後のＭｏ−Ｏの存在を表すピークが、スパッタ後は消えていることより、Ｒｕ−Ｍｏ合金とＨｆＳｉＯＮの界面にＭｏ−Ｏの結合を含む薄膜が形成されているものと、推測される。
図15（ａ）は、６００℃でアニールしたあとのキャパシタを用いて測定したＣ−Ｖ（容量対電圧）特性の結果である。特徴的なのは、Ｒｕ濃度が６６ｍｏｌ％のものが最も左側に表れることである。フラットバンド電圧（Ｖｆｂ）は、ＳｉＯ２（４ｎｍ）のキャパシタとＨｆＳｉＯＮ（４ｎｍ）／ＳｉＯ２（４ｎｍ）のキャパシタとで比較した（図15（ｂ））。尚、フラットバンド電圧とは、ゲート電極に電圧を印加することにより半導体のエネルギー帯を平坦にできるゲート電圧をいう。ＳｉＯ２（４ｎｍ）のキャパシタでは、ＭｏとＲｕ間のフラットバンド電圧の差は０．７８Ｖであることが分かる。このときの仕事関数の差は０．８３ｅＶである。ところが、Ｒｕ濃度が６０ｍｏｌ％から９０ｍｏｌ％の範囲では、フラットバンド電圧は劇的に減少する。Ｒｕ濃度が６０ｍｏｌ％の場合のフラットバンド電圧は−０．７４Ｖであり、純Ｍｏの場合のフラットバンド電圧と同じである。一方、ＨｆＳｉＯＮ（４ｎｍ）／ＳｉＯ２（４ｎｍ）のキャパシタでは、高誘電率薄膜と金属電極との界面におけるフェルミ・レベル・ピニング現象によって、ＭｏとＲｕ間のフラットバンド電圧の差は０．４７Ｖに減少する。また、Ｒｕ濃度が６０ｍｏｌ％から９０ｍｏｌ％の範囲では、フラットバンド電圧は安定していることがＨｆＳｉＯＮ（４ｎｍ）／ＳｉＯ２（４ｎｍ）のキャパシタで確認された。このことから、Ｒｕ濃度が６０ｍｏｌ％から９０ｍｏｌ％の範囲におけるフラットバンド電圧は、純Ｍｏにおけるフラットバンドより低く、結果として、ＨｆＳｉＯＮ（４ｎｍ）／ＳｉＯ２（４ｎｍ）構造において０．６９ｅＶの仕事関数差を実現できることが確認された。
図16は、Ｒｕ濃度と電気的絶縁膜との関係を示す。Ｒｕ濃度が６０ｍｏｌ％から９０ｍｏｌ％の範囲で、電気的絶縁膜は、わずかに増加する。これは、高誘電率薄膜の表面にＭｏ酸化膜が形成されていることを表す。図17は、ＨｆＳｉＯＮ（４ｎｍ）／ＳｉＯ２（４ｎｍ）キャパシタの透過電子顕微鏡（ＴＥＭ）による断面画像であり、（ａ）は特性制御膜がＲｕ７０Ｍｏ３０、（ｂ）は特性制御膜が純Ｒｕの場合である。特性制御膜がＲｕ７０Ｍｏ３０の方にだけ、Ｍｏ酸化膜と考えられる明るい線（図中白線の楕円で囲んだ部分）が認められた。これは、図18に示すように、薄いＭｏ酸化膜が、特性制御膜中のＲｕの濃度が高い部分に存在するＯ原子によって形成されていると考えられる。このＨｆＳｉＯＮ上に形成された薄いＭｏ酸化膜により、フラットバンド電圧が安定するものと考えられる。実際上、電気的絶縁膜は、純Ｍｏの電極では増加しないことが確認できた（図16）。
図19（ａ）は、Ｃを０，３，１０ｍｏｌ％添加したＭｏ薄膜（Ｒｕ濃度が０ｍｏｌ％）を観察したＸＲＤ強度の測定結果である。本図より結晶を示すピークが減少していることから、Ｃを添加することにより、結晶サイズが小さくなり、アモルファス状態へと変化することが確認された。また、図19（ｂ）は、ＲｕとＭｏを含有する特性制御膜においてＣを添加した場合のシート抵抗の変化を示す。この図から明らかなように、Ｃの添加とシート抵抗の変化は、結晶構造にも密接に関連しているのが分かる。例えば、Ｒｕ濃度が０ｍｏｌ％で、Ｃ濃度が３ｍｏｌ％から１０ｍｏｌ％に増加すると、シート抵抗は急激に増加する。これは、結晶構造がアモルファス状態に変化するためである。また、Ｒｕ濃度が３０ｍｏｌ％では、Ｃの添加の有無に関わらず、シート抵抗はほぼ同じ値をとる。これは、Ｒｕ濃度が３０ｍｏｌ％では、Ｃを添加する前の状態で既にアモルファス状態であるから、Ｃを添加しても状態が変化しないからである。
図20は、膜形成直後のＲｕとＭｏを含有した特性制御膜を観察したＸＲＤ強度の測定結果であり、(ａ)Ｃ添加なし、（ｂ）Ｃ濃度１ｍｏｌ％程度の結果である。（ｂ）において、矢印で示したピークの半値全幅（ＦＷＨＭ）は、Ｒｕ濃度の全範囲で大きくなる。このことは、結晶粒径が小さくなっていることを示す。
（Ｂ）実施例２
本実施例２では、ＲｕとＭｏの合金からなる金属電極において、合金の結晶粒径が小さい場合には、Ｖｔｈのばらつきを抑制できることを確認する。まず、ＲｕとＭｏの合金で試料を作製した。
結晶構造がｆｃｃ構造であるＲｕとｂｃｃ構造であるＭｏとにより合金を形成すると、Ｒｕ３０Ｍｏ７０の膜において、粒径サイズが小さくなることが確認できた（図21（ａ））。図中の長方形は、100nm×150nmで、試作で形成したトランジスタサイズに対応する。Ｒｕ３０Ｍｏ７０膜では、アモルファスベースの中に、平均粒径４ｎｍのナノサイズ粒径の結晶が確認できた。一方、Ｒｕ５０Ｍｏ５０膜（図21（ｂ））では、粒径が大きな結晶が確認できた。特に、図中（ｂ）右上には、線で囲んだように、100nm以上の大きな粒径を有する結晶も確認できた。
上記Ｒｕ３０Ｍｏ７０の膜とＲｕ５０Ｍｏ５０膜を用いて、それぞれゲート長(Lg)1μmと130nmの金属電極を形成し、Ｉｄ−Ｖｇ特性を測定した（図22）。尚、高誘電率薄膜としてＨｆＳｉＯＮ（２．５ｎｍ）／ＳｉＯ２（０．７ｎｍ）のトランジスタを用い、Ｖｄ（ドレイン電圧）は−１．０Ｖ、基板不純物濃度は６．０ｅ１７ｃｍ−３（図中、High Nsub）及び２．７ｅ１７ｃｍ−３（図中、Low Nsub）であり、各３０個の試料について測定した。この結果から、結晶粒径の小さい試料（図中、（ａ）（ｃ））の方がＩｄ−Ｖｇ特性のばらつきが小さいことが確認された。また、結晶粒径の大きい試料（図中、（ｂ）（ｄ））では、Ｉｄ−Ｖｇ特性のばらつきは、特に小さいデバイス（図中（ｄ））の方が大きくなることが分かった。
図23は、Ｖｔｈばらつきのゲート幅依存特性を示す。試料は、Ｒｕ３０Ｍｏ７０の膜を用いて形成したゲート長が150nmの金属電極である。ゲート幅（Ｗ）が10μmから10nmまで小さくなるにつれて、Ｖｔｈばらつきは増加することが確認できた。
図24は、Ｒｕ３０Ｍｏ７０の膜（図中（ａ））とＲｕ５０Ｍｏ５０膜（図中（ｂ））を用いて形成した金属電極におけるＶｔｈ（閾値）の標準偏差（σ）のペルグロムプロットである。この図から、結晶粒径の大きい方（図中（ｂ））が、σの値が大きいことが示されている。
以上より、Ｖｔｈのばらつきは、金属電極の結晶粒径に依存し、結晶粒径が小さい方がばらつきは小さくなることが確認できた。
（Ｃ）実施例３
次いで、Ｃを添加することにより、金属電極をアモルファス構造にできること、及び、Ｖｔｈのばらつきを小さくできることを確認する。
図25は、Ｒｕ５０Ｍｏ５０膜（図中（ａ））と、Ｒｕ５０Ｍｏ５０膜にＣを５ｍｏｌ％添加した膜（図中（ｂ））のＸ線回折分析（ＸＲＤ）結果を示す。この図において、（ａ）では、鋭い強度分布が確認でき、これにより、高い結晶性を示していることが分かる。一方、（ｂ）では、アモルファス構造となっていることが確認できる。従って、Ｒｕ５０Ｍｏ５０膜において、Ｃを添加することにより、アモルファス構造に変化することが確認できた。
さらに、Ｃを５ｍｏｌ％添加したＲｕ５０Ｍｏ５０膜における、Ｖｔｈのσのペルグロムプロットを示す（図26）。同じＲｕ５０Ｍｏ５０膜であって、Ｃを添加していない場合である図24（ｂ）と比較して、Ｃを添加してアモルファス構造とした方が、σの値が小さくなることが確認できた。
図27にＣを５ｍｏｌ％添加したＲｕ５０Ｍｏ５０膜を用いて形成したペアトランジスタを用いた場合と単独のトランジスタを用いた場合におけるσの値の違いを示す。単独のトランジスタを用いた場合と、ペアトランジスタを用いた場合とは、σの値の差は約４ｍＶ程度であり、本実験においては、面内ばらつきの影響は小さく、上記実験結果（図26）は有意差であることが分かる。
以上より、Ｃを添加することにより、金属電極をアモルファス構造にできること、及び、アモルファス構造の金属電極を用いることにより、Ｖｔｈ（閾値）のばらつきを小さくできることを確認することができた。
（ｄ）実施例４
次に、特性制御膜の結晶構造がｆｃｃ構造の場合に、Ｖｔｈのばらつきが小さくなることを確認する。
まず、ｆｃｃ構造の金属（Pt,Pd,Ir,Au）と、ｂｃｃ構造の金属（W,Ta,Nb,Mo）とにおいて、面方位と仕事関数との関係については図28に示すとおりである（文献：H. B. Michaelson J. Appl. Phys. Vol. 48 (1977) 4729.）。試料は、各３個とした。本図から、ｂｃｃ構造では、面方位が（１００）面である場合に仕事関数が大きく、ｆｃｃ構造では、面方位が（１１１）面である場合に仕事関数が大きいことが確認されている。また、ｂｃｃ構造では、仕事関数の面方位依存性が高いことが示されている。
図29にｂｃｃ構造の純Ｍｏ、及びｆｃｃ構造の純Ｒｕについて、ＴＥＭによる平面画像、ＸＲＤによる二次元画像、及びヒストグラムを示す。尚、高誘電率薄膜としてＨｆＳｉＯＮ（２．５ｎｍ）／ＳｉＯ２（０．７ｎｍ）のトランジスタを用いた。また、高誘電率薄膜上に形成した特性制御膜としての純Ｍｏ膜または純Ｒｕ膜は、いずれの場合も膜厚１０ｎｍとした。さらに金属膜としてＷ膜を用い、その膜厚は５０ｎｍとした。本図から、純Ｍｏ、及び純Ｒｕは、いずれも多数の小さな結晶が集まっており、ヒストグラムからサイズ分布も似ていることが示されている。また、ＸＲＤによる二次元画像において、弧を描く回折像は、結晶構造がポリクリスタル構造であることを示している。
図30は、ｂｃｃ構造の純Ｍｏ、及びｆｃｃ構造の純Ｒｕについて、ゲート幅とＶｔｈのσとの関係を示す。本図から、ｂｃｃ構造の純Ｍｏの方が、ｆｃｃ構造の純Ｒｕよりもσの値が1.65倍大きくなることが確認された。これにより、結晶粒径がほぼ同じであっても、結晶構造によってＶｔｈのばらつきは異なり、ｆｃｃ構造の方がｂｃｃ構造よりもばらつきが小さいことが分かった。従って、結晶構造がｆｃｃ構造の材料を用いることにより、Ｖｔｈのばらつきをより抑制することができると考えられる。
（ｅ）実施例５
次に、特性制御膜として、ＴｉＮを用いた場合において、Ｃを添加することにより結晶粒径を小さくできること、及び、これによりＶｔｈのばらつきを抑制できることを確認する。尚、高誘電率薄膜としてＨｆＳｉＯＮ（２．５ｎｍ）／ＳｉＯ２（０．７ｎｍ）のトランジスタを用いた。また、高誘電率薄膜上に形成した特性制御膜としてのＴｉＮ膜は、膜厚５〜３０ｎｍとした。さらに金属膜としてＷ膜を用い、その膜厚は５０ｎｍとした。
ＴｉＮ膜のＴＥＭによる平面画像（図31）から、ＴｉＮ膜は、平均粒径が4.3nmと小さいことが確認できた。ところが、図32に示す、ＴｉＮ膜にＣを添加した場合のＸＲＤスペクトルから、Ｃ濃度の増加に伴い、ＸＲＤピークの強度が減少することが確認できた。これは、Ｃを添加することにより、結晶の大きさ、及び／又は、密度がさらに減少し得たことを示している。
図33に、ＴｉＮ膜と、Ｃを５ｍｏｌ％添加したＴｉＮ膜とにおけるペルグロムプロットを示す。尚、基板不純物濃度別に測定を行った。本図から、Ｃを添加することにより、Ｖｔｈのσの値が減少し、線形性が認められた。また、図34より、Ｃを添加したＴｉＮ膜を使用することにより、Ｖｔｈのσの値の基板不純物濃度依存性が確認できた。
以上の通り、特性制御膜としてＴｉＮを用いた場合においても、Ｃを添加することにより結晶粒径を小さくすることができ、これによりＶｔｈのばらつきを抑制できることが確認できた。さらに、Ｃを添加したＴｉＮ膜において、Ｖｔｈのσの値の基板不純物濃度依存性があることを確認できた。

Claims (7)

  1. 高誘電率薄膜上に形成される金属電極において、
    第１の電極材料を含有する金属膜と、
    第２の電極材料を含有し前記高誘電率薄膜と前記金属膜との間に形成された特性制御膜とを備え、
    前記金属膜又は前記特性制御膜を構成する材料の結晶粒径を小さくする元素を含有し、
    前記特性制御膜は前記第２の電極材料の高濃度層を有し、
    前記高濃度層が前記高誘電率薄膜と接触する面に形成され、
    前記高濃度層における前記第２の電極材料の濃度は前記特性制御膜の全体における前記第２の電極材料の平均濃度より高いことを特徴とする金属電極。
  2. 前記元素は、Ｃ，Ｏ，Ｎ，又はＡｌであることを特徴とする請求項１記載の金属電極。
  3. 前記特性制御膜の結晶構造がｆｃｃ構造であることを特徴とする請求項１に記載の金属電極。
  4. 前記第１の電極材料及び第２の電極材料は、Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ、及びこれらの窒化物からそれぞれ選択されることを特徴とする請求項１記載の金属電極。
  5. 前記特性制御膜は、貴金属を含有することを特徴とする請求項１記載の金属電極。
  6. 前記特性制御膜における前記第２の電極材料の平均濃度が、３ｍｏｌ％〜４０ｍｏｌ％であることを特徴とする請求項１に記載の金属電極。
  7. 請求項１〜６のうちいずれか１項に係る金属電極をＮチャネルに用いたことを特徴とする半導体素子。
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