JPH07288285A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07288285A JPH07288285A JP6150553A JP15055394A JPH07288285A JP H07288285 A JPH07288285 A JP H07288285A JP 6150553 A JP6150553 A JP 6150553A JP 15055394 A JP15055394 A JP 15055394A JP H07288285 A JPH07288285 A JP H07288285A
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- substrate
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電流駆動能力の低下がなく、且つトランジス
タＯＦＦ時のリーク電流の発生もなく動作特性が優れ、
ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが
共通の基板に形成された半導体装置の提供。 【構成】 ＮチャネルＭＯＳＦＥＴ１５とＰチャネルＭ
ＯＳＦＥＴ１６とが共通のＳｉ基板１１に形成された半
導体装置において、ＰチャネルＭＯＳＦＥＴ１６には、
ゲート電極１Ａ下のＳｉ基板１１の表面にＰ型層が形成
され、このＰ型層の面積が埋込チャネルのチャネル領域
面積と等しく設定され、Ｓｉ基板１１表面のＰ型層がソ
ース・ドレイン領域の少なくとも一方とは分離された構
成を有する。
タＯＦＦ時のリーク電流の発生もなく動作特性が優れ、
ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが
共通の基板に形成された半導体装置の提供。 【構成】 ＮチャネルＭＯＳＦＥＴ１５とＰチャネルＭ
ＯＳＦＥＴ１６とが共通のＳｉ基板１１に形成された半
導体装置において、ＰチャネルＭＯＳＦＥＴ１６には、
ゲート電極１Ａ下のＳｉ基板１１の表面にＰ型層が形成
され、このＰ型層の面積が埋込チャネルのチャネル領域
面積と等しく設定され、Ｓｉ基板１１表面のＰ型層がソ
ース・ドレイン領域の少なくとも一方とは分離された構
成を有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＮチャネルＭＯＳＦＥ
ＴとＰチャネルＭＯＳＦＥＴとが共通基板に形成され、
ＣＭＯＳ集積回路などに適用される半導体装置と、この
ような半導体装置の製造方法とに関する。
ＴとＰチャネルＭＯＳＦＥＴとが共通基板に形成され、
ＣＭＯＳ集積回路などに適用される半導体装置と、この
ような半導体装置の製造方法とに関する。
【０００２】
【従来の技術】埋込チャネル型のＰチャネルＭＯＳ型の
電界効果トランジスタ（以下ＰチャネルＭＯＳＦＥＴと
いう）は、ＮチャネルＭＯＳ型の電界効果トランジスタ
（以下ＮチャネルＦＥＴという）と同じＮ型のポリシリ
コンゲート電極を使用して、製造工程を簡略化でき、ま
た、電流駆動能力に優れているために広く利用されてい
る。ただ、ＰチャネルＭＯＳＦＥＴは、パンチスルー耐
圧に弱いという欠点があり、パンチスルー耐圧が要求さ
れる場合には、Ｐ型ポリシリコンゲート電極を備えた表
面チャネル型ＭＯＳＦＥＴが使用されている。
電界効果トランジスタ（以下ＰチャネルＭＯＳＦＥＴと
いう）は、ＮチャネルＭＯＳ型の電界効果トランジスタ
（以下ＮチャネルＦＥＴという）と同じＮ型のポリシリ
コンゲート電極を使用して、製造工程を簡略化でき、ま
た、電流駆動能力に優れているために広く利用されてい
る。ただ、ＰチャネルＭＯＳＦＥＴは、パンチスルー耐
圧に弱いという欠点があり、パンチスルー耐圧が要求さ
れる場合には、Ｐ型ポリシリコンゲート電極を備えた表
面チャネル型ＭＯＳＦＥＴが使用されている。
【０００３】一方、埋込チャネル型ＭＯＳＦＥＴに対し
ては、従来のプロセスにより製造できるというメリット
を利用して各種の提案がされている。例えば、特開平２
−１０２５４３公報には、ゲート電極をマスクとして基
板に不純物を導入した後で、ゲート電極の側面に形成し
たサイドウォールとゲート電極とをマスクとして、基板
と反対導電型の不純物を導入することにより、パンチス
ルー耐圧を増大することが提案されている。
ては、従来のプロセスにより製造できるというメリット
を利用して各種の提案がされている。例えば、特開平２
−１０２５４３公報には、ゲート電極をマスクとして基
板に不純物を導入した後で、ゲート電極の側面に形成し
たサイドウォールとゲート電極とをマスクとして、基板
と反対導電型の不純物を導入することにより、パンチス
ルー耐圧を増大することが提案されている。
【０００４】また、特開平２−２２８６２号公報には、
ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴと
を、共通の基板に形成する場合に、ライトリー・ドープ
・ドレイン構造（以下ＬＤＤ構造という）のｎ+ 層とｎ
- ポケット構造のｎ+ 層とを同時のイオン注入 により
形成し、製造工程を増加させずにｎ- ポケット構造を有
する半導体装置を製造することが提案されている。
ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴと
を、共通の基板に形成する場合に、ライトリー・ドープ
・ドレイン構造（以下ＬＤＤ構造という）のｎ+ 層とｎ
- ポケット構造のｎ+ 層とを同時のイオン注入 により
形成し、製造工程を増加させずにｎ- ポケット構造を有
する半導体装置を製造することが提案されている。
【０００５】
【発明が解決しようとする課題】■特開平２−１０２５
４３公報の開示によれば、パンチスルーなどの短チャネ
ル効果を抑制するために、ＬＤＤ構造のＮチャネルＭＯ
ＳＦＥＴのｎ- 層形成と同一の方法で、パンチスルース
トッパを形成することができ、パンチスルー耐圧は向上
するがドレイン電流が小さくなるという問題が生じる。
４３公報の開示によれば、パンチスルーなどの短チャネ
ル効果を抑制するために、ＬＤＤ構造のＮチャネルＭＯ
ＳＦＥＴのｎ- 層形成と同一の方法で、パンチスルース
トッパを形成することができ、パンチスルー耐圧は向上
するがドレイン電流が小さくなるという問題が生じる。
【０００６】また、特開平２−２２８６２号公報の開示
では、ドレイン電流の低下を抑えるために、シリコン基
板の表面をｐ- 層に変えているが、ソース・ドレインと
なるｐ- 層が、ゲート電極下に形成されるために短チャ
ネル効果に弱くなる。
では、ドレイン電流の低下を抑えるために、シリコン基
板の表面をｐ- 層に変えているが、ソース・ドレインと
なるｐ- 層が、ゲート電極下に形成されるために短チャ
ネル効果に弱くなる。
【０００７】本発明は、前述したようなＭＯＳＦＥＴの
特性の現状に鑑みてなされたものであり、その第１の目
的は、電流駆動能力の低下がなく、且つトランジスタＯ
ＦＦ時のリーク電流の発生もなく動作特性が優れ、Ｎチ
ャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通
の基板に形成された半導体装置を提供することにある。
特性の現状に鑑みてなされたものであり、その第１の目
的は、電流駆動能力の低下がなく、且つトランジスタＯ
ＦＦ時のリーク電流の発生もなく動作特性が優れ、Ｎチ
ャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通
の基板に形成された半導体装置を提供することにある。
【０００８】また、本発明の第２の目的は、電流駆動能
力の低下がなく、且つトランジスタＯＦＦ時のリーク電
流の発生もなく動作特性が優れ、ＮチャネルＭＯＳＦＥ
ＴとＰチャネルＭＯＳＦＥＴとが共通の基板に形成され
た半導体装置を製造する半導体装置の製造方法を提供す
ることにある。
力の低下がなく、且つトランジスタＯＦＦ時のリーク電
流の発生もなく動作特性が優れ、ＮチャネルＭＯＳＦＥ
ＴとＰチャネルＭＯＳＦＥＴとが共通の基板に形成され
た半導体装置を製造する半導体装置の製造方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】前記第１の目的を達成す
るために、請求項１記載の発明は、ＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴとが共通の基板に形成さ
れた半導体装置において、前記ＰチャネルＭＯＳＦＥＴ
では、埋込チャネルが設けられ、ゲート電極下の前記基
板の表面のＰ型層の面積が、前記埋込チャネルのチャネ
ル領域面積と等しく設定され、前記ゲート電極下の前記
基板表面のＰ型層が、ソース・ドレイン領域の少なくと
も一方と分離されていることを特徴とするものである。
るために、請求項１記載の発明は、ＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴとが共通の基板に形成さ
れた半導体装置において、前記ＰチャネルＭＯＳＦＥＴ
では、埋込チャネルが設けられ、ゲート電極下の前記基
板の表面のＰ型層の面積が、前記埋込チャネルのチャネ
ル領域面積と等しく設定され、前記ゲート電極下の前記
基板表面のＰ型層が、ソース・ドレイン領域の少なくと
も一方と分離されていることを特徴とするものである。
【００１０】前記第２の目的を達成するために、請求項
２記載の発明は、ＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴとを共通の基板に形成する半導体装置の製
造方法において、前記基板表面の全域にＰ型層を形成す
るＰ型層形成工程と、ゲート電極をマスクとして、Ｎ型
不純物を注入し、前記Ｐ型層とソース・ドレインを分離
するＮ型層を、前記基板内に前記Ｐ型層よりも深く形成
するＮ型層形成工程とを有し、前記ＰチャネルＭＯＳＦ
ＥＴに対して、埋込チャネルが形成され、ゲート電極下
の前記基板の表面にＰ型層が形成され、前記ゲート電極
下の前記基板表面のＰ型層の面積が、前記埋込チャネル
のチャネル領域面積と等しく設定され、前記ゲート電極
下の前記基板表面のＰ型層が、ソース・ドレイン領域の
少なくとも一方と分離されている前記半導体装置を製造
することを特徴とするものである。
２記載の発明は、ＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴとを共通の基板に形成する半導体装置の製
造方法において、前記基板表面の全域にＰ型層を形成す
るＰ型層形成工程と、ゲート電極をマスクとして、Ｎ型
不純物を注入し、前記Ｐ型層とソース・ドレインを分離
するＮ型層を、前記基板内に前記Ｐ型層よりも深く形成
するＮ型層形成工程とを有し、前記ＰチャネルＭＯＳＦ
ＥＴに対して、埋込チャネルが形成され、ゲート電極下
の前記基板の表面にＰ型層が形成され、前記ゲート電極
下の前記基板表面のＰ型層の面積が、前記埋込チャネル
のチャネル領域面積と等しく設定され、前記ゲート電極
下の前記基板表面のＰ型層が、ソース・ドレイン領域の
少なくとも一方と分離されている前記半導体装置を製造
することを特徴とするものである。
【００１１】前記第２の目的を達成するために、請求項
３記載の発明は、請求項２記載の発明において、Ｎ型層
形成工程において、Ｎ型不純物を、ＬＤＤ構造を有する
ＮチャネルＭＯＳ型電界効果トランジスタに、ＬＤＤ構
造形成時のＮ型不純物注入量よりも少ない量注入するこ
とを特徴とするものである。
３記載の発明は、請求項２記載の発明において、Ｎ型層
形成工程において、Ｎ型不純物を、ＬＤＤ構造を有する
ＮチャネルＭＯＳ型電界効果トランジスタに、ＬＤＤ構
造形成時のＮ型不純物注入量よりも少ない量注入するこ
とを特徴とするものである。
【００１２】
【作用】■請求項１記載の発明によると、ＮチャネルＭ
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが、共通の基板
に形成された半導体装置において、ＰチャネルＭＯＳＦ
ＥＴのゲート電極下の基板表面にＰ型層が形成される
が、該Ｐ型層では、埋込チャネルが基板上に形成され、
基板表面のＰ型層の面積が埋込チャネルのチャネル領域
面積と等しいために、ソース・ドレインとの分離を行な
うＮ型層がチャネル内部に入り込まない。このために、
チャネル長が短くなった場合でも、しきい値電圧が増大
する逆短チャネル効果が発生せず、電流駆動能力は低下
しない。また、基板表面のＰ型層がソース・ドレイン領
域の少なくとも一方と、Ｎ型層により分離されているの
で、トランジスタがＯＦＦ時のリーク電流が低減され
る。
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが、共通の基板
に形成された半導体装置において、ＰチャネルＭＯＳＦ
ＥＴのゲート電極下の基板表面にＰ型層が形成される
が、該Ｐ型層では、埋込チャネルが基板上に形成され、
基板表面のＰ型層の面積が埋込チャネルのチャネル領域
面積と等しいために、ソース・ドレインとの分離を行な
うＮ型層がチャネル内部に入り込まない。このために、
チャネル長が短くなった場合でも、しきい値電圧が増大
する逆短チャネル効果が発生せず、電流駆動能力は低下
しない。また、基板表面のＰ型層がソース・ドレイン領
域の少なくとも一方と、Ｎ型層により分離されているの
で、トランジスタがＯＦＦ時のリーク電流が低減され
る。
【００１３】請求項２記載の発明によると、Ｐ型層形成
工程で、基板表面の全域にＰ型層が形成され、Ｎ型層形
成工程では、ゲート電極をマスクとしてＮ型不純物が注
入され、Ｐ型層とソース・ドレインを分離するＮ型層が
Ｎ型基板内に、Ｐ型層よりも深く形成される。このよう
にして、請求項２記載の発明により、ＰチャネルＭＯＳ
ＦＥＴの基板表面のＰ型層の面積が、埋込チャネルのチ
ャネル領域面積と等しく、基板表面のＰ型層がソース・
ドレイン領域の少なくとも一方と分離され、Ｎチャネル
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通の基板
に形成された半導体装置が製造される。
工程で、基板表面の全域にＰ型層が形成され、Ｎ型層形
成工程では、ゲート電極をマスクとしてＮ型不純物が注
入され、Ｐ型層とソース・ドレインを分離するＮ型層が
Ｎ型基板内に、Ｐ型層よりも深く形成される。このよう
にして、請求項２記載の発明により、ＰチャネルＭＯＳ
ＦＥＴの基板表面のＰ型層の面積が、埋込チャネルのチ
ャネル領域面積と等しく、基板表面のＰ型層がソース・
ドレイン領域の少なくとも一方と分離され、Ｎチャネル
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通の基板
に形成された半導体装置が製造される。
【００１４】請求項３記載の発明によると、請求項２記
載の発明において、Ｎ型層形成工程では、Ｎ型不純物
が、ＬＤＤ構造を有するＮチャネルＭＯＳＦＥＴに、Ｌ
ＤＤ構造形成時のＮ型不純物注入量より少ない量注入さ
れる。このようにして、請求項３記載の発明により、Ｐ
チャネルＭＯＳＦＥＴの基板表面のＰ型層の面積が、埋
込チャネルのチャネル領域面積と等しく、基板表面のＰ
型層がソース・ドレイン領域の少なくとも一方と分離さ
れ、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
とが共通の基板に形成された半導体装置が製造される。
載の発明において、Ｎ型層形成工程では、Ｎ型不純物
が、ＬＤＤ構造を有するＮチャネルＭＯＳＦＥＴに、Ｌ
ＤＤ構造形成時のＮ型不純物注入量より少ない量注入さ
れる。このようにして、請求項３記載の発明により、Ｐ
チャネルＭＯＳＦＥＴの基板表面のＰ型層の面積が、埋
込チャネルのチャネル領域面積と等しく、基板表面のＰ
型層がソース・ドレイン領域の少なくとも一方と分離さ
れ、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
とが共通の基板に形成された半導体装置が製造される。
【００１５】
【実施例】以下、本発明を電界効果トランジスタの製造
法の一実施例に基づいて、図１ないし図４を参照して説
明する。図１ないし図４はそれぞれ、本発明に係る半導
体装置の製造方法の一実施例の第１の工程ないし第４の
工程の説明図である。
法の一実施例に基づいて、図１ないし図４を参照して説
明する。図１ないし図４はそれぞれ、本発明に係る半導
体装置の製造方法の一実施例の第１の工程ないし第４の
工程の説明図である。
【００１６】先ず、図１に示すように、従来から知られ
ている技術により、Ｐ型のＳｉ基板１１中にＮ型のＮウ
ェルを形成し、その境界表面部を絶縁層１３で互いに分
離することにより、ＮチャネルＭＯＳＦＥＴ及びＰチャ
ネルＭＯＳＦＥＴの形成領域をそれぞれ形成し、次いで
両端部に素子分離絶縁層５を形成する。また、各チャネ
ルの形成領域に対して、チャネルドーズ３、４を施し、
その後にＳｉ基板１１の表面に弗化硼素（ＢＦ2 ）を注
入して、トランジスタのしきい値電圧を所定の値に設定
する。この状態では、Ｐウェル上のチャネルドーズ層３
はＰウェルよりも濃いＰ型となっており、また、Ｎウェ
ル上のチャネルドーズ層４はＰ型に極性が変化してい
る。続いてＳｉ基板の全表面にゲート酸化膜２を形成
し、この酸化膜２上にゲート電極用の高不純物濃度のＮ
型ポリシリコン膜１を形成する。
ている技術により、Ｐ型のＳｉ基板１１中にＮ型のＮウ
ェルを形成し、その境界表面部を絶縁層１３で互いに分
離することにより、ＮチャネルＭＯＳＦＥＴ及びＰチャ
ネルＭＯＳＦＥＴの形成領域をそれぞれ形成し、次いで
両端部に素子分離絶縁層５を形成する。また、各チャネ
ルの形成領域に対して、チャネルドーズ３、４を施し、
その後にＳｉ基板１１の表面に弗化硼素（ＢＦ2 ）を注
入して、トランジスタのしきい値電圧を所定の値に設定
する。この状態では、Ｐウェル上のチャネルドーズ層３
はＰウェルよりも濃いＰ型となっており、また、Ｎウェ
ル上のチャネルドーズ層４はＰ型に極性が変化してい
る。続いてＳｉ基板の全表面にゲート酸化膜２を形成
し、この酸化膜２上にゲート電極用の高不純物濃度のＮ
型ポリシリコン膜１を形成する。
【００１７】次いで、図２に示すように、Ｎ型ポリシリ
コン膜１をエッチングすることによりゲート電極１Ａを
形成し、得られたゲート電極１Ａをマスクとして、燐
（Ｐ）を注入（２０ＫｅＶ−２×１０13ｃｍ-2）して、
ＮチャネルＭＯＳＦＥＴに対して低濃度ソースドレイン
領域、即ちＬＤＤ領域（ｎ- 層）６を形成する。この工
程では、Ｎウェル上はレジスト７で覆われている。
コン膜１をエッチングすることによりゲート電極１Ａを
形成し、得られたゲート電極１Ａをマスクとして、燐
（Ｐ）を注入（２０ＫｅＶ−２×１０13ｃｍ-2）して、
ＮチャネルＭＯＳＦＥＴに対して低濃度ソースドレイン
領域、即ちＬＤＤ領域（ｎ- 層）６を形成する。この工
程では、Ｎウェル上はレジスト７で覆われている。
【００１８】次に、図３に示す工程に進み、Ｐウェル及
びＮウェル上の全面にＮ型不純物として砒素（Ａｓ）を
注入（１００ＫｅＶ−６×１０12ｃｍ-2）することによ
り、Ｎウェル上のゲート電極下部以外の表面Ｐ型層をＮ
型に変える。
びＮウェル上の全面にＮ型不純物として砒素（Ａｓ）を
注入（１００ＫｅＶ−６×１０12ｃｍ-2）することによ
り、Ｎウェル上のゲート電極下部以外の表面Ｐ型層をＮ
型に変える。
【００１９】そして、図４に示す工程に進み、Ｏ3 −Ｔ
ＥＯＳ成膜とエッチバック処理を行なうことにより、Ｐ
チャネル及びＮチャネルの各ゲート１Ａの両側にサイド
ウォールスペーサ８を形成し、Ｎウェル上をレジストで
覆い、Ｐウェルのみに砒素（Ａｓ）を注入（５０ＫｅＶ
−４×１０15ｃｍ-2）する。次いでＰウェルをレジスト
で覆い、ＮウェルのみにＢＦ2 を注入（２０ＫｅＶ−３
×１０15ｃｍ-2）する。そして、ＲＴＡ法により不純物
を活性化させることによりソースドレイン領域を形成す
る。
ＥＯＳ成膜とエッチバック処理を行なうことにより、Ｐ
チャネル及びＮチャネルの各ゲート１Ａの両側にサイド
ウォールスペーサ８を形成し、Ｎウェル上をレジストで
覆い、Ｐウェルのみに砒素（Ａｓ）を注入（５０ＫｅＶ
−４×１０15ｃｍ-2）する。次いでＰウェルをレジスト
で覆い、ＮウェルのみにＢＦ2 を注入（２０ＫｅＶ−３
×１０15ｃｍ-2）する。そして、ＲＴＡ法により不純物
を活性化させることによりソースドレイン領域を形成す
る。
【００２０】このようにして製造したＮチャネルＭＯＳ
ＦＥＴ１５のＬＤＤ領域（ｎ- 層）９はゲート電極下部
分では燐（Ｐ）が拡散しており、その濃度分布が緩やか
な勾配をしているために、ソース、ドレイン間の電界緩
和が実現され、砒素（Ａｓ）の注入によりサイドウォー
ル８下でのｎ- 層９ａが低抵抗化されるのでドレイン電
流が増大する。
ＦＥＴ１５のＬＤＤ領域（ｎ- 層）９はゲート電極下部
分では燐（Ｐ）が拡散しており、その濃度分布が緩やか
な勾配をしているために、ソース、ドレイン間の電界緩
和が実現され、砒素（Ａｓ）の注入によりサイドウォー
ル８下でのｎ- 層９ａが低抵抗化されるのでドレイン電
流が増大する。
【００２１】一般に、ＦＥＴの動作周波数限界を定める
遮断周波数ｆｃは、ゲート長（ソース・ドレイン間距
離）Ｗｄに反比例する。従って、遮断周波数ｆｃを大き
く取るために、ゲート長を短縮していくと、空乏層の影
響がゲート電極下にまで及んで、しきい値電圧の減少な
どの短チャネル効果が現われ、ＦＥＴとしての特性が損
なわれる。本実施例によると、ＰチャネルＭＯＳＦＥＴ
１６では、砒素（Ａｓ）がゲート電極１ＡのＳｉ表面に
は殆ど入り込まないために、ゲート電極１Ａ下部分は全
てＰ型層となっている。このために、ゲート長が短くな
った時の短チャネル効果によるしきい値電圧の減少及び
ゲート電極１Ａ下のキャリァ移動度の低下がなく、Ｐ型
表面層とソース・ドレインとの分離によるドレイン電流
の減少を抑制することが可能になる。また、ソース・ド
レイン間距離が、ゲート電極寸法より長く、Ｐ型表面層
とソースドレインとが分離されているので、ゲート電圧
ＶG ＝０時のドレイン電流のリークを殆ど完全に防止す
ることが可能になる。さらに、ＰチャネルＭＯＳＦＥＴ
１６では、Ｓｉ基板表面のＰ型層面積をチャネル面積と
等しくすることにより、ソース・ドレインとの分離を行
なうＮ型層がチャネル内部に入り込まない構造になり、
チャネル長が短くなった場合にも、しきい値電圧が増大
するという逆短チャネル効果が生じることがなく、電流
駆動能力の低下を抑えることができる。
遮断周波数ｆｃは、ゲート長（ソース・ドレイン間距
離）Ｗｄに反比例する。従って、遮断周波数ｆｃを大き
く取るために、ゲート長を短縮していくと、空乏層の影
響がゲート電極下にまで及んで、しきい値電圧の減少な
どの短チャネル効果が現われ、ＦＥＴとしての特性が損
なわれる。本実施例によると、ＰチャネルＭＯＳＦＥＴ
１６では、砒素（Ａｓ）がゲート電極１ＡのＳｉ表面に
は殆ど入り込まないために、ゲート電極１Ａ下部分は全
てＰ型層となっている。このために、ゲート長が短くな
った時の短チャネル効果によるしきい値電圧の減少及び
ゲート電極１Ａ下のキャリァ移動度の低下がなく、Ｐ型
表面層とソース・ドレインとの分離によるドレイン電流
の減少を抑制することが可能になる。また、ソース・ド
レイン間距離が、ゲート電極寸法より長く、Ｐ型表面層
とソースドレインとが分離されているので、ゲート電圧
ＶG ＝０時のドレイン電流のリークを殆ど完全に防止す
ることが可能になる。さらに、ＰチャネルＭＯＳＦＥＴ
１６では、Ｓｉ基板表面のＰ型層面積をチャネル面積と
等しくすることにより、ソース・ドレインとの分離を行
なうＮ型層がチャネル内部に入り込まない構造になり、
チャネル長が短くなった場合にも、しきい値電圧が増大
するという逆短チャネル効果が生じることがなく、電流
駆動能力の低下を抑えることができる。
【００２２】また、図３に示す砒素（Ａｓ）の注入工程
で、レジストによりＰチャネルＭＯＳＦＥＴ１６のソー
ス側のみを覆うことにより、表面Ｐ型層とソースとをつ
ないで、電流駆動能力を向上させることができる。
で、レジストによりＰチャネルＭＯＳＦＥＴ１６のソー
ス側のみを覆うことにより、表面Ｐ型層とソースとをつ
ないで、電流駆動能力を向上させることができる。
【００２３】一方製造上では、ソース・ドレインとの分
離を行なうＮ型層をゲート電極１Ａをマスクとして形成
しているので、写真製版工程を増やさずに製造が可能で
あり、表面Ｐ型層よりソース・ドレインとの分離を行な
うためのＮ型層をＰ型層よりも基板深くに形成し、且つ
拡散しにくい砒素（Ａｓ）を使用することにより、基板
表面でのＮ型層のチャネル領域への入り込みを防止し
て、ＰチャネルＭＯＳＦＥＴのソース・ドレインのパン
チスルーが抑制可能である。また、ＮチャネルＭＯＳＦ
ＥＴ１５のＬＤＤ領域９ａ、即ち低濃度Ｎ型領域にさら
に砒素（Ａｓ）を注入するので、ＬＤＤ領域９ａの抵抗
が低下し、電流駆動能力が向上する。さらに、砒素（Ａ
ｓ）の注入量がＬＤＤ領域９ａ形成のためのＮ型不純物
の注入量よりも少なく、砒素（Ａｓ）が拡散しにくいた
めに、ＬＤＤ領域９のチャネル内側への入り込みがこの
ことで影響されず、短チャネル効果の悪影響なしに、Ｎ
チャネルＭＯＳＦＥＴ１５とＰチャネルＭＯＳＦＥＴ１
６とを共通のＳｉ基板１１に形成する半導体装置を製造
することが可能になる。
離を行なうＮ型層をゲート電極１Ａをマスクとして形成
しているので、写真製版工程を増やさずに製造が可能で
あり、表面Ｐ型層よりソース・ドレインとの分離を行な
うためのＮ型層をＰ型層よりも基板深くに形成し、且つ
拡散しにくい砒素（Ａｓ）を使用することにより、基板
表面でのＮ型層のチャネル領域への入り込みを防止し
て、ＰチャネルＭＯＳＦＥＴのソース・ドレインのパン
チスルーが抑制可能である。また、ＮチャネルＭＯＳＦ
ＥＴ１５のＬＤＤ領域９ａ、即ち低濃度Ｎ型領域にさら
に砒素（Ａｓ）を注入するので、ＬＤＤ領域９ａの抵抗
が低下し、電流駆動能力が向上する。さらに、砒素（Ａ
ｓ）の注入量がＬＤＤ領域９ａ形成のためのＮ型不純物
の注入量よりも少なく、砒素（Ａｓ）が拡散しにくいた
めに、ＬＤＤ領域９のチャネル内側への入り込みがこの
ことで影響されず、短チャネル効果の悪影響なしに、Ｎ
チャネルＭＯＳＦＥＴ１５とＰチャネルＭＯＳＦＥＴ１
６とを共通のＳｉ基板１１に形成する半導体装置を製造
することが可能になる。
【００２４】
【発明の効果】請求項１記載の発明によると、Ｎチャネ
ルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通の基
板に形成された半導体装置において、ＰチャネルＭＯＳ
ＦＥＴでは、ゲート電極下の基板表面にＰ型層が形成さ
れ、該Ｐ型層の面積が埋込チャネルのチャネル領域面積
と等しく設定され、ソースドレインとの分離を行なうＮ
型層がチャネル内部に入り込まないので、チャネル長が
短くなった場合でも、しきい値電圧が増大する逆短チャ
ネル効果が発生せず、電流駆動能力の低下はなく、基板
表面のｐ型層がソースドレイン領域の少なくとも一方
と、ｎ型層により分離されているので、トランジスタが
ＯＦＦ時のリーク電流が低減され優れた動作特性が得ら
れる。請求項２記載の発明によると、Ｐ型層形成工程
で、基板表面の全域にＰ型層を形成し、Ｎ型層形成工程
で、ゲート電極をマスクとして、Ｎ型不純物を注入し、
Ｐ型層とソース・ドレインを分離するＮ型層を、Ｎ型基
板内にＰ型層よりも深く形成することにより、Ｐチャネ
ルＭＯＳＦＥＴでは、ゲート電極下の基板表面にＰ型層
が形成され、該Ｐ型層の面積が埋込チャネルのチャネル
領域面積と等しく、基板表面のＰ型層がソースドレイン
領域の少なくとも一方とＮ型層により分離されていて、
電流駆動能力の低下がなく、リーク電流が低減され、パ
ンチスルー耐圧が高くて優れた動作特性を有し、Ｎチャ
ネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通の
基板に形成された半導体装置を製造工程を短縮して製造
することが可能になる。請求項３記載の発明によると、
請求項２記載の発明において、Ｎ型層形成工程におい
て、Ｎ型不純物を、ＬＤＤ構造を有するＮチャネルＭＯ
ＳＦＥＴに、ＬＤＤ構造形成時のＮ型不純物注入量より
少ない量注入することにより、ＰチャネルＭＯＳＦＥＴ
では、ゲート電極下の基板表面にＰ型層が形成され、該
Ｐ型層の面積が埋込チャネルのチャネル領域面積と等し
く、基板表面のＰ型層がソースドレイン領域の少なくと
も一方とＮ型層により分離されていて、短チャネル効果
の悪影響なしに電流駆動能力が高められ、リーク電流が
低減され、パンチスルー耐圧が高くて優れた動作特性を
有し、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
Ｔとが共通の基板に形成された半導体装置を製造工程を
短縮して製造することが可能になる。
ルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通の基
板に形成された半導体装置において、ＰチャネルＭＯＳ
ＦＥＴでは、ゲート電極下の基板表面にＰ型層が形成さ
れ、該Ｐ型層の面積が埋込チャネルのチャネル領域面積
と等しく設定され、ソースドレインとの分離を行なうＮ
型層がチャネル内部に入り込まないので、チャネル長が
短くなった場合でも、しきい値電圧が増大する逆短チャ
ネル効果が発生せず、電流駆動能力の低下はなく、基板
表面のｐ型層がソースドレイン領域の少なくとも一方
と、ｎ型層により分離されているので、トランジスタが
ＯＦＦ時のリーク電流が低減され優れた動作特性が得ら
れる。請求項２記載の発明によると、Ｐ型層形成工程
で、基板表面の全域にＰ型層を形成し、Ｎ型層形成工程
で、ゲート電極をマスクとして、Ｎ型不純物を注入し、
Ｐ型層とソース・ドレインを分離するＮ型層を、Ｎ型基
板内にＰ型層よりも深く形成することにより、Ｐチャネ
ルＭＯＳＦＥＴでは、ゲート電極下の基板表面にＰ型層
が形成され、該Ｐ型層の面積が埋込チャネルのチャネル
領域面積と等しく、基板表面のＰ型層がソースドレイン
領域の少なくとも一方とＮ型層により分離されていて、
電流駆動能力の低下がなく、リーク電流が低減され、パ
ンチスルー耐圧が高くて優れた動作特性を有し、Ｎチャ
ネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが共通の
基板に形成された半導体装置を製造工程を短縮して製造
することが可能になる。請求項３記載の発明によると、
請求項２記載の発明において、Ｎ型層形成工程におい
て、Ｎ型不純物を、ＬＤＤ構造を有するＮチャネルＭＯ
ＳＦＥＴに、ＬＤＤ構造形成時のＮ型不純物注入量より
少ない量注入することにより、ＰチャネルＭＯＳＦＥＴ
では、ゲート電極下の基板表面にＰ型層が形成され、該
Ｐ型層の面積が埋込チャネルのチャネル領域面積と等し
く、基板表面のＰ型層がソースドレイン領域の少なくと
も一方とＮ型層により分離されていて、短チャネル効果
の悪影響なしに電流駆動能力が高められ、リーク電流が
低減され、パンチスルー耐圧が高くて優れた動作特性を
有し、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
Ｔとが共通の基板に形成された半導体装置を製造工程を
短縮して製造することが可能になる。
【図１】本発明の電界効果トランジスタの製造方法の一
実施例の第１の工程の説明図である。
実施例の第１の工程の説明図である。
【図２】本発明の電界効果トランジスタの製造方法の一
実施例の第２の工程の説明図である。
実施例の第２の工程の説明図である。
【図３】本発明の電界効果トランジスタの製造方法の一
実施例の第３の工程の説明図である。
実施例の第３の工程の説明図である。
【図４】本発明の電界効果トランジスタの製造方法の一
実施例の第４の工程の説明図である。
実施例の第４の工程の説明図である。
１ Ｎ型ポリシリコン膜 １Ａ ゲート電極 ２ ゲート酸化膜 ３、４ チャネルドーズ ５ 素子分離絶縁層 ６、９ ＬＤＤ領域
Claims (5)
- 【請求項１】 ＮチャネルＭＯＳＦＥＴとＰチャネルＭ
ＯＳＦＥＴとが共通の基板に形成された半導体装置にお
いて、 前記ＰチャネルＭＯＳＦＥＴでは、埋込チャネルが設け
られ、ゲート電極下の前記基板の表面のＰ型層の面積
が、前記埋込チャネルのチャネル領域面積と等しく設定
され、前記ゲート電極下の前記基板表面のＰ型層が、ソ
ース・ドレイン領域の少なくとも一方と分離されている
ことを特徴とする半導体装置。 - 【請求項２】■ＮチャネルＭＯＳＦＥＴとＰチャネルＭ
ＯＳＦＥＴとを共通の基板に形成する半導体装置の製造
方法において、 基板表面の全域にＰ型層を形成するＰ型層形成工程と、
ゲート電極をマスクとして、Ｎ型不純物を注入し、前記
Ｐ型層とソース・ドレインを分離するＮ型層を、前記基
板内に前記Ｐ型層よりも深く形成するＮ型層形成工程と
を有し、 前記ＰチャネルＭＯＳＦＥＴに対して、埋込チャネルが
形成され、ゲート電極下の前記基板の表面にＰ型層が形
成され、前記ゲート電極下の前記基板表面のＰ型層の面
積が、前記埋込チャネルのチャネル領域面積よりも大き
く設定され、前記ゲート電極下の前記基板表面のＰ型層
が、ソース・ドレイン領域の少なくとも一方と分離され
ている前記半導体装置を製造することを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記Ｎ型層形成工程において、ＬＤＤ構
造を有するＮチャネルＭＯＳＦＥＴに、前記Ｎ型不純物
を、ＮチャネルＭＯＳＦＥＴのＬＤＤ構造形成時のＮ型
不純物注入量よりも少ない量注入することを特徴とする
請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記基板表面のＰ型層が、ソース領域と
ドレイン領域の何れか一方と接続していることを特徴と
する請求項１記載の半導体装置。 - 【請求項５】 前記基板表面のＰ型層が、ソース領域と
ドレイン領域の何れか一方と接続していることを特徴と
する請求項２または請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6150553A JPH07288285A (ja) | 1994-02-24 | 1994-06-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142794 | 1994-02-24 | ||
| JP6-51427 | 1994-02-24 | ||
| JP6150553A JPH07288285A (ja) | 1994-02-24 | 1994-06-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288285A true JPH07288285A (ja) | 1995-10-31 |
Family
ID=26391963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6150553A Pending JPH07288285A (ja) | 1994-02-24 | 1994-06-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288285A (ja) |
-
1994
- 1994-06-08 JP JP6150553A patent/JPH07288285A/ja active Pending
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