CN100337323C

CN100337323C - 高压集成电路制造工艺

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Publication number: CN100337323C
Application number: CNB02160536XA
Authority: CN
Inventors: 王伟国; 黄海涛; 王燕; 陆晓敏; 陈康民; 王浩; 吕浩; 冯慧钦; 杨炬; 樊芸; 樊荣海; 肖世红; 杨晶琦
Original assignee: Shanghai Beiling Co Ltd
Current assignee: Shanghai Beiling Co Ltd
Priority date: 2002-12-31
Filing date: 2002-12-31
Publication date: 2007-09-12
Anticipated expiration: 2022-12-31
Also published as: CN1514480A

Abstract

本发明涉及一种高压集成电路制造工艺，其特点是包括以下步骤：一、选择衬底材料；二、在衬底材料形成氧化层后形成P型埋层区域；三、漂光二氧化硅后生长外延层；四、在外延后生长氧化层，经光刻构图预注入氧化层后形成上隔离；五、生长氧化层经光刻构图预注入氧化层后形成P-区域和P阱区域；六、P阱推进后，进行P环区域的光刻，预注入氧化形成P+环；七、P环推进后，淀积多晶硅且磷注入，经光刻和刻蚀形成第一层多晶的区域；八、第一层多晶刻蚀后，再淀积氧化层形成栅氧化，成为第一层多晶与第二层多晶之间介质层；九、淀积第二层多晶，分别进行P+区域、N+区域、接触孔区域的构图，形成第二层多晶与铝线之间介质层。由此本发明能使器件耐高压。

Description

高压集成电路制造工艺

技术领域

本发明涉及一种集成电路制造工艺，尤其涉及一种700伏3um P阱的高压集成电路制造工艺。

背景技术

现有技术的LDMOS器件的耐压只有500V，而且其特征尺寸较大是4um；并且LDMOS器件耐压500V，并不能保证380V的工作电压。

高压工艺的制造并不是简单的集成电路制造工艺，其主要特点就是高压，要实现高耐压，这与器件结构的设计有着密切的关系。由于现有技术工艺中没有采用LDD、场限环、多晶保护环等终端技术，因此不能提高击穿电压和对器件的可靠性。

发明内容

本发明的目的在于提供一种集成电路制造工艺，它能使制造工艺的工作电压达到380V，并使所制造的器件耐高压。

本发明的目的是这样实现的：

一种高压集成电路制造工艺，其特点是包括以下步骤：

第一，衬底材料选择步骤；

第二，形成P型埋层步骤，在衬底材料形成氧化层，形成P型埋层的区域；

第三，外延的生长步骤，漂光二氧化硅后，生长外延层；

第四，上隔离的形成步骤，在外延后生长氧化层，经光刻构图，预注入氧化层后形成；

第五，P-区域和P阱区域的形成步骤，生长氧化层经光刻构图，预注入氧化层形成；

第六，P+环的形成步骤，P阱推进后，进行P环区域的光刻，预注入氧化形成；

第七，第一层多晶的区域的选择步骤，在P环推进后，淀积多晶硅且磷注入，经光刻和刻蚀形成；

第八，第一层多晶与第二层多晶之间介质层的选择步骤，第一层多晶刻蚀后，再淀积氧化层，形成栅氧化；

第九，第二层多晶与铝线之间介质的选择步骤，淀积第二层多晶，分别进行P+区域、N+区域、接触孔区域的构图形成。

在上述的高压集成电路制造工艺中，其中，所述的步骤二中包括：

1)首先在硅衬底上形成一次大于5000A的氧化层；

2)然后在该氧化层上涂一层光致抗蚀剂，进行光刻构图，以暴露形成BLP层的区域；

3)腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层700A左右的氧化层，作为预注入氧化层；

4)在进行P型埋层区域硼注入后，对其进行推进，推进温度1000℃左右，在氮气N2和氧气O2的气氛下进行，并生长大于10000A的氧化层。

在上述的高压集成电路制造工艺中，其中，所述的步骤四中包括：

1)外延后再生长一层6000A左右的氧化层，作为上隔离注入的阻挡层；

2)通过涂附光致抗蚀剂，进行光刻构图，暴露上隔离区域，去除光致抗蚀剂，长700A左右的预注入氧化层后；

3)进行硼注入，注入后在氮气N2气氛下，且温度为1225℃，推进约8个小时，以保证隔离完全。

在上述的高压集成电路制造工艺中，其中，所述的步骤五中包括：

1)漂光二氧化硅后，生长一层大于5000A的氧化层；

2)接着涂附光致抗蚀剂，进行光刻构图，暴露P-区域，去除光致抗蚀剂，长700A左右的预注入氧化层；

3)然后进行硼注入，注入后再涂附光致抗蚀剂，进行光刻构图，暴露P阱区域；

4)再进行硼注入，注入后去除光致抗蚀剂，再在温度1175℃下推进160分钟，使P-区域的结深约3.7um、P阱区域的结深约4.5um；

在上述的高压集成电路制造工艺中，其中，所述的步骤六中包括：

1)P阱推进后，涂上一层光致抗蚀剂，进行P环区域的光刻，暴露P环区域，去除光致抗蚀剂后，生长一层预注入氧化至700A的氧化层，然后进行P环区域的硼注入；

2)接着再在温度1175℃下推进25分钟，得到P环的结深3um；

在上述的高压集成电路制造工艺中，其中，所述的步骤八中包括：

1)在第一层多晶刻蚀后，再淀积一层大于5000A厚的氧化层，作为第一层多晶和第二层多晶之间的介质层，并在900℃左右的温度下，氧气O2气氛下进行增密；

2)涂附一层光致抗蚀剂，进行有源区区域的构图，腐蚀掉暴露区域的氧化层，然后去除光致抗蚀剂，再在900℃左右，氧气O2气氛下生长900A左右的氧化层，作为栅氧化。

在上述的高压集成电路制造工艺中，其中，所述的步骤九中包括：

1)淀积第二层多晶，其厚度范围5000～6000A，再进行磷掺杂，然后光刻多晶，刻蚀多晶；

2)涂附一层光致抗蚀剂，进行P+区域的构图，再进行硼注入，注入后去除光致抗蚀剂；

3)涂附一层光致抗蚀剂，进行N+区域的构图，再进行磷注入，注入后去除光致抗蚀剂；

4)淀积一层大于10000A的磷硅玻璃体PSG，再进行磷硅玻璃体PSG流动；

5)涂附一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的磷硅玻璃体PSG；

6)淀积大于1微米的铝硅AlSi(AL)，然后光刻铝层，刻蚀铝硅AlSi；

7)淀积一层1微米厚的氮化硅Si3N4作为保护层，以提高器件的可靠性；

8)然后光刻压点，再刻蚀压点区域的氮化硅Si3N4。

本发明高压集成电路制造工艺由于采用了上述的技术方案，使之与现有技术集成电路制造工艺相比，具有以下的优点和积极效果：

1.本发明由于采用了LDD、场限环和多晶保护环结构，而场限环能降低PN结的曲率半径引起的高电场，从而提高击穿电压，LDD区能承受了大部分电压，对器件的表面击穿也有好处；多晶技术环技术的采用主要是在器件表面起到饼蔽的作用，对器件的可靠性有好处；从而使LDMOS的耐压能达到700V；

2.本发明由于采用了CMOS工艺加PN结隔离技术的设计思路，因此能与常规3umP阱CMOS工艺的兼容；

3.本发明的制造工艺，使功率电路简化，重量、体积、成本减少；同时，工艺适用与信号处理、显示驱动、电机驱动、智能开关等功率集成电路的加工制造。

附图说明

通过以下对本发明高压集成电路制造工艺的一实施例结合其附图的描述，可以进一步理解本发明的目的、具体结构特征和优点。其中，附图为：

图1是本发明采用的原始半导体硅片的示意图；

图2是本发明中进行第一次初氧的示意图；

图3是本发明中进行BLP埋层注入的示意图；

图4是本发明中进行BLP推进后的示意图；

图5是本发明中生长外延层的示意图；

图6是本发明中进行第二次初氧的示意图；

图7是本发明中进行上隔离注入的示意图；

图8是本发明中进行上隔离推进后的示意图；

图9是本发明中漂光Si氧气O2后第三次初氧的示意图；

图10是本发明中进行P-区域注入的示意图；

图11是本发明中进行P阱区域注入的示意图；

图12是本发明中进行P阱推进后的示意图；

图13是本发明中进行P+环区域注入的示意图；

图14是本发明中进行P+环推进后的示意图；

图15是本发明中进行第一层多晶刻蚀后的示意图；

图16是本发明中进行LTO淀积后的示意图；

图17是本发明中进行栅氧化后的示意图；

图18是本发明中进行第二层多晶刻蚀后的示意图；

图19是本发明中进行P+区域注入的示意图；

图20是本发明中进行N+区域注入的示意图；

图21是本发明中进行磷硅玻璃体PSG淀积的示意图；

图22是本发明中进行接触孔刻蚀后的示意图；

图23是本发明中进行铝溅射后的示意图；

图24是本发明中进行铝刻蚀后的示意图；

图25是本发明中进行钝化层淀积后的示意图。

具体实施方式

请参见图1至图25所示，本发明一种高压集成电路制造工艺，包括以下步骤：

第一，衬底材料选择步骤(见图1所示)，图1所示的是原始半导体硅片1的示意图。在本发明中原始硅片衬底1可采用P(100)晶向，电阻率为25～42ohm*cm的硅抛光片；

第二，形成BLP埋层步骤(见图2至图4所示)，包括：

(1)首先在硅衬底1上形成一次大于5000A的氧化层2(图2)；

(2)然后在该氧化层2上涂一层光致抗蚀剂，进行光刻构图，以暴露形成BLP层的区域；

(3)腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层700A左右的氧化层，作为预注入氧化层(图3)；

(4)在进行BLP区域硼注入后，对其进行推进，推进温度1000℃左右，在氮气N2和氧气O2的气氛下进行，并生长大于10000A的氧化层4(图5)。

第三，外延的生长步骤(见图6所示)，漂光二氧化硅后，生长外延层5，在本实施例中，外延厚度掌握在20um左右，且电阻率控制在12ohm*cm。

第四，上隔离的形成步骤(见图6至图8所示)，包括：

(1)外延后再生长一层6000A左右的氧化层，作为上隔离注入的阻挡层(图6)；

(2)通过涂附光致抗蚀剂，进行光刻构图，暴露上隔离区域，去除光致抗蚀剂，长700A左右的预注入氧化层后(图7)；

(3)进行硼注入6，注入后在氮气N2(中文)气氛下，且温度为1225℃，推进约8个小时，以保证隔离完全(图8)。

第五，P-区域和P阱PWELL区域的形成步骤(见图9至图12所示)，包括：

(1)漂光二氧化硅后，生长一层大于5000A的氧化层7(图9)；

(2)接着涂附光致抗蚀剂，进行光刻构图，暴露P-区域，去除光致抗蚀剂，长700A左右的预注入氧化层8(图10)；

(3)然后进行硼注入，注入后再涂附光致抗蚀剂，进行光刻构图，暴露P阱区域9(图11)；

(4)再进行硼注入，注入后去除光致抗蚀剂，再在温度1175℃下推进大约160分钟，这样P-区域的结深大约3.7um，P阱区域9的结深大约4.5um(图12)

第六，P+环的形成步骤(见图13和图14所示)，包括：

(1)P阱推进后，涂上一层光致抗蚀剂，进行P环区域的光刻，暴露P环区域，去除光致抗蚀剂后，生长一层预注入氧化，约700A的氧化层，然后进行P环区域的硼注入(图13)；

(2)接着再在温度1175℃下推进约25分钟，得到P环的结深约3um(图14)；

第七，第一层多晶的区域的选择步骤(见图15所示)，在P环推进后，硅表面的氧化层厚度大于10000A，接着淀积5000A～6000A的多晶硅11，再进行磷注入，然后退火。接着就进行第一层多晶的光刻和刻蚀，形成如图15所示的结构。

第八，第一层多晶与第二层多晶之间介质层的选择步骤(见图16至图17所示)，包括：

(1)在第一层多晶刻蚀后，再淀积一层大于5000A厚的氧化层，作为第一层多晶和第二层多晶之间的介质层(如图16所示)，因为是低温淀积的氧化层，其致密度不好，所以再在900℃左右的温度下，氧气O2气氛下进行增密，目的就是提高氧化层的致密度；

(2)涂附一层光致抗蚀剂，进行有源区区域的构图，腐蚀掉暴露区域的氧化层，然后去除光致抗蚀剂，再在900℃左右，氧气O2气氛下生长900A左右的氧化层12，作为栅氧化(如图17所示)。

第九，第二层多晶与铝线之间介质的选择步骤(见图18至图25所示)，包括：

(1)淀积第二层多晶13，其厚度也在5000～6000A，再进行磷掺杂，然后光刻多晶，刻蚀多晶，形成如图18所示的结构；

(2)涂附一层光致抗蚀剂，进行P+区域的构图(图19)，再进行硼注入PR，注入后去除光致抗蚀剂；

(3)涂附一层光致抗蚀剂，进行N+区域的构图(图20)，再进行磷注入，注入后去除光致抗蚀剂；

(4)淀积一层大于10000A的磷硅玻璃体PSG(图21)，再进行磷硅玻璃体PSG流动；

(5)涂附一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的磷硅玻璃体PSG，形成如图22的结构；

(6)淀积大于1um的铝硅AlSi(AL)(图23)，然后光刻铝层，刻蚀铝硅AlSi(图24)；

(7)淀积一层1um左右厚的氮化硅Si3N4作为保护层，以提高器件的可靠性(图25)；

(8)然后光刻压点，再刻蚀压点区域的氮化硅Si3N4。

在本发明中，将高压LDMOS(耐压大于700V)与常规3umP阱CMOS工艺的兼容，其基本单元包括LDMOS、NMOS、PMOS、NPN、ZENER管(耐压5.2V)、27V左右的普通二极管、7V左右的二极管等。

LDMOS是所有器件中的关键器件，经本发明工艺制造的LDMOS其耐压能达到700V，并且工艺能与CMOS工艺很好地兼容。

用本发明工艺所制造的集成电路器件的各项参数均已经满足要求，其中：

1)NMOS：Vt＝1V左右，BVDS＝20V左右；

2)PMOS：Vt＝-1V左右，BVDS＝-20V左右；

3)LDMOS：Vt＝1V左右，BVDS＞700V。

综上所述，本发明高压集成电路制造工艺能使器件耐高压；功率电路简化，重量、体积、成本都减少；同时，工艺适用与信号处理、显示驱动、电机驱动、智能开关等功率集成电路的加工制造，因此极为实用。

Claims

1.一种高压集成电路制造工艺，其特征在于包括以下步骤：

第一，衬底材料选择步骤；

第二，形成P型埋层步骤：在衬底材料形成氧化层，形成P型埋层的区域；

第三，外延的生长步骤：漂光二氧化硅后，生长外延层；

第四，上隔离的形成步骤：在外延后生长氧化层，经光刻构图，预注入氧化层后形成；

第五，P-区域和P阱区域的形成步骤：漂光二氧化硅后，生长一层大于5000A的氧化层(7)，经光刻构图，预注入氧化层形成，再进行硼注入，注入后去除光致抗蚀剂，再在温度1175℃下推进160分钟，使P-区域的结深约3.7um、P阱区域(9)的结深约4.5um；

第六，P+环的形成步骤：P阱推进后，进行P环区域的光刻，预注入氧化形成；

第七，第一层多晶的区域的选择步骤：在P环推进后，淀积多晶硅且磷注入，经光刻和刻蚀形成；

第八，第一层多晶与第二层多晶之间介质层的选择步骤：第一层多晶刻蚀后，再淀积氧化层，形成栅氧化；

第九，第二层多晶与铝线之间介质的选择步骤：淀积第二层多晶，分别进行P+区域、N+区域、接触孔区域的构图形成。

2.如权利要求1所述的高压集成电路制造工艺，其特征在于：所述的步骤二中包括：

1)首先在硅衬底(1)上形成一次大于5000A的氧化层；

2)然后在该氧化层(2)上涂一层光致抗蚀剂，进行光刻构图，以暴露形成P型埋层层的区域；

3)腐蚀暴露区域的二氧化硅，并去除光致抗蚀剂，然后再长一层700A的氧化层，作为预注入氧化层；

4)在进行P型埋层区域硼注入后，对其进行推进，推进温度1000℃，在氮气N2和氧气O2的气氛下进行，并生长大于10000A的氧化层(4)。

3.如权利要求1所述的高压集成电路制造工艺，其特征在于：所述的步骤四中包括：

1)外延后再生长一层6000A的氧化层，作为上隔离注入的阻挡层；

2)通过涂附光致抗蚀剂，进行光刻构图，暴露上隔离区域，去除光致抗蚀剂，长700A的预注入氧化层后；

3)进行硼注入(6)，注入后在氮气N2气氛下，且温度为1225℃，推进约8个小时，以保证隔离完全。

4.如权利要求1所述的高压集成电路制造工艺，其特征在于：所述的步骤五中包括：

2)在生长氧化层(7)后，接着涂附光致抗蚀剂，进行光刻构图，暴露P-区域，去除光致抗蚀剂，长700A的预氧化层(8)；

3)然后进行硼注入，注入后再涂附光致抗蚀剂，进行光刻构图，暴露P阱区域(9)。

5.如权利要求1所述的高压集成电路制造工艺，其特征在于：所述的步骤六中包括：

2)接着再在温度1175℃下推进25分钟，得到P环的结深3微米；

6.如权利要求1所述的高压集成电路制造工艺，其特征在于：所述的步骤八中包括：

1)在第一层多晶刻蚀后，再淀积一层大于5000A厚的氧化层，作为第一层多晶和第二层多晶之间的介质层，并在900℃的温度下，氧气气氛下进行增密；

2)涂附一层光致抗蚀剂，进行有源区区域的构图，腐蚀掉暴露区域的氧化层，然后去除光致抗蚀剂，再在900℃，氧气气氛下生长900A的氧化层(12)，作为栅氧化。

7.如权利要求1所述的高压集成电路制造工艺，其特征在于：所述的步骤九中包括：

1)淀积第二层多晶(13)，其厚度范围5000～6000A，再进行磷掺杂，然后光刻多晶，刻蚀多晶；

4)淀积一层大于10000A的磷硅玻璃体，再进行磷硅玻璃体流动；

5)涂附一层光致抗蚀剂，进行接触孔区域的构图，通过湿法加干法的方法，去除接触孔区域的磷硅玻璃体；

6)淀积大于1微米的铝硅，然后光刻铝层，刻蚀铝硅；

7)淀积一层1微米厚的氮化硅作为保护层，以提高器件的可靠性；

8)然后光刻压点，再刻蚀压点区域的氮化硅。