JPH08306915A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ゲート長の短いＭＯＳＦＥＴにお
いても、しきい値電圧を低く抑えかつパンチスルー耐性
の劣化やショートチャネル効果などを抑制できるＭＯＳ
ＦＥＴの構造及びその製造方法を提供する。 【構成】 第１の導電型の半導体基板上にチャネル領域
をはさむように形成された第２の導電型のソース領域お
よびドレイン領域と、該チャネル領域上に絶縁膜を介し
て形成されたゲート電極を備えた半導体装置において、
チャネル領域を第２の導電型のカウンタードープ層及び
その下部のソース領域及びドレイン領域近傍に夫々設け
られた第１の導電型のパンチスルーストッパー領域から
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリやロジックに用い
られるトランジスタに関するものである。

【０００２】

【従来の技術】ＰＭＯＳＦＥＴの高性能化を図るために
は、しきい値電圧を低くし、かつソース・ドレイン間で
ドレイン電圧印加時にゲート電圧に依存せず電流が流れ
るパンチスルー現象を抑制する必要がある。ここで、し
きい値電圧を低くするためには、チャネルをｐ型にすれ
ば良く、一方パンチスルー現象を抑制するには逆にチャ
ネルをｎ型にすればよく、両者は二律背反の関係にあ
る。しかし、しきい値電圧に影響するのは主にチャネル
表面部であり、逆にパンチスルー現象を抑制するのは、
ソース・ドレイン拡散層下部近傍のチャネル部であるた
め、チャネル表面領域をｐ型とし、かかる領域下部にｎ
型領域を設けることにより、しきい値電圧が低くかつパ
ンチスルー現象を抑えた構造のＰＭＯＳＦＥＴを作製す
ることができる。

【０００３】上記構造を用いた例として、T.Yoshitomi
et al., 1993 VLSI Symp. on Tech., p.99に示された埋
め込みチャネル型ＰＭＯＳＦＥＴがある。図９(ａ)にか
かる埋め込みチャネル型ＰＭＯＳＦＥＴの断面構造を示
す。図中、１はｎ型シリコン基板を、２はｐ＋ソース
を、３はｐ＋ドレインを、４はゲート酸化膜を、５はｎ
型ポリシリコンゲート電極を、６はｎ型不純物からなる
パンチスルーストッパーを、７はｐ型不純物からなるカ
ウンタードープを示す。図９(ｂ)は図９(ａ)のＸ−Ｘ’
断面（深さ方向）の不純物濃度を示したもので、９はｎ
型シリコン基板１の不純物濃度を、１０はカウンタード
ープ７のｐ型不純物の濃度を、１１の波形のハッチング
が入った領域はカウンタードープのうち実効的にｐ型と
なっている分の濃度を示し、１２はパンチスルーストッ
パー６のｎ型不純物の濃度を示す。図９(ｃ)は、図９
(ａ)のＹ−Ｙ’断面（チャネル方向）における実効的な
ｐ型不純物濃度を示したものである。

【０００４】このように本埋め込みチャネル型ＰＭＯＳ
ＦＥＴでは、チャネル表面領域にｐ型のカウンタードー
プ領域を設けることにより、ｎ型ポリシリコンゲート電
極５の仕事関数によるしきい値電圧の（負電圧方向へ
の）上昇を抑えるとともに、カウンタードープ領域の下
部にｎ型のパンチスルーストッパー領域を設けることに
よりパンチスルー現象を抑えている。

【０００５】

【発明が解決しようとする課題】しかし、従来の埋め込
みチャネル型ＰＭＯＳＦＥＴでは、ゲート長が短くなる
につれてパンチスルー耐性が劣化し、しきい値電圧やサ
ブスレッショルド係数がゲート長によって変動するなど
のショートチャネル効果が顕著になるなどの問題があっ
た。パンチスルー耐性の劣化やショートチャネル効果な
どを抑制するためにはパンチスルーストッパー６のｎ型
不純物の濃度を高くすれば良いが、一方で図９(ｂ)から
明らかなようにカウンタードープ７の実効的な不純物濃
度の低下を招き、しきい値電圧が上昇して電流駆動能力
が悪くなるという問題が生じた。上記問題を回避する手
段として、イオン注入法の代わりに固相拡散法などの特
殊な方法を用いてカウンタードープ７をチャネル表面に
のみ浅く形成し、パンチスルーストッパーとの間に距離
を置くことにより、パンチスルーストッパーの濃度を高
くしても影響を受けないようにする方法が有効である
が、固相拡散法は再現性や制御性が低く、素子作製工程
数が増加するなどの問題があり実用的ではない。そこ
で、本発明は、チャネル長の短いＭＯＳＦＥＴにおいて
も、しきい値電圧を低く抑えつつパンチスルー耐性の劣
化やショートチャネル効果などを抑制できるＭＯＳＦＥ
Ｔの構造及びその製造方法を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】そこで、本発明者らは鋭
意研究の結果、パンチスルーストッパーはソース・ドレ
イン近傍にのみ導入することによっても、パンチスルー
耐性の劣化やショートチャネル効果などが抑制できるこ
とを見出し、本発明を完成した。

【０００７】即ち、本発明は主表面を有する第１の導電
型の半導体基板と、該半導体基板上にチャネル領域をは
さむように形成された第２の導電型のソース領域および
ドレイン領域と、該チャネル領域上に絶縁膜を介して形
成されたゲート電極を備えた半導体装置において、前記
チャネル領域が第２の導電型のカウンタードープ層及び
該カウンタードープ層下部のソース領域及びドレイン領
域近傍に夫々設けられた第１の導電型のパンチスルース
トッパー領域を有する半導体装置の構造（第１の形態）
にある。ここに第１の導電型とはｎ型あるいはｐ型のい
ずれか一方の導電型を、第２の導電型とは他方の導電型
を指すものとする。

【０００８】上記半導体装置において、カウンタードー
プ層の実効的な濃度は均一であっても良く、ソース領域
とドレイン領域の近傍で中央部に比べて低くなっても良
く、さらにソース領域とドレイン領域の近傍で中央部に
比べて高くなっても良い。

【０００９】また本発明は、チャネル領域が、実効的な
濃度が不均一な第２の導電型のカウンタードープ層及び
該カウンタードープ層下部に設けられた第１の導電型の
パンチスルーストッパー層の２層からなる半導体装置の
構造（第２の形態）でもある。

【００１０】上記半導体装置において、カウンタードー
プ層の実効的な濃度はソース領域とドレイン領域の近傍
で中央部に比べて高くても良く、ソース領域とドレイン
領域の近傍で中央部に比べて低くても良い。

【００１１】上記ゲート電極は、通常第１の導電型の不
純物を含む多結晶シリコンで構成される。

【００１２】また、本発明は第１の導電型の半導体基板
上に第２の導電型の不純物を注入することにより第１の
カウンタードープ層を形成する工程と、該カウンタード
ープ層上にパターニングにより絶縁膜を介したゲート電
極を形成する行程と、該ゲート電極をマスクにしてゲー
ト電極の両端の下部及びやや内方に第２の導電型の不純
物を斜めに注入して第２のカウンタードープ領域を形成
する工程と、該第２のカウンタードープ領域の下部に第
１の導電型の不純物を斜めに注入してパンチスルースト
ッパー領域を形成する行程とを有することを特徴とする
第１の形態の半導体装置の製造方法でもある。

【００１３】上記半導体装置の製造方法においては、第
２のカウンタードープ領域を形成するために第２の導電
型の不純物を注入する角度が、パンチスルーストッパー
領域を形成するために第１の導電型の不純物を注入する
角度より、主表面との角度が小さくなることが好まし
い。

【００１４】また、本発明は第１の導電型の半導体基板
に第１の導電型の不純物を注入することによりパンチス
ルーストッパー層を形成する行程と、該パンチスルース
トッパー層の基板表面側に更に第２の導電型の不純物を
注入することにより第１のカウンタードープ層を形成す
る工程と、該第１のカウンタードープ層上にパターニン
グにより絶縁膜を介したゲート電極を形成する行程と、
該ゲート電極をマスクにしてゲート電極の両端の下部及
びやや内方に第２の導電型の不純物を斜めに注入して第
２のカウンタードープ領域を形成する工程とを有するこ
とを特徴とする第２の形態の半導体装置の製造方法でも
ある。

【００１５】上記半導体装置の製造方法において、ゲー
ト電極の両端の下部及びやや内方の第２のカウンタード
ープ領域に斜めに注入する不純物は窒素原子であっても
良い。

【００１６】

【作用】本発明の第１の形態によれば、ゲート長の短い
トランジスタにおいても、チャネル内のカウンタードー
プ層下部のソース領域及びドレイン領域近傍に夫々パン
チスルーストッパー領域を設けることにより、カウンタ
ードープ層下部全域にパンチスルーストッパー層を設け
ていた従来構造(図９(ａ))と同様のパンチスルー現象の
抑制効果を得ることができるとともに、特に本構造では
チャネル中央部のカウンタードープ層下部にパンチスル
ーストッパーが無いため、チャネル中央部においてパン
チスルーストッパーの存在によるカウンタードープ層の
実効的な濃度の低下(図９(ｂ))を防止することができる
(図１(ａ)〜(ｃ))。

【００１７】上記構造において、カウンタードープ層の
第２導電型の不純物の実効的な濃度は、パンチスルース
トッパー領域の第１導電型の不純物がカウンタードープ
層にも導入されることにより、ソース領域及びドレイン
領域近傍で低くなるが、上記カウンタードープ層のソー
ス領域及びドレイン近傍領域に重ねて第２導電型の不純
物を注入し第２のカウンタードープ領域を形成すること
により、カウンタードープ層の実効的な濃度を従来構造
と同様に均一に形成し、しきい値電圧を低く抑えること
ができる。

【００１８】また、上記第２のカウンタードープ領域へ
の注入不純物濃度を低くすることにより、カウンタード
ープ領域の濃度をソース領域及びドレイン領域の近傍で
中央部に比べて低く形成することができ(図２(ａ)〜
(ｃ))、しきい値電圧の低減に加えてパンチスルーの抑
制強化が可能となる。

【００１９】また、逆に上記第２のカウンタードープ領
域への注入不純物濃度を高くすることにより、カウンタ
ードープ層の実効的な濃度をソース領域とドレイン領域
の近傍で中央部に比べて高く形成することができ(図３
(ａ)〜(ｃ))、ドレイン近傍のチャネル内の横方向電界
の低減が可能となり、しきい値電圧の低減に加えてホッ
トキャリアの発生を抑制することが可能となる。

【００２０】更に本発明の第２の形態によれば、チャネ
ル領域を、実効的な濃度が不均一な第２の導電型のカウ
ンタードープ層及び該カウンタードープ層下部に設けら
れた第１の導電型のパンチスルーストッパー層の２層か
ら形成することにより(図４(ａ))、しきい値電圧の低減
を図るとともに、パンチスルー現象を抑制することが可
能となる。

【００２１】特に、カウンタードープ層のソース領域及
びドレイン近傍領域に重ねて第２導電型の不純物を注入
し第２のカウンタードープ領域を形成することにより、
カウンタードープ層の実効的な濃度をソース領域とドレ
イン領域の近傍で中央部に比べて高くなるように構成す
ることにより(図５(ａ)〜(ｃ))、ドレイン近傍の横方向
電界を低減でき、ホットキャリアの発生を抑制すること
ができる。

【００２２】また、上記第２のカウンタードープ領域に
窒素原子を注入することにより、窒素原子注入領域にお
ける第２導電型不純物の活性化率を下げ、カウンタード
ープ層の実効的な濃度をソース領域とドレイン領域の近
傍で中央部に比べて低く形成することにより(図４(ｂ)
〜(ｄ))、カウンタードープ層の実効的な濃度が均一な
場合に比べてパンチスルー現象を抑制することができ
る。

【００２３】本発明は、ゲート電極が第１の導電型の不
純物を含む多結晶シリコンからなる半導体装置において
も有効である。

【００２４】また本発明によれば、第１の導電型の半導
体基板上に第２の導電型の不純物を注入することにより
第１のカウンタードープ層を形成する工程と、該カウン
タードープ層上にパターニングにより絶縁膜を介したゲ
ート電極を形成する行程と、該ゲート電極をマスクにし
てゲート電極の両端の下部及びやや内方に第２の導電型
の不純物を斜めに注入して第２のカウンタードープ領域
を形成する工程と、該第２のカウンタードープ領域の下
部に第１の導電型の不純物を斜めに注入してパンチスル
ーストッパー領域を形成する行程とを用いることによ
り、チャネル内のカウンタードープ層下部のソース領域
及びドレイン領域近傍に夫々パンチスルーストッパー領
域を設けた第１の形態の半導体装置を提供することがで
きる(図６(ａ)〜(ｃ))。

【００２５】上記方法では、ゲート電極の両端の下部及
びやや内方に第２の導電型の不純物を斜めに注入して第
２のカウンタードープ領域を形成する工程において、注
入する第２の導電型の不純物の濃度を変えることによ
り、カウンタードープ層の実効的な濃度を均一に、ある
いはソース領域とドレイン領域の近傍で中央部に比べて
低く、あるいはソース領域とドレイン領域の近傍で中央
部に比べて高くなるように形成することができる。

【００２６】上記第２のカウンタードープ領域を形成す
るために第２の導電型の不純物を注入するための角度
を、パンチスルーストッパー領域を形成するために第１
の導電型の不純物を注入する角度より、主表面との角度
が小さくすることにより、上記半導体装置を提供するこ
とができる。

【００２７】また本発明によれば、第１の導電型の半導
体基板に第１の導電型の不純物を注入することによりパ
ンチスルーストッパー層を形成する行程と、該パンチス
ルーストッパー層の基板表面側に更に第２の導電型の不
純物を注入して第１のカウンタードープ層を形成する工
程と、該第１のカウンタードープ層上にパターニングに
より絶縁膜を介したゲート電極を形成する行程と、該ゲ
ート電極をマスクにしてゲート電極の両端の下部及びや
や内方に第２の導電型の不純物を斜めに注入して第２の
カウンタードープ領域を形成する工程とを用いることに
より、チャネル領域が、実効的な濃度が不均一な第２の
導電型のカウンタードープ層及び該カウンタードープ層
下部に設けられた第１の導電型のパンチスルーストッパ
ー層の２層からなる第２の形態の半導体装置を提供する
ことができる。

【００２８】上記方法では、ゲート電極の両端の下部及
びやや内方に第２の導電型の不純物を不純物を斜めに注
入して第２のカウンタードープ領域を形成する工程にお
いて、注入する第２の導電型の不純物の濃度を変えるこ
とにより、カウンタードープ層の実効的な濃度を均一
に、あるいはソース領域とドレイン領域の近傍で中央部
に比べて高くなるように形成することができる(図８
(ａ)〜(ｃ))。

【００２９】さらに、第２のカウンタードープ領域形成
のためにゲート電極の両端の下部及びやや内方に斜めに
注入する不純物として窒素原子を用いることにより、か
かる領域内での第１導電型不純物の活性化率を抑制しカ
ウンタードープ領域の実効的な濃度を低くすることがで
き、カウンタードープ層の実効的な濃度をソース領域と
ドレイン領域の近傍で中央部に比べて低くなるように形
成することができる(図７(ａ)〜(ｃ))。

【００３０】

【実施例】

（実施例１）本発明の一実施例を図１示す。図１(ａ)は
本発明による埋め込みチャネル型ＰＭＯＳＦＥＴの断面
図を模式的に示したものであり、図中、図９(ａ)と同一
符号は同一または相当部分を示すものであり、８は７に
示すカウンタードープ１より濃いｐ型不純物を含むカウ
ンタードープ２である。図１(ｂ)は図１(ａ)のＸ１−Ｘ
１’断面の不純物濃度を示したものであり、図９(ｂ)と
同一符号は同一または相当部分を示す。図１(ｃ)は図１
(ａ)のＸ２−Ｘ２’断面の不純物濃度を示したものであ
り、図９(ｂ)同一符号は同一または相当部分を示すもの
であり、１３はカウンタードープ２の不純物濃度を、１
４は実効的なカウンタードープ２のｐ型不純物濃度を示
す。本実施例による埋め込みチャネル型ＰＭＯＳＦＥＴ
は以上のように構成され、チャネル表面のカウンタード
ープの実効的なｐ型不純物濃度を一定に保ちつつ、パン
チスルーを抑制するためにｎ型シリコン基板１よりｎ型
不純物濃度が濃いパンチスルーストッパー６をソース・
ドレイン近傍のみに導入している。

【００３１】ここで一般に上記構造を作製するには、チ
ャネル表面にｐ型不純物を注入し、カウンタードープ領
域を形成した後、ソース・ドレイン近傍に重ねてパンチ
スルーストッパー領域を形成するためのｎ型不純物を注
入するため、チャネル表面のカウンタードープ領域の実
効的なｐ型不純物濃度がソース・ドレイン近傍で薄くな
るか、あるいはｎ型に反転してしまう。このようにチャ
ネル表面がｎ型に反転するとしきい値電圧が急激に上昇
してしまうため、カウンタードープ濃度をパンチスルー
ストッパー領域作製用のｎ型不純物を重ねて注入しても
ｎ型に反転等起こさないように濃くしておく必要があ
る。しかし、一方でカウンタードープ濃度を濃くすると
チャネル中央部のｐ型不純物濃度が高くなりすぎてパン
チスルーしやすくなる。

【００３２】そこで、本実施例では第１のカウンタード
ープ層に重ねてソース・ドレイン領域近傍にのみ第２の
カウンタードープ領域を形成し、カウンタードープ層の
実効的な濃度をソース・ドレイン近傍のみ濃く、すなわ
ち、チャネル中央部のカウンタードープ１の不純物濃度
を低く、ソース・ドレイン近傍のカウンタードープ２の
不純物濃度を高くすることで、その後にソース・ドレイ
ン近傍にｎ型不純物を注入しパンチスルーストッパーを
形成しても、図１(ｂ),(ｃ)に示すように実効的なカウ
ンタードープの不純物濃度をカウンタードープ１とカウ
ンタードープ２の領域で同程度にすることができ、上記
チャネル表面の反転によるしきい値電圧の低下を防止す
ることができる。

【００３３】（実施例２）図２に本発明の他の実施例を
示す。実施例１では、実効的なカウンタードープの不純
物濃度をカウンタードープ１とカウンタードープ２の領
域で同程度になるようにしていたが、図２(ａ),(ｂ),
(ｃ)に示す本実施例ではソース・ドレイン近傍で薄く形
成している。すなわち、前述のようにチャネル表面の実
効的なｐ型不純物濃度が薄く、チャネル表面がｎ型に反
転するとしきい値電圧が急激に上昇するが、本実施例の
ようにｐ型不純物濃度がソース・ドレイン近傍でのみ薄
くなってもｎ型に反転しなければそれほどしきい値電圧
上昇は生じず、むしろソース・ドレイン近傍の実効的な
不純物濃度が薄くなった分パンチスルーを抑制すること
ができる。

【００３４】（実施例３）図３に本発明の他の実施例を
示す。本実施例では、図３(ａ),(ｂ),(ｃ)に示すよう
に、前記実施例２とは逆にチャネル表面における実効的
なカウンタードープのｐ型不純物濃度をソース・ドレイ
ン近傍で濃くなるように形成している。かかる構造にす
ることにより、ドレイン近傍の横方向電界を弱くするこ
とができ、高電界が印加されることによるホットキャリ
アの発生を抑え、トランジスタの性能劣化を抑制するこ
とが可能となる。

【００３５】（実施例４）図４に本発明の他の実施例を
示す。実施例１〜３ではパンチスルーストッパー領域の
ｎ型不純物濃度をソース・ドレイン近傍で濃くなるよう
な構造としたが、パンチスルーストッパーの濃度をチャ
ネル方向に一様に形成した従来構造においても、上記実
施例に示すような不純物濃度分布を持ったカウンタード
ープ領域を形成することによって以下の効果を得ること
ができる。即ち、図４(ａ)に示すようにチャネル表面に
形成したカウンタードープ領域のｐ型不純物濃度をソー
ス・ドレイン近傍で薄くなるように形成することによ
り、図４(ｂ),(ｃ),(ｄ)に示すように実効的なカウンタ
ードープのｎ型不純物濃度をソース・ドレイン近傍で薄
くすることができ、実施例２と同様にパンチスルーを抑
制することができる。

【００３６】（実施例５）図５に本発明の他の実施例を
示す。本実施例では前記実施例４とは逆に、図５(ａ),
(ｂ),(ｃ)に示すように実効的なカウンタードープの不
純物濃度をソース・ドレイン近傍で濃くなるように形成
している。これにより、実施例３と同様にドレイン近傍
のチャネル内の横方向電界を弱くすることができホット
キャリアによる性能劣化を抑制することが可能になる。

【００３７】（実施例６）図６(ａ)，(ｂ)，(ｃ)に本発
明の実施例１、２、３の製造方法を示す。図中、図１
(ａ)および図９(ａ)と同一符号は同一または相当部分を
示すものであり、１５は素子分離、１６は酸化膜、１７
はウエルを形成するために導入したｎ型不純物、１８は
素子分離のために導入したｎ型不純物であるチャネルカ
ット、１９はｎ型不純物からなるパンチスルーストッパ
ー、２０はｐ型不純物からなるカウンタードープ、２１
はｎ型不純物からなる第２のパンチスルーストッパー、
２２はｐ型不純物からなる第２のカウンタードープ、２
３はサイドウォールを示す。まず図６(ａ)に示すよう
に、素子分離１５を形成し、シリコン基板表面に酸化膜
１６を通してｎ型不純物である燐あるいは砒素あるいは
アンチモンをイオン注入し、ウエル１７、チャネルカッ
ト１８、パンチスルーストッパー１９を、ｐ型不純物で
あるボロンあるいはフッ化ボロンあるいはインジウムを
イオン注入してカウンタードープ２０を形成する。次
に、図６(ｂ)に示すように、酸化膜１６を除去した後ゲ
ート酸化膜４、ｎ型ポリシリコン５を堆積し、その後リ
ソグラフィーによりゲート電極を形成し、続いてゲート
電極をマスクにｎ型ポリシリコンゲート電極５をエッチ
ングする。さらに、ｎ型不純物である燐あるいは砒素あ
るいはアンチモンを斜め回転イオン注入することで、ｎ
型ポリシリコンゲート電極５および素子分離１５をマス
クとして自己整合的に第２のパンチスルーストッパー２
１を形成することができる。同様に、ｐ型不純物である
ボロンあるいはフッ化ボロンあるいはインジウムを斜め
回転イオン注入して第２のカウンタードープ２２を形成
する。ここで、図６(ｂ)に示すような位置に第２のパン
チスルーストッパー２１と第２のカウンタードープ２２
を設けるためには第２のカウンタードープ２２を形成す
るための斜め回転イオン注入の注入角度（例えば、垂直
方向から４５゜〜６０゜傾ける）よりパンチスルーストッ
パー２１を形成するための斜め回転イオン注入の注入角
度（例えば垂直方向から０゜〜２０゜傾ける）の方を立て
るようにするのがよい。最後に図６(ｃ)に示すように、
シリコン酸化膜あるいはシリコン窒化膜などでサイドウ
ォール２３を形成し、ｐ型不純物であるボロンあるいは
フッ化ボロンあるいはインジウムをイオン注入し、熱ア
ニールすることでｐ＋ソース２およびｐ＋ドレイン３を
形成することにより素子の主要部分が完成する。

【００３８】（実施例７）図７に本発明の実施例４の製
造方法を示す。図７(ａ),(ｂ),(ｃ)で、図１(ａ)および
図９(ａ)と同一符号は同一、または相当部分を示すもの
であり、２４は窒素注入領域を示す。まず実施例６同
様、図７(ａ)に示すように、素子分離１５を形成し、シ
リコン基板表面に酸化膜１６を通してｎ型不純物である
燐あるいは砒素あるいはアンチモンをイオン注入し、ウ
エル１７、チャネルカット１８、パンチスルーストッパ
ー１９を、ｐ型不純物であるボロンあるいはフッ化ボロ
ンをイオン注入してカウンタードープ２０を形成する。
次に、図７(ｂ)に示すように、酸化膜１６を除去した後
ゲート酸化膜４、ｎ型ポリシリコン５を堆積し、その後
リソグラフィーによりゲートパターンを形成してそれを
マスクにｎ型ポリシリコンゲート電極５をエッチングす
る。ここで、窒素を斜め回転イオン注入することで、ｎ
型ポリシリコンゲート電極５および素子分離１５をマス
クとして自己整合的に窒素注入領域２４を形成すること
ができる。最後に図７(ｃ)に示すように、シリコン酸化
膜あるいはシリコン窒化膜などでサイドウォール２３を
形成し、ｐ型不純物であるボロンあるいはフッ化ボロン
あるいはインジウムをイオン注入し、熱アニールするこ
とでｐ＋ソース２およびｐ＋ドレイン３を形成する。こ
こで、窒素はシリコンにとって不活性であるがボロンの
拡散および活性化を抑制する機能があるため、窒素注入
領域２４付近のボロン濃度を低く形成することができ
る。

【００３９】（実施例８）図８に実施例５の製造方法を
示す。まず図８(ａ)に示すように、素子分離１５を形成
し、シリコン基板表面に酸化膜１６を通してｎ型不純物
である燐あるいは砒素あるいはアンチモンをイオン注入
し、ウエル１７、チャネルカット１８、パンチスルース
トッパー１９を形成し、ｐ型不純物であるボロンあるい
はフッ化ボロンあるいはインジウムをイオン注入してカ
ウンタードープ２０を形成する。次に、図８(ｂ)に示す
ように、酸化膜１６を除去した後ゲート酸化膜４、ｎ型
ポリシリコン５を堆積し、その後リソグラフィーにより
ゲートパターンを形成してそれをマスクにｎ型ポリシリ
コンゲート電極５をエッチングする。さらに、ｐ型不純
物であるボロンあるいはフッ化ボロンあるいはインジウ
ムを斜め回転イオン注入することで、ｎ型ポリシリコン
ゲート電極５および素子分離１５をマスクとして自己整
合的に第２のカウンタードープ２２を形成することがで
きる。最後に、図８(ｃ)に示すように、シリコン酸化膜
あるいはシリコン窒化膜などでサイドウォール２３を形
成し、ｐ型不純物であるボロンあるいはフッ化ボロンあ
るいはインジウムをイオン注入し、熱アニールすること
でｐ＋ソース２およびｐ＋ドレイン３を形成し、素子の
主要部分が完成する。

【００４０】（実施例９）以上の実施例では、ｎ型ポリ
シリコンをゲート電極としている埋め込みチャネル型Ｐ
ＭＯＳＦＥＴおよびその製造方法について述べたが、本
発明はｎ型ポリシリコンをゲート電極とした埋め込みチ
ャネル型ＮＭＯＳＦＥＴあるいはｐ型ポリシリコンをゲ
ート電極とした埋め込みチャネル型ＰＭＯＳＦＥＴ、ｐ
型ポリシリコンをゲート電極とした埋め込みチャネル型
ＮＭＯＳＦＥＴなどに適用しても同様の効果がある。

【００４１】（実施例１０）更に、ゲート電極として
は、上記ポリシリコン単層電極以外にポリシリコンの上
部にタングステンシリサイドあるいはチタンシリサイド
などの金属シリサイド膜を設けたポリサイド構造にして
も良い。また、自己整合的にゲート電極およびソース・
ドレインをシリサイド化するシリサイド構造にしても良
い。

【００４２】

【発明の効果】以上の説明で明らかなように、本発明の
第１の形態によれば、チャネル内のカウンタードープ層
下部のソース領域及びドレイン領域近傍に、斜めイオン
注入法を用いてパンチスルーストッパー領域を形成する
ことにより、安価にしかも再現性、制御性良くしきい値
電圧を低くでき、かつパンチスルー現象を抑えることが
できるため、素子性能の向上を図ることができる。

【００４３】特に、カウンタードープ層の実効的な濃度
を均一にすることにより、しきい値電圧を低く抑え、素
子性能の向上を図ることができる。

【００４４】また、カウンタードープ層の実効的な濃度
をソース領域とドレイン領域の近傍で中央部に比べて低
くすることにより、しきい値電圧の低減に加えてパンチ
スルー現象の抑制強化も可能となり、素子特性の向上を
図ることができる。

【００４５】また、逆にカウンタードープ層の実効的な
濃度をソース領域とドレイン領域の近傍で中央部に比べ
て高くすることにより、しきい値電圧の低減に加えてホ
ットキャリアの発生も抑制でき、素子特性の向上を図る
ことができる。

【００４６】次に、本発明の第２の形態によれば、チャ
ネル領域を実効的な濃度が不均一なカウンタードープ層
及びその下部にパンチスルーストッパー層の２層から形
成することにより、しきい値電圧を低くでき、かつパン
チスルー現象を抑えることができるため、素子性能の向
上を図ることができる。

【００４７】特に、カウンタードープ層の実効的な濃度
をソース領域とドレイン領域の近傍で中央部に比べて低
くすることにより、しきい値電圧の低減に加えてパンチ
スルー現象の抑制強化が可能となり、素子特性の向上を
図ることができる。

【００４８】また、カウンタードープ領域の実効的な濃
度をソース領域とドレイン領域の近傍で中央部に比べて
高くすることにより、しきい値電圧の低減に加えてホッ
トキャリアの発生を抑制でき、素子特性の向上を図るこ
とができる。

【００４９】上記半導体装置においては、ゲート電極に
基板と同一導電型の不純物を含む多結晶シリコンを用い
ることも可能である。

【００５０】また、本発明方法は上記第１の形態の半導
体装置を安価にかつ再現性良く提供するものでもある。

【００５１】特に上記方法においては、第２のカウンタ
ードープ領域を形成するために第２導電型の不純物を注
入する角度を、パンチスルーストッパー領域を形成する
ために第１導電型の不純物を注入する角度より、主表面
との角度を小さくすることで、上記第１の形態の半導体
装置を容易に作製することができる。

【００５２】更に本発明方法は上記第２の形態の半導体
装置を安価にかつ再現性良く提供するものでもある。

【００５３】特に上記方法においては、第２のカウンタ
ードープ領域に斜めに注入する不純物として窒素原子を
用いることにより、上記第２の形態の半導体装置を容易
に作製することができる。

【図面の簡単な説明】

【図１】 (ａ)は本発明の一の実施例による埋め込みチ
ャネル型ＰＭＯＳＦＥＴの断面模式図、(ｂ)はＸ１−Ｘ
１’断面の不純物濃度分布図、(ｃ)はＸ２−Ｘ２’断面
の不純物濃度分布図である。

【図２】 (ａ)は本発明の他の実施例による埋め込みチ
ャネル型ＰＭＯＳＦＥＴのＸ１−Ｘ１’断面の不純物濃
度分布図、(ｂ)はＸ２−Ｘ２’断面の不純物濃度分布
図、(ｃ)はＹ−Ｙ’断面の不純物濃度分布図である。

【図３】 (ａ)は本発明の他の実施例による埋め込みチ
ャネル型ＰＭＯＳＦＥＴのＸ１−Ｘ１’断面の不純物濃
度分布図、(ｂ)はＸ２−Ｘ２’断面の不純物濃度分布
図、(ｃ)はＹ−Ｙ’断面の不純物濃度分布図である。

【図４】 (ａ)は本発明の他の実施例による埋め込みチ
ャネル型ＰＭＯＳＦＥＴの断面模式図、(ｂ)はＸ１−Ｘ
１’断面の不純物濃度分布図、(ｃ)はＸ２−Ｘ２’断面
の不純物濃度分布図、(ｄ)はＹ−Ｙ’断面の不純物濃度
分布図である。

【図５】 (ａ)は本発明の他の実施例による埋め込みチ
ャネル型ＰＭＯＳＦＥＴのＸ１−Ｘ１’断面の不純物濃
度分布図、(ｂ)はＸ２−Ｘ２’断面の不純物濃度分布
図、(ｃ)はＹ−Ｙ’断面の不純物濃度分布図である。

【図６】 本発明の一の実施例による埋め込みチャネル
型ＰＭＯＳＦＥＴの製造工程図である。

【図７】 本発明の他の実施例による埋め込みチャネル
型ＰＭＯＳＦＥＴの製造工程図である。

【図８】 本発明の他の実施例による埋め込みチャネル
型ＰＭＯＳＦＥＴの製造工程図である。

【図９】 (ａ)は従来の埋め込みチャネル型ＰＭＯＳＦ
ＥＴの断面模式図、(ｂ)はＸ−Ｘ’断面の不純物濃度分
布図、(ｃ)はＹ−Ｙ’断面の不純物濃度分布図である。

【符号の説明】 １ ｎ型シリコン基板、２ ｐ＋ソース、３ ｐ＋ドレ
イン、４ ゲート酸化膜、５ ｎ型ポリシリコンゲート
電極、６ パンチスルーストッパー、７ カウンタード
ープ１、８ カウンタードープ２、９ ｎ型シリコン基
板の不純物濃度、１０ カウンタードープ１の不純物濃
度、１１ 実効的なカウンタードープ１の濃度、１２
パンチスルーストッパーの不純物濃度、１３ カウンタ
ードープ２の不純物濃度、１４ 実効的なカウンタード
ープ２の濃度、１５ 素子分離、１６ 酸化膜、１７
ウエル、１８ チャネルカット、１９ パンチスルース
トッパー、２０ カウンタードープ、２１ 第２のパン
チスルーストッパー、２２第２のカウンタードープ、２
３ サイドウォール、２４ 窒素注入領域。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 主表面を有する第１の導電型の半導体基
   板と、該半導体基板上にチャネル領域をはさむように形
   成された第２の導電型のソース領域およびドレイン領域
   と、該チャネル領域上に絶縁膜を介して形成されたゲー
   ト電極を備えた半導体装置において、 前記チャネル領域が、第２の導電型のカウンタードープ
   層と、該カウンタードープ層下部のソース領域及びドレ
   イン領域近傍に夫々設けられた第１の導電型のパンチス
   ルーストッパー領域とを有していることを特徴とする半
   導体装置。
2. 【請求項２】 カウンタードープ層の実効的な濃度が均
   一であることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 カウンタードープ層の実効的な濃度がソ
   ース領域とドレイン領域の近傍で中央部に比べて低くな
   ることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 カウンタードープ層の実効的な濃度がソ
   ース領域とドレイン領域の近傍で中央部に比べて高くな
   ることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 チャネル領域が、実効的な濃度が不均一
   な第２の導電型のカウンタードープ層及び該カウンター
   ドープ層下部に設けられた第１の導電型のパンチスルー
   ストッパー層の２層からなることを特徴とする請求項１
   記載の半導体装置。
6. 【請求項６】 カウンタードープ層の実効的な濃度がソ
   ース領域とドレイン領域の近傍で中央部に比べて高くな
   ることを特徴とする請求項５記載の半導体装置。
7. 【請求項７】 カウンタードープ層の実効的な濃度がソ
   ース領域とドレイン領域の近傍で中央部に比べて低くな
   ることを特徴とする請求項５記載の半導体装置。
8. 【請求項８】 ゲート電極が第１の導電型の不純物を含
   む多結晶シリコンからなることを特徴とする請求項１〜
   ７のいずれかの１つに記載の半導体装置。
9. 【請求項９】 第１の導電型の半導体基板上に第２の導
   電型の不純物を注入することにより第１のカウンタード
   ープ層を形成する工程と、該カウンタードープ層上にパ
   ターニングにより絶縁膜を介したゲート電極を形成する
   行程と、該ゲート電極をマスクにしてゲート電極の両端
   の下部及びやや内方に第２の導電型の不純物を斜めに注
   入して第２のカウンタードープ領域を形成する工程と、
   該第２のカウンタードープ領域の下部に第１の導電型の
   不純物を斜めに注入してパンチスルーストッパー領域を
   形成する行程とを有することを特徴とする半導体装置の
   製造方法。
10. 【請求項１０】 第２のカウンタードープ領域を形成す
    るために第２の導電型の不純物を注入するための角度
    が、パンチスルーストッパー領域を形成するために第１
    の導電型の不純物を注入する角度より、主表面との角度
    が小さくなることを特徴とする請求項９記載の半導体装
    置の製造方法。
11. 【請求項１１】 第１の導電型の半導体基板に第１の導
    電型の不純物を注入することによりパンチスルーストッ
    パー層を形成する行程と、該パンチスルーストッパー層
    の基板表面側に更に第２の導電型の不純物を注入して第
    １のカウンタードープ層を形成する工程と、該第１のカ
    ウンタードープ層上にパターニングにより絶縁膜を介し
    たゲート電極を形成する行程と、該ゲート電極をマスク
    にしてゲート電極の両端の下部及びやや内方に第２の導
    電型の不純物を斜めに注入して第２のカウンタードープ
    領域を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
12. 【請求項１２】 ゲート電極をマスクにしてゲート電極
    の両端の下部及びやや内方に斜めに注入する不純物が窒
    素原子であることを特徴とする請求項１１記載の半導体
    装置の製造方法。