JPH02304979A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要） 高融点金属又はそのシリサイドよりなる電極を有する半
導体装置に関し、 電極を構成する高融点金属やそのシリサイドをフッ酸や
酸素から保護するとともに、ＭＯＳトランジスタのソー
ス・ドレイン抵抗の増加を抑制することを目的とし、 高融点金属膜又はそのシリサイド膜を半導体層により覆
って形成した電極を含み構成する。

〔産業上の利用分野］ 本発明は、半導体装置に関し、より詳しくは、高融点金
属又はそのシリサイドよりなる電極を有する半導体装置
に関する。

〔従来の技術〕

半導体装置において形成される電極、例えばＭｏＳトラ
ンジスタのゲート電極をポリシリコンにより形成する場
合には、第３図（ａ）に示すように、ゲート電極３０の
抵抗を小さくするために、ポリシリコン１１！３１の上
に高融点金属やシリサイドよりなる高導電層３２を形成
する構造が採用されているが、高融点金属やシリサイド
はフッ酸０１Ｆ）に溶は易く、しかも酸化され易いため
、ゲート電極３０を形成した後に、その周囲を５４０Ｊ
！！　３３　、　３４で覆うようにしている。

また、第３図（ａ）のように、ソース及びレインとなる
導電型領域層３５をＬ　Ｄ　Ｄ　（Ｌｉｇｈｔ　Ｄｏｐ
ｅｄＤｒａｉｎ）構造とする場合には、ＳｉＯ２膜３４
をゲート電極３０の両側部に形成して、これを２回目の
イオン注入の際のマスクとして使用している。

〔発明が解決しようとする課題〕

ところが、ＳｉＯ２膜３３．３４は、酸素の透過を完全
に阻止できないばかりでなくフッ酸に反応し易いために
、ゲート電極形成後にフン酸処理工程や酸化工程が多く
含まれると、第３図（ｂ）に示すようにＳｉｎｇ膜３３
．３４が７１層化してゲート電極３０の一部が露出して
しまい、高融点金属やシリサイドよりなる高電導Ｎ３２
がフッ酸により溶出したり、あるいは酸化工程中に酸化
して抵抗値が高くなってしまうといった問題がある。

また、ゲート酸化膜３６で［ｔＭされた電子や正孔はゲ
ー）４１掻３０を通して移動することになるが、ゲート
電極３０の側部に５ｔＯｚ膜３４があると、その下方に
は電圧が印加されないために電子や正孔がゲート酸化膜
３６によりトラップされたままとなり、導電型領域層３
５に空乏層が生じ、ソース・ドレイン間の抵抗が高くな
るといった問題がある。

本発明は、このような問題に鑑みてなされたものであっ
て、電極を構成する高融点金属やそのシリサイドをフッ
酸や酸化から十分に保護するとともに、トランジスタの
ソース・ドレイン抵抗の増加を抑制することができる電
極を備えた半導体装置を提供することを目的とする。

〔課題を解決するための手段〕

上記した課題は、高融点金属又はそのシリサイドよりな
る膜９を半導体層８，１０．１１により覆って形成した
電極４を有することを特徴とする半導体装置、または、
高融点金属又はそのシリサイドよりなる膜９を半導体層
８，１０．１１により覆ってなる電極４を基板上に形成
する工程と、該電極４をフン酸や酸素の雰囲気中にさら
した状態で、フッ酸処理又は酸化処理を行う工程とを有
することを特徴とする半導体装置の製造方法により解決
する。

〔作　用〕

本発明によれば、例えばシリコンやゲルマニウムのよう
な半導体はフッ酸と反応し難いために、電極４を構成す
る半導体層８，１０．１１がフッ酸処理工程においてｖ
ｉｌＮ化することがない。

このため、半導体層８，１０．１１に覆われた高融点金
属やシリサイドのＩＩＱ！９は、電極４周囲の雰囲気に
曝されることがなく、フン酸処理の際にフッ酸と反応し
て溶出することはない。

また、シリコンやゲルマニウムよりなる半導体Ｊ！５Ｂ
、１０．１１は酸素を透過しにくいため、高融点金属や
シリサイドの膜９は、その後の酸化工程で酸化すること
もなくなる。

さらに、ＭＯＳ）ランジスタのゲートに使用する電極４
の両側に半導体層１１を形成し、この中に不純物を導入
して半導体層１１に導電性を付与すると、ゲート酸化膜
にトラップされる正札や電子は、導電性を有する半導体
層１１を通して解放されることになる。

このため、ゲート酸化膜下方の半導体層の空乏化を阻止
できるようになり、ソース・ドレイン抵抗の上昇を抑制
することが可能になる。

〔実施例〕

そこで、以下に本発明の実施例を図面に基づいて説明す
る。

第１図は、本発明の一実施例を示す装置の断面図であっ
て、図中符号１は、シリコン半導体基板、２表面のフィ
ールド酸化膜３に囲まれて形成されたＭＯＳ）ランジス
タで、ゲート電極４及び後述する２つの導電型領域層５
．６を有している。

上記したゲートｌｉ４は、Ｓｉｎｇよりなるゲート酸化
膜７を介して半導体基板２上に形成されたもので、この
ゲート電極４は、不純物を導入した第一の多結晶シリコ
ン層８と、高融点金属やそのシリサイドよりなる高導電
Ｎ９と、不純物を含む第二の多結晶シリコン層ＩＯを下
から順に備えており、三層構造となっている。

１１は、ゲート電極４の両側部に形成されたサイドウオ
ールで、このサイドウオール１１は、不純物を導入した
多結晶シリコンにより形成されて導電性を有する一方、
ゲート酸化膜７を介して半導体基板２と絶縁状態になっ
ている。

上記した導電型領域層５．６は、ゲート電極４雨脇の半
導体基板２の表層部分に形成されたもので、この導電型
領域層５，６のうちゲート電ＰｉＡｌｌ寄りの部分には
、浅い低濃度領域層５ａ、６ａが形成されてＬＤＤ構造
となっている。そして、２つの導電型領域Ｎ５，６はそ
れぞれソース層Ｓ、ドレイン層ｄを構成する。

なお、図中符号１２は、導電型領域５，６の上に形成さ
れた酸化膜を示している。

次に、上記した実施例の作用について説明する。

上述した実施例において、上記したトランジスタ１をフ
ッ酸雰囲気中に曝し、導電型領域層５゜６表面の５ｉ０
２膜１２を除去する場合には、ゲート電極４を構成する
多結晶シリコンＭ８．１０及びサイドウオール１１がフ
ッ酸に触れることになるが、これらを構成する多結晶シ
リコンはフン酸と反応しにくいためにフッ酸処理によっ
て薄層化することがない。したがって、多結晶シリコン
層８゜１０及びサイドウオール１１に囲まれた高導電層
９は、その周囲の雰囲気から遮断され、フン酸と反応し
て溶出することはなくなる。

また、多結晶シリコンは酸素を透過しにくいため、高導
電Ｎ９を構成する高融点金属やそのシリサイドは、その
後の酸化処理工程で酸化することもなくなる。

さらに、多結晶シリコン１８．１０や多結晶シリコンよ
りなるサイドウオール１１は、酸素処理工程において表
面が酸化されるために、ゲート電ｐｉ！４の周囲は５ｉ
（ｈ膜により覆われて周囲から絶縁されることになる。

しかも、トランジスタ１のゲート電極４は、不純物を含
有した多結晶シリコンによりサイドウオール１１を形成
しているため、ゲート酸化膜７にトラップされた正孔や
電子がサイドウオール１１を通して移動することになり
、ソース・ドレイン抵抗が高くなることはない。

次に、上記したトランジスタを形成する工程の一例を第
２図に基づいて説明する。

まず、表面にＳｉｎｇ膜１２膜形２したＰ型のシリコン
半導体基板２にＬＯＣＯ５法によりフィールド酸化膜３
を形成し、その後に第２図（ａ）に示すように、半導体
基板２の上に、気相成長法により第一の多結晶シリコン
ｌｌ！２０、高導電膜２１及び第二の多結晶シリコン膜
２２を１０００人の膜厚に順次成長する。ここで、高導
電層２１は、タングステン（−）、モリブデン（Ｍｏ）
、チタン（Ｔｉ）等の高融点金属、又は、これらのシリ
サイド、即ちＷＳｉ　、　ＭｏＳｉ、　ＴｉＳｉ等によ
り構成される。

そして、第二の多結晶シリコンＷ１２２のゲート電極形
成領域Ａにレジストマスク２３を形成した後に、塩素系
ガスを用いてＲＩＥ法により第一、第二の多結晶シリコ
ン膜２０．２２及び高導電膜２１を異方性エツチングし
、第１図に示したゲート電極４の第一のポリシリコン層
８、高導電層９、第二のポリシリコン層１０を形成する
（第２図（ｂ））。

次に、レジストマスク２３を除去した後に、ゲート電極
４をマスクにして燐（Ｐ）イオンを自己整合的に注入す
ると、半導体基板２の表面にイオン注入１！１２４．２
５が形成されるとともに、第一、第二の多結晶シリコン
層８．ＩＯに不純物が注入されることになる（第２図（
Ｃ））。この場合のドーズ景は１０１３〜１０”個／ｃ
ＩＩｌ程度にする。

次に、第２図（ｄ）に示すように、ゲート電極４及び半
導体基板２の表面に沿って第三の多結晶シリコン膜２８
を減圧ＣＶＤ法により成長する。

そして、第２図（ｅ）の如く、塩素系ガスを用いてＲＹ
Ｅ法により異方性エツチングを行い、ゲート電極４の側
部に第三の多結晶シリコン２８を残存させ、これを第１
図に示すサイドウオール１１として使用する。サイドウ
オール１１の厚さは、次のイオン注入の際にマスクとし
て使用することを考慮して５００〜３０００人の厚さに
する。

次に、ＲＩＥ法のエツチングによりシリコンの半導体基
板２の表面が荒れているために、フッ酸の中に半導体基
板２を数分間以下浸して基板２の表面をかるくエツチン
グし、さらにその後に熱酸化法によりシリコンの基板２
表面に２００〜５００人程度のＳｉ堆積膜１３膜形３す
る。このとき、同時に多結晶シリコン層１０．１１上に
も５ｉ０２膜１３が形成される。これらの工程において
、高導電層９は多結晶シリコン１Ｊ１０．１１に被覆さ
れているために何ら変化しない。

この後に、ゲート電極４とサイドウオール１１をマスク
として、Ｓｉｎｇ膜１３膜用３スル一体基板１に砒素（
Ａｓ）イオンを自己整合的に打ち込むと、高濃度のイオ
ン注入層２６．２７がサイドウオール１１の両側の半導
体基板２に形成されるとともに、サイドウオール１１に
不純物が注入されることになる（第２図（ｆ））。この
場合の不純物含存量は、１０１５個／ｄ程度にする。

この状態で半導体基板２表面をアニールすると、半導体
基板２中のイオン注入層２４〜２７は活性化し、第１図
に示す導電型領域層５，６及び低濃度顛域層５ａ、６ａ
が形成されてＬＤＤ構造となり、ホットキャリアによる
闇値電圧の経時変化等が抑制されることになる。

また、このアニール処理によって、第−及び第二の多結
晶シリコンＳ、ｔＯやサイドウオール１１の中の不純物
が活性化して導電性を有することになる。

ところで、この製造工程におけるイオン注入量は、上記
した量に限定されるものではなく、１×１０！ｏ個／ｄ
以下とすれば、その後の工程により第二の多結晶シリコ
ン［１０やサイドウオール１１が酸素にさらされても酸
化される量が小さくなる。

なお、上記実施例では、多結晶シリコンによって高融点
金属やシリサイドを覆ったが、アモルファスシリコンや
ゲルマニウム等の半導体を使用することもできる。

また、上述した実施例では、ＭＯＳトランジスタのゲー
ト電極４の襄体Ｗ１９を多結晶シリコンにより覆うよう
にしてこれを保護するようにしたが、バイポーラトラン
ジスタのベースやエミッタに接続する電極、或いはその
他の電極を高融点金属やそのシリサイドにより形成する
とともに、これを半導体層により覆えば、高融点金属や
そのシリサイドをフッ酸処理や酸化処理から保護するこ
七ができる。なお、これらの電極の周囲に形成する半導
体層は、必ずしも不純物をドープする必要はなく、単に
保護膜としてだけ作用させることも可能である。

［発明の効果］ 以上述べたように本発明によれば、高融点金属やシリサ
イドにより形成された膜を半導体層により覆い、これを
電極としたので、電極を形成した後のフッ酸処理や酸化
処理から高融点金属、シリサイドを確実に保護すること
ができ、安定した低抵抗の電極を形成することができる
。しかも、この電極をＭＯＳトランジスタのゲート電極
として使用する場合には、ゲート酸化膜にトラップされ
る正孔や電子を、導電性の半導体膜を通して解放するこ
とができ、ソース・ドレイン抵抗が高くなることを防止
できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す装置の断面図、 第２図（ａ）乃至（ｇ）は、本発明の一実施例装置の製
造工程図、 第３図は、従来装置の一例を示す断面図である。 （符号の説明） ■・・・トランジスタ、 ２・・・半導体基板、 ４・・・ゲート電極、 ５．６・・・導電型領域層、 ７・・・ゲート酸化膜、 ８・・・第一の多結晶シリコン層、 ９・・・高導電層、 １０・・・第二の多結晶シリコン層、 １１・・・サイドウオール、 ２０・・・第一の多結晶シリコン膜、 ２１・・・高導電膜、 ２２・・・第二の多結晶シリコン膜、 ２８・・・第三の多結晶シリコン膜。 出　願　人　　富士通株式会社

Claims (3)

【特許請求の範囲】
1. （１）高融点金属膜又はそのシリサイド膜を半導体層に
   より覆って形成した電極を有することを特徴とする半導
   体装置。
2. （２）前記電極がＭＯＳトランジスタのゲート電極であ
   って、前記半導体層が、不純物を導入した多結晶シリコ
   ン層であることを特徴とする請求項１記載の半導体装置
   。
3. （３）高融点金属膜又はそのシリサイド膜を半導体層に
   より覆ってなる電極を基板上に形成する工程と、 該電極をフッ酸や酸素の雰囲気中にさらした状態で、フ
   ッ酸処理又は酸化処理を行う工程とを有することを特徴
   とする半導体装置の製造方法。