JPH0629525A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPH0629525A JPH0629525A JP17871392A JP17871392A JPH0629525A JP H0629525 A JPH0629525 A JP H0629525A JP 17871392 A JP17871392 A JP 17871392A JP 17871392 A JP17871392 A JP 17871392A JP H0629525 A JPH0629525 A JP H0629525A
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- film
- mask
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Abstract
(57)【要約】
【目的】ドレイン領域のチャネル側に低不純物濃度領域
とその上のフィールド酸化膜を形成する高耐圧ＭＩＳＦ
ＥＴのソース抵抗の増大を防止する。 【構成】窒化膜マスクをはさむ二つの領域にイオン注入
し、その領域を低不純物濃度領域とすると共にその上に
厚い酸化膜を形成し、ドレイン側ではその酸化膜からフ
ィールド酸化膜を形成するが、ソース側ではその酸化膜
を除去することによりソース抵抗の増大を防ぐ。あるい
は、窒化膜を上下の酸化膜ではさみ、その３膜を通して
イオン注入し、イオン注入領域を低不純物濃度にすると
共に、そのドレイン側のみで窒化膜の一部を除去してそ
の部分にフィールド酸化膜をつくることにより、ソース
抵抗の増大を防ぐ。
とその上のフィールド酸化膜を形成する高耐圧ＭＩＳＦ
ＥＴのソース抵抗の増大を防止する。 【構成】窒化膜マスクをはさむ二つの領域にイオン注入
し、その領域を低不純物濃度領域とすると共にその上に
厚い酸化膜を形成し、ドレイン側ではその酸化膜からフ
ィールド酸化膜を形成するが、ソース側ではその酸化膜
を除去することによりソース抵抗の増大を防ぐ。あるい
は、窒化膜を上下の酸化膜ではさみ、その３膜を通して
イオン注入し、イオン注入領域を低不純物濃度にすると
共に、そのドレイン側のみで窒化膜の一部を除去してそ
の部分にフィールド酸化膜をつくることにより、ソース
抵抗の増大を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧化のためにドレ
イン領域のチャネル側を低不純物濃度にしたＭＩＳ (Me
tal Insulator Semiconductor)型電界効果トランジスタ
(以下ＭＩＳＦＥＴと略す) の製造方法に関する。
イン領域のチャネル側を低不純物濃度にしたＭＩＳ (Me
tal Insulator Semiconductor)型電界効果トランジスタ
(以下ＭＩＳＦＥＴと略す) の製造方法に関する。
【０００２】
【従来の技術】現在ＭＩＳＦＥＴは多くの電子回路に用
いられている。そして、ＭＩＳＦＥＴの高耐圧化のた
め、ドレイン領域のチャネル側に低不純物濃度拡散領域
をつくり、フィールド酸化膜によるドレイン部の電界を
緩和する方法がとられている。図２(a) 〜(e) は、従来
のフィールドオフセット型の高耐圧ＭＩＳＦＥＴの製造
工程を示す。まず、Ｐ型シリコン基板１の表面に30nmの
厚さの酸化膜21を形成したのち、ソース・ドレイン電極
の設けられる部分に窓を有するレジスト膜のマスク31を
用いてドナーイオン４を注入する〔図２(a) 〕。次に、
マスク31を剥離し、フィールド酸化膜を形成する部分に
窓を有する窒化膜のマスク51とレジスト膜のマスク32を
用いてドナーイオン４を注入する〔図２(b) 〕。このあ
とレジスト膜32を剥離し、1100℃、20分の加熱でＮ- 領
域61および62を形成し、また酸化工程によりフィールド
酸化膜としての選択酸化膜22を形成する〔図２(c) 〕。
従ってＮ形低不純物濃度領域61は選択酸化膜22とは自己
整合的に形成される。次いで、ゲート酸化膜23を介して
多結晶シリコンを堆積し、パターニングエッチングして
ゲート電極７を形成し、また、ソース・ドレイン電極の
接触抵抗を下げるため高濃度不純物拡散によりＮ++領域
63を形成する〔図２(d) 〕。そして、層間絶縁膜８で被
覆し、接触孔を明けたのち、ソースおよびドレイン電極
となる金属電極９を形成する〔図２(e) 〕。なお、Ｎ-
領域62は高濃度不純物拡散領域63の電界緩和用に役立
つ。
いられている。そして、ＭＩＳＦＥＴの高耐圧化のた
め、ドレイン領域のチャネル側に低不純物濃度拡散領域
をつくり、フィールド酸化膜によるドレイン部の電界を
緩和する方法がとられている。図２(a) 〜(e) は、従来
のフィールドオフセット型の高耐圧ＭＩＳＦＥＴの製造
工程を示す。まず、Ｐ型シリコン基板１の表面に30nmの
厚さの酸化膜21を形成したのち、ソース・ドレイン電極
の設けられる部分に窓を有するレジスト膜のマスク31を
用いてドナーイオン４を注入する〔図２(a) 〕。次に、
マスク31を剥離し、フィールド酸化膜を形成する部分に
窓を有する窒化膜のマスク51とレジスト膜のマスク32を
用いてドナーイオン４を注入する〔図２(b) 〕。このあ
とレジスト膜32を剥離し、1100℃、20分の加熱でＮ- 領
域61および62を形成し、また酸化工程によりフィールド
酸化膜としての選択酸化膜22を形成する〔図２(c) 〕。
従ってＮ形低不純物濃度領域61は選択酸化膜22とは自己
整合的に形成される。次いで、ゲート酸化膜23を介して
多結晶シリコンを堆積し、パターニングエッチングして
ゲート電極７を形成し、また、ソース・ドレイン電極の
接触抵抗を下げるため高濃度不純物拡散によりＮ++領域
63を形成する〔図２(d) 〕。そして、層間絶縁膜８で被
覆し、接触孔を明けたのち、ソースおよびドレイン電極
となる金属電極９を形成する〔図２(e) 〕。なお、Ｎ-
領域62は高濃度不純物拡散領域63の電界緩和用に役立
つ。
【０００３】このように、ゲート酸化膜が薄膜化したＭ
ＩＳＦＥＴに対し、低不純物濃度ドレイン構造とフィー
ルドオフセット構造をとることにより、ドレイン部の電
界緩和が行われ、ドレイン耐圧が向上してきた。
ＩＳＦＥＴに対し、低不純物濃度ドレイン構造とフィー
ルドオフセット構造をとることにより、ドレイン部の電
界緩和が行われ、ドレイン耐圧が向上してきた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の高耐圧ＭＩＳＦＥＴの製造方法には次のよ
うな問題点がある。すなわち、低濃度不純物拡散領域61
を選択酸化膜22形成のためのマスクとなる窒化膜51と自
己整合的に形成するため、ドレイン接合周辺部に対して
は電界緩和が均一になる。しかし、Ｎ- 領域61はソース
部にも形成されその部分の抵抗が素子のオン抵抗の10％
以上を占めるため、オン抵抗が増大するという欠点があ
る。
ような従来の高耐圧ＭＩＳＦＥＴの製造方法には次のよ
うな問題点がある。すなわち、低濃度不純物拡散領域61
を選択酸化膜22形成のためのマスクとなる窒化膜51と自
己整合的に形成するため、ドレイン接合周辺部に対して
は電界緩和が均一になる。しかし、Ｎ- 領域61はソース
部にも形成されその部分の抵抗が素子のオン抵抗の10％
以上を占めるため、オン抵抗が増大するという欠点があ
る。
【０００５】これに対し、低濃度不純物拡散領域を選択
酸化膜形成工程の前に形成することによりソース部に形
成しないでおき、オン抵抗を低減することも可能である
が、ドレイン部の電界緩和が不均一となり、素子の信頼
性を低下させる結果となる。本発明の目的は、上述の欠
点を除き、ドレイン部のフィールド酸化膜の下に低不純
物濃度領域を設けて均一な電界緩和を行うと共に、ソー
ス抵抗を増大させることのないＭＩＳＦＥＴの製造方法
を提供することにある。
酸化膜形成工程の前に形成することによりソース部に形
成しないでおき、オン抵抗を低減することも可能である
が、ドレイン部の電界緩和が不均一となり、素子の信頼
性を低下させる結果となる。本発明の目的は、上述の欠
点を除き、ドレイン部のフィールド酸化膜の下に低不純
物濃度領域を設けて均一な電界緩和を行うと共に、ソー
ス抵抗を増大させることのないＭＩＳＦＥＴの製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＭＩＳＦＥＴの製造方法は、第一導電形
の半導体層の表面を酸化膜で覆う工程と、その酸化膜の
上に形成した窒化膜マスクをはさむ領域にイオン注入す
る工程と、窒化膜マスクに覆われない部分の酸化膜上に
厚い酸化膜を成長させ、またイオン注入された領域を第
二導電形の低不純物濃度領域とする酸化拡散工程と、窒
化膜マスクの一方の側の低不純物濃度領域上の前記厚い
酸化膜を除去してソース電極接触部を形成し、窒化膜マ
スクの他方の側の低不純物濃度領域上の前記厚い酸化膜
の窒化膜マスクに近い部分を残してフィールド酸化膜と
し、遠い部分を除去してドレイン電極接触部を形成する
工程と、窒化膜マスクを除去し、そのあとにゲート酸化
膜を介してゲート電極を形成する工程とを含むものとす
る。あるいは、第一導電形の半導体層の表面を第一酸化
膜、窒化膜および第二酸化膜で順次覆う工程と、その３
膜を通して選択的に半導体層の二つの領域にイオン注入
する工程と、一方のイオン注入された領域の他方に近い
部分上の窒化膜をその上の第二酸化膜と共に選択的に除
去する工程と、窒化膜の除去によって露出した第一酸化
膜上にフィールド酸化膜を成長させ、またイオン注入さ
れた領域を第二導電形の低不純物濃度領域とする酸化拡
散工程と、窒化膜をその上下の第一、第二酸化膜と共に
除去して両低不純物濃度領域にはさまれた部分の上にゲ
ート酸化膜を介してゲート電極を形成する工程とを含む
ものとする。そして、選択的にイオン注入するためのマ
スクの二つの領域を分割する部分を多結晶シリコンで形
成することが有効である。
めに、本発明のＭＩＳＦＥＴの製造方法は、第一導電形
の半導体層の表面を酸化膜で覆う工程と、その酸化膜の
上に形成した窒化膜マスクをはさむ領域にイオン注入す
る工程と、窒化膜マスクに覆われない部分の酸化膜上に
厚い酸化膜を成長させ、またイオン注入された領域を第
二導電形の低不純物濃度領域とする酸化拡散工程と、窒
化膜マスクの一方の側の低不純物濃度領域上の前記厚い
酸化膜を除去してソース電極接触部を形成し、窒化膜マ
スクの他方の側の低不純物濃度領域上の前記厚い酸化膜
の窒化膜マスクに近い部分を残してフィールド酸化膜と
し、遠い部分を除去してドレイン電極接触部を形成する
工程と、窒化膜マスクを除去し、そのあとにゲート酸化
膜を介してゲート電極を形成する工程とを含むものとす
る。あるいは、第一導電形の半導体層の表面を第一酸化
膜、窒化膜および第二酸化膜で順次覆う工程と、その３
膜を通して選択的に半導体層の二つの領域にイオン注入
する工程と、一方のイオン注入された領域の他方に近い
部分上の窒化膜をその上の第二酸化膜と共に選択的に除
去する工程と、窒化膜の除去によって露出した第一酸化
膜上にフィールド酸化膜を成長させ、またイオン注入さ
れた領域を第二導電形の低不純物濃度領域とする酸化拡
散工程と、窒化膜をその上下の第一、第二酸化膜と共に
除去して両低不純物濃度領域にはさまれた部分の上にゲ
ート酸化膜を介してゲート電極を形成する工程とを含む
ものとする。そして、選択的にイオン注入するためのマ
スクの二つの領域を分割する部分を多結晶シリコンで形
成することが有効である。
【０００７】
【作用】窒化膜パターンをマスクとして低不純物濃度領
域形成のための二つの領域にイオン注入を行ったのち、
それぞれの領域の上にそれぞれ厚い酸化膜を形成し、一
方ではその厚い酸化膜全部を除去してソース電極接触面
を明け、他方ではフィールド酸化膜を残してドレイン電
極接触面を明けることにより、低不純物濃度領域を窒化
膜と自己整合的に形成した上で窒化膜のない領域にフィ
ールド酸化膜をドレイン部のみに形成できる。
域形成のための二つの領域にイオン注入を行ったのち、
それぞれの領域の上にそれぞれ厚い酸化膜を形成し、一
方ではその厚い酸化膜全部を除去してソース電極接触面
を明け、他方ではフィールド酸化膜を残してドレイン電
極接触面を明けることにより、低不純物濃度領域を窒化
膜と自己整合的に形成した上で窒化膜のない領域にフィ
ールド酸化膜をドレイン部のみに形成できる。
【０００８】あるいは、低不純物濃度領域を選択的に形
成するイオン注入を窒化膜をはさむ酸化膜を通して行っ
たのち、一方のイオン注入領域上の窒化膜を一部除去し
てその部分にフィールド酸化膜を形成することにより、
ソース部にはフィールド酸化膜は形成されず、ドレイン
部ではフィールド酸化膜がイオンを注入した領域の一方
側に自己整合的に形成される。いずれの場合もソース部
にフィールド酸化膜がないので、その下の低不純物濃度
領域によるソース抵抗の増大がない。
成するイオン注入を窒化膜をはさむ酸化膜を通して行っ
たのち、一方のイオン注入領域上の窒化膜を一部除去し
てその部分にフィールド酸化膜を形成することにより、
ソース部にはフィールド酸化膜は形成されず、ドレイン
部ではフィールド酸化膜がイオンを注入した領域の一方
側に自己整合的に形成される。いずれの場合もソース部
にフィールド酸化膜がないので、その下の低不純物濃度
領域によるソース抵抗の増大がない。
【０００９】
【実施例】以下、図２と共通の部分に同一の符号を付し
た図を引用して本発明の実施例について述べる。図１
(a) 〜(i) に示した一実施例では、ｐ形基板１の表面に
厚さ 30nm の酸化膜21を形成し、さらにその上に厚さ10
0nm の窒化膜５を堆積し、レジストマスク33を設け〔図
１(a) 〕、エッチングして窒化膜マスク51を形成する
〔図１(b) 〕。次いで、レジストマスク34と窒化膜マス
ク51により形成された開口部から低不純物濃度領域をつ
くる部分に加速電圧50keV 、ドーズ量1.０×1013原子／
cm2 でりん(P) イオン４を注入する〔図１(c) 〕。従っ
て、窒化膜51とＰイオン４の注入は自己整合的に行われ
る。次に酸化拡散工程により、Ｐイオン４の注入領域か
ら接合深さ1.０μｍ、表面不純物濃度２×1017原子／cm
3 のＮ- 拡散領域61および厚さ600nm の選択酸化膜24を
形成する〔図１(d) 〕。このあと、選択酸化膜24の上に
レジストマスク35を形成し〔図１(e) 〕、エッチングに
よりソース・ドレイン電極部の酸化膜24を除去し、フィ
ールド酸化膜22を残す。次に、レジストマスク35、窒化
膜マスク51およびＮ- 領域61の間にはさまれたＰ- 層１
の露出面上の酸化膜21を除去する〔図１(g) 〕。その
後、露出したＮ- 領域61の面上に厚さ25nmのゲート酸化
膜23を形成し〔図１(h) 〕、その上に多結晶シリコン(S
i)層を堆積し、パターニングしてゲート電極７を形成
し、また電極との接触抵抗を下げるためのＮ++領域63を
形成する〔図１(i) 〕。さらに、層間絶縁膜８で被覆
し、接触孔を明けたのち、ソース電極91、ドレイン電極
92をAl−Si合金等で形成することにより、高耐圧ＭＩＳ
ＦＥＴができ上がる〔図１(j) 〕。
た図を引用して本発明の実施例について述べる。図１
(a) 〜(i) に示した一実施例では、ｐ形基板１の表面に
厚さ 30nm の酸化膜21を形成し、さらにその上に厚さ10
0nm の窒化膜５を堆積し、レジストマスク33を設け〔図
１(a) 〕、エッチングして窒化膜マスク51を形成する
〔図１(b) 〕。次いで、レジストマスク34と窒化膜マス
ク51により形成された開口部から低不純物濃度領域をつ
くる部分に加速電圧50keV 、ドーズ量1.０×1013原子／
cm2 でりん(P) イオン４を注入する〔図１(c) 〕。従っ
て、窒化膜51とＰイオン４の注入は自己整合的に行われ
る。次に酸化拡散工程により、Ｐイオン４の注入領域か
ら接合深さ1.０μｍ、表面不純物濃度２×1017原子／cm
3 のＮ- 拡散領域61および厚さ600nm の選択酸化膜24を
形成する〔図１(d) 〕。このあと、選択酸化膜24の上に
レジストマスク35を形成し〔図１(e) 〕、エッチングに
よりソース・ドレイン電極部の酸化膜24を除去し、フィ
ールド酸化膜22を残す。次に、レジストマスク35、窒化
膜マスク51およびＮ- 領域61の間にはさまれたＰ- 層１
の露出面上の酸化膜21を除去する〔図１(g) 〕。その
後、露出したＮ- 領域61の面上に厚さ25nmのゲート酸化
膜23を形成し〔図１(h) 〕、その上に多結晶シリコン(S
i)層を堆積し、パターニングしてゲート電極７を形成
し、また電極との接触抵抗を下げるためのＮ++領域63を
形成する〔図１(i) 〕。さらに、層間絶縁膜８で被覆
し、接触孔を明けたのち、ソース電極91、ドレイン電極
92をAl−Si合金等で形成することにより、高耐圧ＭＩＳ
ＦＥＴができ上がる〔図１(j) 〕。
【００１０】図３(a) 〜(h) に示す別の実施例では、Ｐ
形シリコン基板１の上に厚さ30nmの酸化膜21を形成後、
厚さ100nm の窒化膜５を堆積し、さらにその窒化膜５の
表面を酸化して厚さ10nmの酸化膜25を形成し、その上に
厚さ50nmの多結晶Si層10を堆積後、その上にレジストマ
スク36を設ける〔図３(a) 〕。そしてこのマスクを用い
てエッチングし、多結晶Siマスク11を形成する〔図３
(b) 〕。このとき、窒化膜５の上の酸化膜25によりエッ
チングの終点検出が可能である。つぎに、多結晶Siマス
ク11とレジストマスク34によって形成された開口部から
低不純物濃度領域をつくる部分に加速電圧50keV 、ドー
ズ量1.０×1013のＰイオン４の注入を行う〔図３(c)
〕。そのあと、その上にフィールド酸化膜を形成する
部分に開口するレジストマスク37を設ける〔図３(d)
〕。そして、レジストマスク37と多結晶Siマスク11を
用いて酸化膜25と窒化膜５をエッチングし、レジスト膜
37を除去する〔図３(e) 〕。次いで、酸化拡散工程によ
り、Ｐイオン４の注入領域から接合深さ1.０μｍ、表面
不純物濃度２×1017原子／cm3 のＮ- 拡散領域61および
厚さ600nm の選択酸化膜22を形成したのち、多結晶Siマ
スク11、酸化膜25、窒化膜５、酸化膜21を除去し、厚さ
25nmのゲート酸化膜23を形成する〔図３(f) 〕。このあ
と、多結晶Si層を堆積し、パターニングしてゲート電極
７を形成する〔図３(g)〕。最後に図１(i) および(j)
に示したと同様に、電極との接触抵抗を下げるためのＮ
++領域63を形成し、層間絶縁膜８で被覆し、接触孔を明
けたのち、ソース電極91、ドレイン電極92を形成する
〔図３(h) 〕。
形シリコン基板１の上に厚さ30nmの酸化膜21を形成後、
厚さ100nm の窒化膜５を堆積し、さらにその窒化膜５の
表面を酸化して厚さ10nmの酸化膜25を形成し、その上に
厚さ50nmの多結晶Si層10を堆積後、その上にレジストマ
スク36を設ける〔図３(a) 〕。そしてこのマスクを用い
てエッチングし、多結晶Siマスク11を形成する〔図３
(b) 〕。このとき、窒化膜５の上の酸化膜25によりエッ
チングの終点検出が可能である。つぎに、多結晶Siマス
ク11とレジストマスク34によって形成された開口部から
低不純物濃度領域をつくる部分に加速電圧50keV 、ドー
ズ量1.０×1013のＰイオン４の注入を行う〔図３(c)
〕。そのあと、その上にフィールド酸化膜を形成する
部分に開口するレジストマスク37を設ける〔図３(d)
〕。そして、レジストマスク37と多結晶Siマスク11を
用いて酸化膜25と窒化膜５をエッチングし、レジスト膜
37を除去する〔図３(e) 〕。次いで、酸化拡散工程によ
り、Ｐイオン４の注入領域から接合深さ1.０μｍ、表面
不純物濃度２×1017原子／cm3 のＮ- 拡散領域61および
厚さ600nm の選択酸化膜22を形成したのち、多結晶Siマ
スク11、酸化膜25、窒化膜５、酸化膜21を除去し、厚さ
25nmのゲート酸化膜23を形成する〔図３(f) 〕。このあ
と、多結晶Si層を堆積し、パターニングしてゲート電極
７を形成する〔図３(g)〕。最後に図１(i) および(j)
に示したと同様に、電極との接触抵抗を下げるためのＮ
++領域63を形成し、層間絶縁膜８で被覆し、接触孔を明
けたのち、ソース電極91、ドレイン電極92を形成する
〔図３(h) 〕。
【００１１】上記の実施例はいずれも高耐圧Ｎチャネル
ＭＩＳＦＥＴについて述べたが、高耐圧ＰチャネルＭＩ
ＳＦＥＴにおいても同様に実施できる。また、実施例に
示した高耐圧ＭＩＳＦＥＴのほかに、通常の低耐圧ＭＩ
ＳＦＥＴあるいは微細化した低耐圧ＭＩＳＦＥＴも同一
半導体基板に同時に形成できる。
ＭＩＳＦＥＴについて述べたが、高耐圧ＰチャネルＭＩ
ＳＦＥＴにおいても同様に実施できる。また、実施例に
示した高耐圧ＭＩＳＦＥＴのほかに、通常の低耐圧ＭＩ
ＳＦＥＴあるいは微細化した低耐圧ＭＩＳＦＥＴも同一
半導体基板に同時に形成できる。
【００１２】
【発明の効果】以上述べたように、本発明によれば、低
濃度不純物拡散工程を選択酸化工程と同時に行い、ドレ
イン部にのみ設けられるフィールド酸化膜と低不純物濃
度領域を自己整合的に形成することにより、チャネル長
がアライメントに左右されず、ソース抵抗が低く、ドレ
イン部のみのチャネル側に低不純物濃度領域を有する高
耐圧ＭＩＳＦＥＴが得られ、高耐圧ＭＩＳＦＥＴのチッ
プサイズの縮小、信頼性向上が可能となった。
濃度不純物拡散工程を選択酸化工程と同時に行い、ドレ
イン部にのみ設けられるフィールド酸化膜と低不純物濃
度領域を自己整合的に形成することにより、チャネル長
がアライメントに左右されず、ソース抵抗が低く、ドレ
イン部のみのチャネル側に低不純物濃度領域を有する高
耐圧ＭＩＳＦＥＴが得られ、高耐圧ＭＩＳＦＥＴのチッ
プサイズの縮小、信頼性向上が可能となった。
【図１】本発明の一実施例の高耐圧ＭＩＳＦＥＴの製造
工程を(a) ないし(j) の順に示す断面図
工程を(a) ないし(j) の順に示す断面図
【図２】従来の高耐圧ＭＩＳＦＥＴの製造工程を(a) な
いし(e) の順に示す断面図
いし(e) の順に示す断面図
【図３】本発明の別の実施例の高耐圧ＭＩＳＦＥＴの製
造工程を(a) ないし(h) の順に示す断面図
造工程を(a) ないし(h) の順に示す断面図
１ Ｐ形シリコン基板 ２１ 酸化膜 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ 選択酸化膜 ２５ 酸化膜 ３３ レジストマスク ３４ レジストマスク ３５ レジストマスク ３６ レジストマスク ３７ レジストマスク ４ Ｐイオン ５ 窒化膜 ５１ 窒化膜マスク ６１ Ｎ- 領域 ６３ Ｎ++領域 ７ ゲート電極 ９１ ソース電極 ９２ ドレイン電極 １０ 多結晶シリコン層 １１ 多結晶シリコンマスク
Claims (3)
- 【請求項１】第一導電形の半導体層の表面を酸化膜で覆
う工程と、その酸化膜の上に形成した窒化膜マスクをは
さむ領域にイオン注入する工程と、窒化膜マスクに覆わ
れない部分の酸化膜上に厚い酸化膜を成長させ、またイ
オン注入された領域を第二導電形の低不純物濃度領域と
する酸化拡散工程と、窒化膜マスクの一方の側の低不純
物濃度領域上の前記厚い酸化膜を除去してソース電極接
触部を形成し、窒化膜マスクの他方の側の低不純物濃度
領域上の前記厚い酸化膜の窒化膜マスクに近い部分を残
してフィールド酸化膜とし、遠い部分を除去してドレイ
ン電極接触部を形成する工程と、窒化膜マスクを除去
し、そのあとにゲート酸化膜を介してゲート電極を形成
する工程とを含むことを特徴とするＭＩＳ型電界効果ト
ランジスタの製造方法。 - 【請求項２】第一導電形の半導体層の表面を第一酸化
膜、窒化膜および第二酸化膜で順次覆う工程と、その３
膜を通して選択的に半導体層の二つの領域にイオン注入
する工程と、一方のイオン注入された領域の他方に近い
部分上の窒化膜をその上の第二酸化膜と共に選択的に除
去する工程と、窒化膜の除去によって露出した第一酸化
膜上にフィールド酸化膜を成長させ、またイオン注入さ
れた領域を第二導電形の低不純物濃度領域とする酸化拡
散工程と、窒化膜をその上下の第一、第二酸化膜と共に
除去して両低不純物濃度領域にはさまれた部分の上にゲ
ート酸化膜を介してゲート電極を形成する工程とを含む
ことを特徴とするＭＩＳ型電界効果トランジスタの製造
方法。 - 【請求項３】選択的にイオン注入するためのマスクの二
つの領域を分割する部分を多結晶シリコンで形成する請
求項２記載のＭＩＳ型電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17871392A JPH0629525A (ja) | 1992-07-07 | 1992-07-07 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17871392A JPH0629525A (ja) | 1992-07-07 | 1992-07-07 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629525A true JPH0629525A (ja) | 1994-02-04 |
Family
ID=16053267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17871392A Pending JPH0629525A (ja) | 1992-07-07 | 1992-07-07 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006018974A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
-
1992
- 1992-07-07 JP JP17871392A patent/JPH0629525A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006018974A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| US8013416B2 (en) | 2004-08-17 | 2011-09-06 | Rohm Co., Ltd. | Semiconductor device |
| US8394695B2 (en) | 2004-08-17 | 2013-03-12 | Rohm Co., Ltd. | Semiconductor device production method |
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