JPH0230141A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は主として高速論理動作、または高周波領域にお
けるアナログ動作回路用１〜ランジスタの製造方法に関
するものである。

（従来の技術） 高速理論動作または高周波領域の回路動作用トランジス
タは、浅い拡散によりベース走行時間を抑制する外に絶
縁物素子分離技術によりコレクター基板間の接合容量を
低減する。更に微細リソグラフィ技術と自己整合技術に
よりベースーコレクタ間ならびにベース−エミッタ間の
奇生容量の抑制、更に又ベース抵抗の・低減を計ること
により性能の向上を達成してきた。

ところで米国特許第４２３４３６２＠公報には高速バイ
ポーラ素子に自己整合技術とポリシリコン２重拡散技術
を適用する製造方法が開示されており、その概要を第５
図ａ、ｂ、ｃにより説明する。即ら、ｎｌ電型の不純物
領５１（以後埋込領域と記載する）を形成したｐ型の半
導体基板５０にはエピタキシセル層５２を堆積し、ここ
に複数の絶縁物素子分離領域５３により島領域を設置す
る。

この島領域にはｐ導電型の拡散層５４を形成してからア
ンドープ（Ｕｎ　Ｄｏｐｅ　）多結晶シリコン層５５を
堆積後、ｐ型不純物を添加してから絶縁物層５６を成長
さけて第５図ａが得られる。

次に第５図すのように絶縁物層５６及び多結晶ケイ素層
５５を精度のよいリアクティブイオンエツチングにより
開口俊この添加不純物をエピタキシャル層５２内に拡散
してｐベース領域５７を設置する。

この結果第５図Ｃに示すように開口に対応するエピタキ
シャル層５２部分が内部ベース５８として動作し、ここ
にエミッタ５９を形成する。

更に１９８５年に開催されたインターナショナルエレク
トロンデバイスミーティンク（Ｉｎｔｅｒｎａｔｉｏａ
ｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　）ｌｅｅｔｉｎｇ
）　ｐｐ、４２０〜４２３にＫａｚｕｙａ　ＫｉｋＵＣ
ｈｉにより発表された’Ａ　Ｈｉｇｈ−３ｐｅｅｄＢｉ
ｐｏｌａ　ＬＳＩ　Ｐｒｏｃｅｓｓ　ｕｓｉｎｇ　Ｓｅ
ｌｆ−ＡｌｉｇｎｅｄＤｏｕｂｌｅ　ｄｉｆｔ’ｕｓｉ
ｏｎ　ｐｏｌｙ　５ｉｌｉｃｏｎ　ｔｅｃｈｎｏｌｏｇ
ｙ”を第６図ａ〜ｅにより説明する。このプロセスは図
に明らかにしたように、窒化タイ素（Ｓ！３Ｎ４＞層と
多結晶ケイ素を併用する点が第５図に示す方法と相違し
ている。

アンドープの多結晶ケイ素層６１はシリコン半２９体基
板６０に析出復、この多結晶ケイ素層６１にはＢを第６
図ａに示すようにイオン注入法により導入する。これと
同時に９５０　’Ｃで３０分間熱処理するが、この時Ｂ
は多結晶ケイ素６１を通してシリコン半導体基板６０内
に導入される。この結果第６°図すに明らかなように１
５０ｎｍの深さを持つベース領域６２が形成される。

第６図Ｃにはエミッタ６３を形成するために多結晶ケイ
素６１内に砒素をイオン注入した状態が示されているが
、９００℃３０分の熱処理工程を行うことによって砒素
はケイ素半導体基板６０内に多結晶ケイ素層６１を介し
て拡散して深さ５０ｎｍのエミッタ６４が第６図ｄのよ
うに形成される。

この一連の工程により１１００ｎの幅を持つベース領域
が設置される。前述のようにこの方法では多結晶ケイ素
中の特定の位置に２回にわたるイオン注入工程でシリコ
ン基板にベース、エミッタ領域を特別の影響゛なしで形
成できる。

（発明か解決しようとする課題） 以上のように第５図に示す方法による多結晶ケイ素を利
用する２重拡散方式ではりアクティブイオンエツチング
法（ＲＩＥ法）を利用しているが、この多結晶ケイ素に
対向して位置するシリコン半導体層即ち真性動作領域に
このリアクティブイオンエツチング法にＪ：るダメージ
が入り素子の特性を劣化する欠点がある。

もう一方のＩＤＥ）ｌに発表された方法では多結晶ケイ
素層の酸化工程ににり添加した不純物が酸化膜に取込ま
れる結果、ベース電極取出用としても利用するこの多結
晶ケイ素層のシート抵抗を高くして、ベース抵抗か大き
くなる欠点がおる。

本発明は上記難点を除去する新規な半導体素子の形成方
法を提供するもので、特に真性動作領域にダメージを与
えない加工精度の良い方法を利用すると共に電極取出層
のシート抵抗を十分低くすることを可能にするものであ
る。

〔発明の構成〕

（課題を解決するための手段） 本発明ではある導電型を示すシリコン導体層に複数の素
子分離領域を形成して島領域を設け、この表面に第１の
絶縁物層、おる導電型の不純物を含有する第１の多結晶
ケイ素層及び第２の絶縁物層をこの順に積層する。この
第１の多結晶ケイ素層の露出面を酸化して第３の酸化物
層を形成してから半導体層表面に被着した酸化物層を除
去し、更にある導電型の不純物を含有する第２の多結晶
ケイ素層を被覆しこの不純物を半導体層内に導入してベ
ース領域を形成する。次にこの第２の多結晶ケイ素層や
第２の絶縁物層を異方性食刻により除去して第１の多結
晶ケイ素層と半導体層の表面を露出させてから、この半
導体層の露出面に第４の酸化物層を第３の酸化物層を埋
込むように被覆後エッチバック（ＥｔＣｈ　ＢａＣｋ　
）工程によりほぼ平坦とする。更に第１の多結晶ケイ素
層に含有するある電導型の不純物を半導体層内に導入す
る。引続いてこの第２の多結晶シリコン層に開口を設り
てからある導電型の不純物を第４の酸化物層をマスクと
しである導電型を示す半導体層内に拡散する点に’４−
＝’ｒ徴が必る。

（作　用） 本発明では異方性食刻工程と凸状ダミーパターンを巧み
に併用して高速動作を必要とする半導体素子の製造方法
を開示したものである。と言うのは高速動作が要求され
ている最近の半導体素子ではＰＮ接合の形成に不可欠な
不純物領域のＸｊを抑制する手法が採用されている一方
、それにもとずく弊害を各種の手法によりカバーしてい
る。

しかしこの発明でもＸｊを約２譚乃至０．０５ＪＪＪＪ
＋に形成したいわゆるシャロージヤンクション（Ｓｈａ
ｌｌｏｗ　Ｊｕｎｃｔｏｉｎ　）が適用されており、従
ッテ各種の工程による影響は排除しなければならない。

そこで本発明では加工精度の良いＲＩＥ法による弊害を
防止する観点から前述の凸状ダミーパターンを採用して
おり、しかもドープド多結晶ケイ素の酸化を避りるため
にその側面に酸化物層を設置する手法を採用して従来の
技術側に示したシーｊ〜抵抗の上昇を防止している。

即ら素子分離領域の設置により得られる島領域を構成す
るある導電型を示ず半導体層に形成する真性動作領域用
位置を含めた場所に凸型のダミーパターンを形成する。

その形成に当っては、第１の絶縁物層、ある導電型を示
す不純物を含有する第１の多結晶ケイ素層及び第３の絶
縁物層からなる積層体を加工精度の良いリアクティブイ
オンエツチングにより凸状のダミーパターンを形成して
半導体層へのダメージを極力防止する。更に島領域を構
成する必る導電型を示す半導体層に機能素子を形成する
手段としては、先ずエッチバック法によりこの凸状のダ
ミーパターンを形成した積層体表面をほぼ平坦とする。

このエッチバック工程に先立って第２の多結晶ケイ素と
第４の絶縁物層が設けられる。次に第１の多結晶ケイ素
層に含有ターるある導電型の不純物を半導体層内に導入
し更にこの積層体に設置する開口から逆導電型の不純物
をこの第４の絶縁物層をマスクとして導入する。

このように本発明ではりアクティブイオンエツチング工
程によるダメージを防止すると共に多結晶ケイ素層の酸
化は凸状のダミーパターンにサイドウオール（Ｓｉｄｅ
　Ｗａｌｌ　＞方式を適用して抑制しているので、高速
論理動作あるいは高周波領域でのアナログ動作回路用ト
ランジスタとして要求される特性を満足するものである
。

（実施例） 第１図ａ〜Ω及び第２図〜第４図により本発明の実施例
を詳細に説明するが、第１図ａ〜Ｑは本発明の工程を承
り断面図であり、第２図〜第４図は他の実施例である。

先ず４　ｘ　１０”　ｃｍ−３程度のＢ等のｎ型不純物
を含有した半導体基板１を準備し、その表面には選択的
にＡＳ等のｎ型不純物をイオン注入法により導入してＮ
層２設固後、エピタキシャル成長法によりリン等のｎ型
不純物を約１　Ｘ　１０１０ｃｍ−３含有した厚さ１０
ＪＪＪｎの半導体層３を堆積する。この工程時の加熱に
より発生するいわゆるオートドーピング（Ａｕｔｏ　Ｄ
ｏｐｉｎｇ　）等によりＮ層２は半導体層３と半導体基
板１の境界付近に設置されていわゆる埋込領域として機
１１シすることになる。このｎ型不純物を含有した単結
晶からなる半導体層２には素子分離に絶縁物４を利用す
る方式により島領域５を形成する。と言うのは割合い厚
い素子分離領域が必要なためにこの方式を採用したが、
仙の方式である拡散法等も勿論適用可能でおる。

この島領域５におＩフる真性動作領域に相当する位置を
含めて前述の凸状ダミーパターン６を設置するが、その
具体的手段としては熱酸化法等によリ２酸化ケイ素層７
（以後第１絶縁物層と記載する）を形成後、ＬＰＣＶＤ
（Ｌｏｗ　Ｐｒｅｅｓｓｕｅｒ　ＣｈｅｍｉｃａｌＶａ
ｐｏｕｒ　［）ｅｐｏｓｉｔｉｏｎ）法により厚さ５０
０乃至１ｏｏｏオングストロームのＢ等をドープした第
１の多結晶ケイ素層８と窒化ケイ素（Ｓ！３Ｎ４）層即
ち第２の絶縁物層９を５００〜１０００オングストロー
ムを堆積する。引続いて公知の写真食刻工程（Ｐｈｏｔ
。

Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）により凸状ダミ
ーパターン６を形成して第１図ａに示す断面図が得られ
る。

この凸状ダミーパターン６設置１々酸化性雰囲気に曝す
と半導体層２の表面に交差する方向に沿った側面即ち第
１の多結晶ケイ素層８と半導体層２の露出表面には２酸
化ケイ索等からなる第３の絶縁物層１０が被覆されて第
１図すに示す断面図が得られる。更にＣＦ４とＨ２の流
量は２０ＳＣＣＭと１ｏｓｃｃＨ，パワー３５０Ｗ、圧
力１．３パスカルの条件によるリアクティブイオンエツ
チングを施して半導体＠３の露出表面に被覆した第２の
絶縁物層１０を除去して、第１図Ｃの断面図が得られる
。

引続いて全面に厚さ５００〜１ｏｏｏオングストローム
のＢ等をドープした第２の多結晶ケイ素層１１をＬＰＣ
ＶＤ法にＪ：り堆積し、ここにレジスト層１２を第１図
ｄに示すように塗布し、再びＣβ等のラジカルをＳんだ
リアクティブイオンエツチングを実施して凸状ダミ−パ
ターン６側面と頂面に被着する第２の多結晶ケイ素層８
が除去される。

次いで第１図ｅに示すようにＣＶＤ法等により２酸化ケ
イ素等からなる第４の絶縁物層１３とレジスト層１４８
被覆して、凸状ダミーパターン頂面だりに薄いレジスト
）侑１４を被覆復、ＣＦ４等の気体を適用するリアクテ
ィブイオンエツチングにより窒化ケイ素層からなる第２
の絶縁物層９と、これに連続して堆（？ｊした第４の絶
縁物層１３が除去されて第１図ｆの断面構造が得られる
。

この両すアクティブイオンエッチングエ稈の条件は前述
の第２の絶縁物層１０除去工程と全く同一である。とこ
ろでこのリアクティブイオンエツチング工程でおるレジ
ストのエツチングレイトは窒化ケイ素層ならびにＣＶＤ
法による２ｒｌｉ化ケイ素層のそれより小さい事実によ
り完成でき、この時多結晶ケイ素層は食刻されない。

次に第１図ｑに明らかなように第２の多結晶ケイ素層１
１に含有するある導電型の不純物Ｂを半導体層３内に１
×１０１６ｃｍ−２程度熱拡散してｐベース領域１５．
１５を設置侵、マイクロ波を適用して形成するプラズマ
により発生するラジカルを発生場所以外の位置に移動し
て等方性もしくは異方性食刻工程が可能なＣＤＥ装置に
よるＣＦ４１０２による等方性食剣法により第１の多結
晶ケイ素層８を除去する。

この状態を第１図ｑに示したが、次にイオン注入法等に
よりＢを第１の酸化物層７を通して注入してピーク濃度
が１０２０　ｃｍ−３程度のベース層１６を形成する。

更にトランジスタとしての機能を発揮するのに必要なエ
ミッタ領域１７叩ら真性動作領域の形成工程に移行する
。これに備えて第１の多結晶ケイ素層７の除去により露
出した第２の酸化物層１０には多結晶ケイ素層の残し膜
１８をリアクティブイオンエツチング工程を利用して設
置して、第２の酸化物層１０に開口を形成しこの多結晶
ケイ素層の残し膜１８をマスクに利用して砒素を導入し
て約ＩＱ２１．−’ＣＩＪ１−３の表面潤度を持つエミ
ッタ領域１７を完成する。

この砒素導入に先立って砒素ドープド多結晶層１９を、
開口内ならびに３酸化り”イ素層１３に堆積して拡散源
とするが、この工程ではエッチバック工程も悟せて実施
する。

第２図はにベース電極取出用にポリサイドを使用した例
を示すが、同一の部品には同一番号により説明する。こ
のポリサイド１ｉ３２０の形成に当っては第１図ｄ・〜
ｅ間にＭｏ、Ｔｉ等のシリリーイド層２１を形成する金
属をデボ（Ｄｅｐｏｓｉｔｉｏｎ）　Ｌ／、これに続く
熱処理工程により多結晶ケイ素層２２に連続かつ選択的
に形成する方法によってｄ５す、これ以外の構造ならび
に製法は第１図に示したバイポーラ素子とそれと全く同
様である。このポリリーイ１〜１ｉ”ｉ２０の形成工程
では第４の絶縁物層１３の形成前にこのシリ１月イト層
２０をレジストとの併用により平坦化して第２の多結晶
ケイ素層１１に選択的に被覆することもできる。

−力筒３図にはＨＯ３型トランジスタに本発明を適用し
た例を示しており、■制御用チャンネル領域２５は予め
イオン注入法等により設置する。更に第２のドープド多
結晶ケイ素層１１の形成前に化学的に純粋なゲート酸化
膜２６を形成し、この凸状の第２のドープド多結晶ケイ
素層１１の形成前に化学的に純粋なゲート酸化膜２６を
形成し、この凸状の第２のドープド多結晶ケイ素層１１
はゲート電極として利用する。

この）１０３型トランジスタの機能を発揮するのに必須
なソース及びドレイン領域２７．２８の形成は第２のド
ープド多結晶ケイ素層１１を拡散源とする拡散番こより
行う。

第４図に示すＨＯ３型トランジスタではライトリイドー
プ層２８．２９が設置されており、これに対向する位置
にはサイドウオール層３０を設け、これに連続して形成
する凸状の第２のドープド多結晶ケイ素層１１を設置し
、前述のようにソース及びトレイン領域２７．２８の拡
散源として利用し、又８０３型トランジスタ電極に隣接
かつ接続して形成するゲート酸化膜はやはり化学的に綺
麗な膜を確保するべく第２のドープド多結晶ケイ素層１
１の形成前に形成する。

〔発明の効果〕

以上のように真性領域として機能するニジツタにダメー
ジを〜えず、自己整合方法により高速のトランジスタが
設置可能となり、しかも取出電極にシリサイドを適用す
るシー１〜低抗を１０７１−ム／平方に低減できる。取
出電極の材質はこれに限定するしので％　＜前述のよう
にドープド多結晶ケイ素層し適用可能でおり、この場合
もシート抵抗を従来技術のように８００オーム〜１にオ
ームに上昇するＪ：うな事態は避１ブられる。又半導体
素子に要求される特性か比較的簡単に達成される利点も
ある３゜

【図面の簡単な説明】

第１図ａ〜ｑは本発明に係わる実施例の工程を示づ断面
図、第２図乃至第４図は他の実施例の断面図、第５図ａ
−Ｃ１第６図ａ〜ｅは従来技術の工程の断面図でおる。 １・・・半導体阜板 ３・・・半導体層 ５・・・島領域 ６・・・凸状ダミーパターン ７・・・第１の酸化物層 ８・・・第１の多結晶ケイ素 ９・・・Ｓｉ３Ｎ、１第３の絶縁物層 １０・・・第２の絶縁物層 １２．１４・・・レジスト １３・・・第４絶縁物層 １６・・・ベース層 １７・・・エミッタ ２・・・埋込領域 ４・・・素子分離領域 代理人　弁理士　大　胡　典　夫 第　　１　　ヌ　（ンの１ン 第 国 第 図 万 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. ある導電型の半導体層に設置する複数の分離領域により
   島領域を形成する工程と、この島領域に形成予定の真性
   動作領域を含む半導体層表面部分に第１の絶縁物層、あ
   る導電型を示す不純物を含有する第１の多結晶ケイ素及
   び第２の絶縁物層をこの順に積層した凸状のダミーパタ
   ーンを形成する工程と、この積層体の一部を構成する第
   １の多結晶ケイ素層の露出面に第３の絶縁物層を被着す
   る工程と、ダミーパターンを含む半導体層の露出表面に
   ある導電型の不純物を含有する第２の多結晶ケイ素層を
   被覆する工程と、このある導電型の不純物を半導体層内
   に導入する工程と、この第２の多結晶ケイ素層及び第２
   の絶縁物層を異方性食刻工程により除去して第１の多結
   晶ケイ素層を露出する工程と、第３の絶縁物層を埋設す
   るようにある導電型の半導体層の露出表面に第４の絶縁
   物層を被覆しこの積層体を含むある導電型の半導体層表
   面をほぼ平坦にする工程と、第１の多結晶ケイ素層に含
   有するある導電型の不純物を半導体層内に導入する工程
   と、この積層体に開口を形成する工程と、第４の絶縁物
   層をマスクとしての開口から逆導電型の不純物領域をあ
   る導電型の半導体層内に導入する工程を具備することを
   特徴とする半導体素子の製造方法。