KR100493483B1 - 화학적기계적연마로인한결함으로부터디바이스의구성요소를보호하는방법 - Google Patents

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Abstract

메사 구조(mesa)의 질화물 패드 층(pad nitride layer) 아래에 배치된 기판에 가해지는 화학적 기계적 마모(Chemical-Mechanical Polish, CMP)로 인한 손상을 막기 위한 방법. 질화물 패드 층은 동일 형태로(conformally) 배치된 유전체 층 아래에 배치된다. 유전체 층은 동일 형태로 배치된 폴리실리콘 층 아래에 배치된다. 이 방법은 유전체 층의 제 1 영역을 노출시키기 위해 화학적 기계적 마모를 사용하여 적어도 유전체 층의 표면까지 폴리실리콘 층을 평탄화하는 것을 포함한다. 이 방법은 제 1 에칭 변수들을 사용하여 유전체 층의 제 1 영역을 관통하여 부분적으로 에칭하는 것을 더 포함한다. 제 1 에칭 변수들은 질화물 패드 층이 화학적 기계적 마모의 결함이 있더라도 에칭되는 것을 막기 위해 충분할 만큼 질화물 패드 층에 대해 선택적인 에천트(etchant) 소스 개스를 포함한다. 게다가, 유전체 층의 제 1 영역을 관통해 부분적으로 에칭한 후에 폴리실리콘 층을 제거하는 것도 포함된다.

Description

화학적 기계적 연마로 인한 결함으로부터 디바이스의 구성요소를 보호하는 방법{METHODS FOR PROTECTING DEVICE COMPONENTS FROM CHEMICAL MECHANICAL POLISH INDUCED DEFECTS}
본 발명은 반도체 집적 회로(IC)의 제조에 관한 것이다. 더 상세히 말하면, 화학적 기계적 마모(CMP)로 인한 기판 손상으로부터 디바이스 구성 요소를 보호하는 기술에 관한 것이다.
반도체 IC 제조에 있어서, 트랜지스터 구성 요소와 같은 디바이스는 보통 실리콘으로 만들어진 기판 위에 형성된다. 기판은 예를 들어 IC 또는 평판 표시 장치의 제조에도 사용될 수 있다. 실리콘 웨이퍼 상에 적층 메사 구조를 형성하기 위해 여러 가지 재료의 연속적인 층이 기판 위에 증착되고 선택적으로 제거될 수 있다.
본 명세서에 참조 문헌으로 포함되어 있는 1997년 5월 1일에 출원된 특허 출원 (출원 번호 제 08/515,714 호) "Self-Aligned Polysilicon FET Device Isolated with Maskless Shallow Trench Isolation and Gate Conductor Fill Technology and Method of Manufacture Thereof" (Attorney Docket No. HQ9-96-051)에서는, VLSI 기술에 따라 제조된 FET 디바이스의 형성에서 디바이스를 절연시키기 위한 방법으로 적층 메사 구조가 개시되어 있다. 일반적으로, 적층 메사 구조는 실리콘 메사 구조(단결정 실리콘 구조일 수 있음) 위에 증착된 예를 들어 질화물 패드 또는 산화물 패드층과 같은 패드층을 포함할 수 있다. 설명을 용이하게 하기 위해, 도 1은 기판(112)위에 형성될 수 있는 적층 구조(110)를 도시하고 있다. 실리콘 메사 구조를 형성하기 위해 기판을 마스킹하고 쉘로우 트렌치(shallow trench)를 에칭함에 의해 한 쌍의 메사 구조(114, 116)가 기판 위에 형성되어 있다. 다음, 메사 구조는 하나 이상의 패드층으로 덮인다.
도 1에 도시된 바와 같이, 메사 구조(114)는 패드층을 포함하며, 그 한 예가 산화물 패드층(120) 위에 놓여진 질화물 패드층(118)으로 도시되어 있다. 산화물 패드층(120)은 예를 들어 약 25-300 옹스트롬의 두께일 수 있다. 질화물 패드층(118)은 예를 들어 약 500-2500 옹스트롬의 두께일 수 있다. 마찬가지로, 메사 구조(116)는 패드층을 포함하며, 그 한 예가 산화물 패드층(124) 위에 놓여진 질화물 패드층(122)으로 도시되어 있다. 유전체 층(126)은 TEOS 또는 이산화실리콘일 수 있으며, 메사 구조(114, 116)의 패드층과 기판(112) 위에 동일 형태로 증착된 것으로 도시되어 있다. 이 유전체 층(126)은 예를 들어 약 3000-9000 옹스트롬의 두께일 수 있다. 메사 구조 사이에 배치된 유전체 재료는 메사 구조의 디바이스들을 절연시키기 위한 쉘로우 트렌치 아이솔레이션(STI)을 제공한다.
유전체 층(126) 위에, 폴리실리콘 층(130)이 배치되어 있으며, 그 층으로부터 유전체층(126)의 다음 에칭을 용이하게 하기 위하여 마스크가 형성될 수 있다. 폴리실리콘은 예를 들어 약 2000-8000 옹스트롬의 두께일 수 있다. 도 2는 폴리실리콘층(130)과 이산화실리콘층(126)을 평탄화하기 위해 화학적 기계적 연마(CMP) 단계가 수행된 후의 도 1의 기판을 도시하고 있다. CMP 공정은 전형적으로 이산화실리콘층(126)의 상부 영역이 폴리실리콘층(130) 사이에서 노출될 때 그리고/또는 노출된 이산화실리콘층이 특정한 설계 두께로 평탄화될 때 종료하게 된다(즉, 항상 정확히 이산화실리콘층(126)의 상부 영역이 폴리실리콘층(130) 사이에서 노출될 때 CMP 공정이 종료될 필요는 없다). CMP 이후에, 유전체 층의 상부 영역이 폴리실리콘 층 사이에서 노출되어 유전체의 에칭이 용이해지는 반면, 기판의 다른 영역은 남은 폴리실리콘에 의해 마스크가 제거된다.
한편, CMP 동안에, 이산화실리콘 층(126)의 노출된 표면이 여러 가지 CMP 공정의 결함에 의해 손상될 수 있다. 이들 CMP 공정의 결함으로는 예를 들어 스크래칭과 과도 연마를 포함된다. 스크래칭은 CMP 회전 패드와 노출된 산화물 표면 사이에 마찰 입자가 놓이게 될 때 발생할 수 있다. 마찰 입자에 대한 패드의 압력과 회전력은 노출된 산화물 표면을 파낼 수 있다. 이러한 스크래치는 메사 구조(116) 위에 스크래치(200)로 도시되어 있다. 도 2에 도시된 바와 같이, 스크래치(200)의 존재는 질화물 패드층(122) 위의 유전체 재료의 두께를 감소시킨다.
과도 연마 또한 유전체층에 얇은 영역을 만들 수 있으며, 이는 부적절한 공정 지속 기간, 패드 압력, 패드 마찰, 브러싱 속도, 현탁액 화학 작용, 및 다른 요인을 포함하는 부적절한 CMP 공정 변수들에 기인하는 것일 수 있다. 하나 이상의 CMP 변수들이 부적절할 때, 재료 제거를 정밀하게 제어할 수 없을 수 있고, 바라는 것보다 얇은 유전체 층이 메사 구조 위에 존재할 수 있다.
도 3은 공동을 형성하기 위해 유전체 에칭으로 이산화실리콘 층(126)의 미보호 영역 부분을 제거한 후의 도 2의 기판을 도시하고 있다. 유전체 에칭 동안, CMP에 의해 제거되지 않은 폴리실리콘 층(130)의 영역은 아래에 있는 유전체 재료를 보호하는 하드 마스크로 작용한다. 전형적으로, 유전체 에칭은 예를 들어 질화물 패드층과 같은 패드층위에 제어된 양의 유전체 물질을 남기도록 설계(예를 들어 시간 조절)된다. 한 예로, 유전체 에칭은 유전체 재료의 노출된 표면을 부분적 반응성 이온 에칭(RIE) 또는 습식 에칭(wet etching)으로 대표될 수 있으며, 약 2000-9800 옹스트롬의 이산화실리콘을 제거할 수 있다. 도 3에서, 유전체 에칭은 유전체층(126)에 공동(302)을 형성하고, 메사 구조(114)의 질화물 패드층(118) 위에 얇은(예를 들어 약 800-900 옹스트롬의 두께) 유전체층(320)을 남기도록 설계된다. 한편, CMP 공정의 결함(예를 들어 도 2에 도시된 스크래치(200))으로 인해 이산화실리콘(126)이 의도한 것보다 얇을 때에는, 메사 구조 위의 더 얇은 이산화실리콘 층은 단지 부분적으로 에칭되는 것이 아니라 완전히 에칭될 수 있다. 더욱이, 전형적으로 CHF3, CF4, 및/또는 아르곤의 혼합물을 포함하는, 공지된 유전체 에칭 화학물질은 패드층(예를 들어 질화물 패드(122)와 산화물 패드(124))이 이 유전체 에칭 단계를 통해 에칭되어 하부의 기판(112) 재료(전형적으로 단결정 실리콘 구조)의 일부를 노출시키게 한다. 질화물 패드층과 산화물 패드층이 부주의하게 에칭된 모습이 도 3의 메사 구조(116) 위에 도시되어 있다. 유전체 에칭 화학물질이 전형적으로 실리콘에 대해 선택적(폴리실리콘 하드(hard) 마스크에 대한 에칭을 피하기 위해)이라는 것 때문에, 하부 실리콘 기판(112)은 패드층이 부주의하게 에칭되더라도 이 유전체 에칭 단계 동안에 에칭되지 않는 것이 보통이다.
다음 공정을 보다 용이하게 하기 위해, 폴리실리콘 하드 마스크가 제거될 수 있다. 폴리실리콘 하드 마스크를 제거하기 위해 사용되는 폴리실리콘 에천트(전형적으로 SF6과 NF3을 포함함) 또는 습식 에칭이 유전체 재료를 쉽게 에칭하지는 않는 것이 보통이므로, 얇은 유전체층(320)의 아래에 있는 층(예를 들어 질화물 패드층(118), 산화물 패드층(120), 및 이들 층 아래에 있는 기판 재료)은 이 폴리실리콘 제거 단계 동안 보호된다. 그러나, 폴리실리콘 에천트는 CMP 공정 결함과 CHF3/CF4/Ar 유전체 에칭 또는 습식 에칭의 결합에 의해 노출된 어떠한 실리콘 기판 재료(예를 들어 단결정 실리콘)라도 쉽게 에칭한다. 도 3에서, 메사 구조(116)의 영역에 있는 기판 재료는 폴리실리콘 제거 단계 동안 부주의하게 에칭된다. 그 결과가 메사 구조(116)의 영역에서의 기판(112)의 CMP로 인한 기판 결함(도 4에 보이드(402)로 도시되어 있음)이다.
이 보이드는 다음 유전체 에칭 단계에 앞서 CMP 단계 동안 적층 구조가 과도 연마 되어도 메사 구조(116) 위에 의도한 것보다 얇은 유전체층이 형성될 수 있다. 과도 연마의 결과가 도 5에 도시되어 있는데, 메사 구조(114) 위에 놓인 유전체 재료의 층에 비해 메사 구조(116) 위에 놓인 유전체 재료의 층이 더 얇다. 기판에 존재하는 공백(402)은 이어서 형성되는 디바이스에 문제를 야기할 수 있다. 한 예로, 보이드(402)는 차후 증착되는 게이트 도체의 단락 및/또는 게이트 산화물의 브레이크다운을 야기할 수 있으며, 이는 게이트와 기판의 단락, 게이트와 접지의 단락 등을 일으킨다.
상기의 결과로, 유전체 에칭 동안에 CMP 결함으로 인한 에칭 손상으로부터 디바이스 구성 요소를 보호하기 위한 바라는 개선된 방법이 마련되었다.
본 발명은 일 실시예에서는, 메사 구조의 질화물 패드층 아래에 배치된 기판에 가해지는 CMP로 인한 손상을 막기 위한 방법에 관련된 것이다. 질화물 패드층은 컨포멀하게 증착된 유전체층 아래에 배치된다. 유전체층은 컨포멀하게 증착된 폴리실리콘층 아래에 배치된다. 상기 방법은 유전체 층의 제 1 영역을 노출시키기 위하여 CMP를 사용하여 적어도 유전체 층의 표면까지 폴리실리콘 층을 평탄화하는 것을 포함한다.
상기 방법은 제 1 에칭 변수를 사용하여 유전체 층의 제 1 영역을 부분적으로 에칭하는 것을 더 포함한다. 제 1 에칭 변수는 CMP 결함이 있더라도 질화물 패드층이 에칭되는 것을 방지하기 위해 질화물 패드층에 대해 거의 선택적인 에천트 소스 가스를 포함한다. 게다가, 유전체층의 제 1 영역을 부분적으로 에칭한 후에 폴리실리콘층을 제거하는 것도 포함된다.
본 발명은 또 다른 실시예에서는, 쉘로우 트렌치 아이솔레이션(STI) 전계 효과 트랜지스터(FET)를 제조하기 위한 방법에 관한 것이다. FET 디바이스는 실리콘 기판의 실리콘 메사 구조 위에 형성된다. 상기 방법은 실리콘 메사 구조 위에 질화물 패드층을 증착하는 것을 포함한다. 상기 방법은 질화물 패드층과 실리콘 기판의 상부 표면상에 TEOS층을 컨포멀하게 증착하는 것을 더 포함한다. 또한 TEOS 위에 폴리실리콘층을 컨포멀하게 증착하는 것도 포함된다.
더욱이, 상기 방법은 TEOS층의 제 1 영역이 질화물 패드층위에 배치되어 노출되도록 하기 위해, CMP 공정을 사용하여 적어도 TEOS층의 표면까지 폴리실리콘 층을 평탄화하는 것을 포함한다.
게다가, 상기 방법은 제 1 에칭 변수를 사용하여 TEOS층의 제 1 영역을 부분적으로 에칭하는 것을 포함한다. 제 1 에칭 변수는 질화물 패드층 위에 얇은 TEOS 층을 남기도록 형성된다. 제 1 에천트 변수는 CMP 결함이 존재할 때에도 질화물 패드층이 에칭되는 것을 방지하기 위해 질화물 패드층에 대해 거의 선택적인 에천트 소스 가스를 포함한다. 상기 방법은 또한 유전체층의 제 1 영역을 부분적으로 에칭한 후에 폴리실리콘층을 제거하는 것도 포함한다.
본 발명의 상기 장점 및 다른 특징은 이하 상세한 설명 및 첨부되는 도면을 참조로 보다 구체적으로 설명된다.
본 발명은 이하에서 첨부 도면에 도시된 몇몇 실시예와 관련하여 상세히 설명된다. 본 발명의 완전한 이해를 위해 여러 가지의 구체적인 세부 사항이 개시되었다. 그러나, 본 발명이 속하는 분야의 당업자는 본 발명이 이들 구체적인 세부 사항의 전부 또는 일부가 없이도 실행될 수 있다는 것을 알 것이다. 다른 실시예에서는, 본 발명을 불필요하게 모호하게 만들지 않기 위해 공지의 공정 단계 및/또는 구조는 개시되지 않았다.
본 발명은 기판 상에 IC를 제조하는 것에 관한 것이다. RAM, DRAM, 동기식 DRAM, SRAM, 및 ROM과 같은 IC 메모리들 외에도 특정 주문형 집적 회로(ASIC)와 프로그램 논리 배열(PLA)을 포함하는 논리 디바이스 같은 다른 IC도 포함된다.
본 발명의 일 실시예에 따르면, IC 제조 동안의 CMP로 인한 기판 결함은 폴리실리콘 하드 마스크 뿐만 아니라 예를 들어 그 아래에의 질화물 패드와 같은 패드층에도 선택적인 유전체 에칭 공정을 도입함으로써 처리된다. 다시 말해, 본 발명의 에칭 공정은 고도의 균일성과 향상된 에칭율로, 폴리실리콘 하드 마스크 및/또는 어떠한 노출된 질화물 패드도 에칭함이 없이, 유전체층 산화물을 바람직하게 에칭을 한다. 또한 본 발명의 유전체 에칭 공정은 스크래치 및/또는 과도연마 및/또는 다른 CMP 공정 결함이 존재하더라도 질화물 패드를 에칭하지는 않는다.
이어서, 폴리실리콘 제거 과정 동안, 하부 실리콘 기판이 질화물 패드에 의해 보호된다는 사실은 어떠한 실리콘 기판도 에칭되지 않으며(폴리실리콘 에천트 소스 가스가 질화물 패드 및 산화물 패드에 거의 선택적이기 때문에), 상기의 CMP로 인한 기판 결함이 야기되지 않는다는 것을 의미한다. 도 6은 산화물 층(126)이 본 발명의 유전체 에칭 공정을 사용하여 에칭된 후의 도 2의 적층 구조(110)를 도시하고 있다. 도 6에 도시된 바와 같이, 질화물 패드층(122)은 스크래치(200)가 유전체 에칭 단계 이전에 메사 구조(116) 위의 산화물 층의 두께를 감소시키더라도 에칭되지 않는다. 도 6에서, 폴리실리콘 하드 마스크는 하부 기판(112)에 어떠한 손상을 가하지 않고 제거되었다.
일 실시예에서, 본 발명의 유전체 에칭 공정에서는 C4F8을 포함하는 에천트 소스 가스가 사용되어, TEOS 산화물층을 에칭하여 상기 공동(예를 들어, 도 3의 공동(302))을 형성한다. 선택적으로, 아르곤 및/또는 CO도 유전체 에천트 소스 가스에 더해질 수 있다. CO가 에칭의 균일성을 향상시키는 것을 돕는 반면, 아르곤은 포격(bombardment)을 제공함으로써 에칭을 향상시킨다고 생각된다.
일 실시예에서는, 본 발명의 유전체 에칭 공정이 일본, 도쿄의 도쿄 전기의 Tel Unity II(TEL 850 Dual Dipole Ring Magnet)라고 알려진 에칭 시스템에서 수행된다. 다른 에칭 공정 또한 유용하다. 그런 에칭 공정에는 건식 에칭, 플라즈마 에칭, 반응성 이온 에칭(RIE), 전자 사이클로트론 공명(ECR) 에칭, 고밀도 플라즈마(HDP) 등이 포함된다. 유전체 에칭 공정이 폴리실리콘 하드 마스크 재료와 그 아래의 질화물 패드 재료 모두에 충분히 선택적이라면, 어떠한 형태의 에칭도 사용될 수 있다. 이는 본 발명의 요지가 상기 설명된 것과 같은 구조에서는, 비록 CMP 동안 스크래치 또는 과도 연마가 일어나더라도, 질화물 패드층을 에칭하지 않는 유전체(또는 산화물) 에칭 공정을 설계함에 의해 CMP로 인한 기판 결함이 효과적으로 저지될 수 있다는 비자명성에 있기 때문이다.
상기 Tel Unity II 에칭 시스템을 사용할 때, 아래의 에칭 변수는 전형적인 8 인치 웨이퍼에 적합한 것으로 알려졌다.
표 1
적절한 범위 바람직한 범위 가장 바람직한 범위
C4F8 흐름비율(sccm) 4-25 12-20 16
Ar 흐름비율(sccm) 0-750 100-500 380
CO 흐름비율(sccm) 0-750 100-500 300
전력(W) 300-3,000 700-2,000 1700
압력(mTorr) 2-200 2-60 40
자계의 세기(Gauss) 0-120 0-120 120
시간(seconds) 54-66 57-63 60
C4F8/Ar(및 선택적으로 CO)의 사용은 자명하지 않다. 이는 이 화학 물질이 몇몇 경우에 유전체층을 에칭하기 위해 사용된다면 중합체 증착을 생산하기 때문이다. 에칭 후에, 중합체 증착은 다른 공정 단계에서 제거될 필요가 있다. 따라서, 질화물 패드도 선택적으로 제공할 필요가 있다는 것을 모르는 당업자는 통상 그런 화학 물질을 사용하지 않을 것이다. 더욱이, C4F8/Ar(및 선택적으로 CO)은 보통 폴리실리콘 선택성을 제공하면서 유전체 산화물층을 에칭하는 데 사용될 수 있는 다른 화학 물질(예를 들어, CHF3/CF4/Ar)에 비해 더 비싼 화학 물질이다. 따라서, 질화물 패드의 선택성이 CMP로 인한 기판 결함의 감소에 효과적이라는 인식 없이 본 발명의 유전체 에칭 공정을 사용하는 것은 비자명하다.
일 실시예에서는, 상기 유전체 에칭 공정에서의 C4F8/Ar(및 선택적으로 CO)의 사용으로 인한 중합체 증착이 선택적인 인화(flash) 단계(예를 들어 O2를 인화 소스 개스로 사용)에 의해 제거될 수 있다. 일례로, 상기 Tel Unity II 챔버에서는 약 15초의 인화 단계가 적절한 것으로 나타났다.
다른 실시예에서는, 주 유전체 에칭 단계에 앞서 아래에 놓인 산화물이 적절히 노출되도록 보장하고 그리고/또는 산화물 펜스(fence)의 높이를 감소시키기 위해 노출(break through) 에칭 단계가 사용될 수도 있다. 도 3을 참조하면, 산화물 펜스는 펜스(306)로 도시되어 있다. 일례로, 노출 에칭은 폴리실리콘과 산화물 재료를 거의 동일한 비율로 제거하기 위해 약 1:1의 산화물:폴리실리콘 선택성 비율을 가진다. 표 2는 전형적인 8 인치 웨이퍼를 사용한 노출 에칭 단계에 대한 적절한 변수를 나타내고 있다.
표 2
적절한 범위 바람직한 범위 가장 바람직한 범위
CF4 흐름비율(sccm) 50-120 70-90 80
CHF3 흐름비율(sccm) 10-30 15-25 20
Ar 흐름비율(sccm) 0-200 10-50 16
전력(W) 200-2,000 300-1,000 400
압력(mTorr) 5-300 75-200 125
자계의 세기(Gauss) 0-120 0-120 20
시간(seconds) 40-60 45-55 50
본 발명의 C4F8/Ar 유전체 에칭 공정을 사용하면, CHF3/CF4/Ar 화학물질을 사용하여 얻는 것 보다 상당히 높은 산화물:폴리실리콘 선택성이 얻어진다는 장점이 있다는 것이 알려졌다. 어떤 예에서는, 산화물:폴리실리콘 선택성이 약 25:1 이상(CHF3/CF4/Ar 화학물질의 경우 약 7:1인 것과 비교)이라는 것이 알려졌다. (예를 들어, 여러 가지 층의 조성 및/또는 다른 에칭 조건에 따라) 선택성이 약 10:1 또는 그 이상이라 하더라도, 이러한 개선 역시 더 선택성 있는 에칭으로 귀결되므로 가치를 갖는다.
본 발명의 C4F8/Ar 유전체 에칭 공정을 사용하면 CHF3/CF4/Ar 화학물질의 사용으로 얻을 수 있는 것 보다 상당히 높은 산화물:질화물 선택성을 얻을 수 있다는 것 또한 알려 졌다. 어떤 예에서는, 산화물:질화물 선택성이 약 25:1 이상(CHF3/CF4/Ar 화학물질의 경우 약 2:1인 것과 비교)이라는 것이 알려졌다. 앞서 언급한 바와 같이, 이러한 높은 산화물:질화물 선택성은 질화물 패드가 유전체 에칭 단계 동안에 에칭되는 것을 방지한다. (예를 들어, 여러 가지 층의 조성 및/또는 다른 에칭 조건에 따라) 선택성이 약 5:1, 10:1 또는 그 이상이라 하더라도, 이러한 개선 역시 더 선택성 있는 에칭으로 귀결되므로 가치를 갖는다. 따라서, CMP 단계 동안 스크래치 및/또는 과도 연마가 발생하더라도 CMP로 인한 기판 결함은 문제가 되지 않는다.
비록 지금까지 하드 마스크의 폴리실리콘 재료뿐 아니라 질화물에도 선택적인 적절한 산화물 에천트로 C4F8을 다루었지만, 그러한 기능을 가진 다른 통상적인 에천트도 유용하다. 예를 들자면, C2F6, C3F8, 및 CH3F 에천트도 사용 가능하다. 더욱이, Applied Materials의 AME HDP tool 같은 에칭 챔버로 C2F6, C3F8의 사용을 증명한 바도 있다. 발명성은, 부분적으로는, CMP로 인한 기판 결함으로 인한 스크래치, 과마모, 및/또는 다른 CMP 결함이 유전체 에칭 단계에 앞서 질화물 상의 얇은 산화물 층의 두께를 부정적으로 감소시키는 것을 막기 위해 폴리실리콘 뿐만 아니라 아래에 놓인 질화물에도 선택적인 에칭 공정을 설계하는 것이 중요하다는 비자명한 인식을 갖는데 있다. 폴리실리콘 층이 제거된 후에, 최종 IC를 제조하기 위한 부가적 공정 단계가 수행될 수 있다. 그 결과로서 생기는 IC는 컴퓨터, 가전 용품, 상업적 전기 용품 등을 포함하는 여러 전기 장치에 사용될 수 있다.
본 발명이 몇몇 바람직한 실시예를 들어 설명되었지만, 본 발명의 범위에 속하는 대체물, 치환물, 및 등가물이 존재할 수 있다. 예를 들어, 비록 본 발명이 이해를 돕기 위해 트랜지스터에 대해 설명되었지만, 예를 들어 DRAM과 같은 다른 형태의 장치에도 적용될 수 있다는 것을 이해해야 할 것이다.
더욱이, 비록, 예시적 메사 구조에서 산화물 패드층이 질화물 패드층의 아래에 배치되었지만, 본 발명은 산화물 패드층이 없는 메사 구조에서도 동등하게 작용한다. 또한, 본 발명의 방법을 실시하는 데에는 여러 가지의 대체적 방법이 있다는 것을 유의해야 한다. 따라서, 아래에 첨부된 청구의 범위가 본 발명의 진정한 의미와 범위 내에 존재하는 그런 모든 대체물, 치환물, 및 등가물을 포함하는 것으로 해석되어야 한다.
본 발명에 의해 메사 구조의 질화물 패드층 아래에 배치된 기판에 가해지는 CMP로 인한 손상을 막기 위한 방법 및 쉘로우 트렌치 아이솔레이션(STI) 전계 효과 트랜지스터(FET) 디바이스를 제조하는 방법이 제공된다.
도 1은 한 쌍의 메사 구조를 포함한 적층 구조에 관한 도.
도 2는 폴리실리콘층과 이산화실리콘층을 평탄화하기 위해 화학적 기계적 연마 단계를 사용한 후의 도 1의 기판에 관한 도.
도 3은 공동(hollow)을 형성하기 위해 이산화실리콘층의 보호되지 않은 영역 부분을 유전체 에칭으로 제거한 후의 도 2의 기판에 관한 도.
도 4는 화학적 기계적 연마 공정의 결함과 종래 기술상의 에칭 공정을 사용한 유전체 에칭에 의해 형성된 화학적 기계적 연마로 인한 기판 결함에 관한 도.
도 5는 화학적 기계적 연마 단계 동안 과도 연마(over-polishing)된, 메사 구조를 포함하는 기판에 관한 도.
도 6은 본 발명의 유전체 에칭 공정을 사용하여 산화물층이 에칭된 후의 도 2의 적층 구조에 관한 도.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 적층 구조 112 : 기판
114 : 메사 구조 116 : 메사 구조
122 : 질화물 패드층 124 : 산화물 패드층
126 : 유전체층 130 : 폴리실리콘층

Claims (21)

  1. 기판에 가해지는 화학적 기계적 연마 인한 결함을 방지하는 방법으로서, 상기 기판은 메사 구조의 질화물 패드층 아래에 배치되며, 상기 질화물 패드층은 컨포멀하게 증착된 유전체층 아래에 배치되며, 상기 유전체층은 컨포멀하게 증착된 폴리실리콘층 아래에 배치되며, 상기 방법은,
    상기 유전체 층의 제 1 영역을 노출시키기 위해 상기 화학적 기계적 연마(CMP)를 사용하여 적어도 상기 유전체층의 표면까지 상기 폴리실리콘층을 평탄화시키는 단계;
    제 1 에칭 변수를 사용하여 상기 유전체층의 제 1 영역을 부분적으로 에칭하는 단계; 및
    상기 유전체층의 제 1 영역을 부분적으로 에칭한 후에 상기 폴리실리콘 층을 제거하는 단계를 포함하며,
    상기 제 1 에칭 변수는 상기 화학적 기계적 연마의 결함이 있더라도 상기 질화물 패드층이 에칭되는 것을 방지하도록 상기 질화물 패드층에 대해 거의 선택적인 에천트 소스 가스를 포함하는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  2. 제 1 항에 있어서,
    상기 에천트 소스 가스는 C4F8을 포함하는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  3. 제 2 항에 있어서,
    상기 에천트 소스 가스는 아르곤을 더 포함하는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  4. 제 3 항에 있어서,
    상기 에천트 소스 가스는 CO를 더 포함하는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  5. 제 1 항에 있어서,
    상기 에천트 소스 가스는 약 25:1 보다 큰 산화물:질화물 패드 선택성을 갖는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  6. 제 1 항에 있어서,
    상기 에천트 소스 가스는 또한 상기 폴리실리콘 층에 대해서도 거의 선택적인 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  7. 제 6 항에 있어서,
    상기 에천트 소스 가스는 약 25:1 보다 큰 산화물:폴리실리콘 선택성을 가지는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  8. 제 1 항에 있어서,
    상기 기판은 자기 정렬된 전계 효과 트랜지스터 디바이스 제조에 사용되는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  9. 제 1 항에 있어서,
    상기 기판은 DRAM 집적 회로 제조에 사용되는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  10. 제 1 항에 있어서,
    상기 제 1 영역의 부분적 에칭에 앞서 노출 에칭 단계를 더 포함하며, 상기 노출 에칭 단계는 CHF3과 CF4를 포함하는 노출 에천트 소스 가스를 사용하는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  11. 제 1 항에 있어서,
    상기 폴리실리콘층의 제거는 SF6과 NF3을 포함하는 폴리실리콘 제거 소스 가스로 수행되는 것을 특징으로 하는 CMP로 인한 결함 방지 방법.
  12. 실리콘 기판의 실리콘 메사 구조 위에 형성된 쉘로우 트렌치 아이솔레이션(STI) 전계 효과 트랜지스터(FET) 제조 방법에 있어서,
    상기 실리콘 메사 구조 위에 질화물 패드층을 증착하는 단계;
    상기 질화물 패드층과 상기 실리콘 기판의 상부 표면의 위에 TEOS층을 컨포멀하게 증착하는 단계;
    상기 TEOS층 위에 폴리실리콘층을 컨포멀하게 증착하는 단계;
    상기 질화물 패드층 위에 배치된 상기 TEOS층의 제 1 영역을 노출시키기 위해 화학적 기계적 연마 공정을 사용하여 적어도 상기 TEOS 층의 표면까지 상기 폴리실리콘층을 평탄화시키는 단계;
    제 1 에칭 변수를 사용하여 상기 TEOS층의 상기 제 1 영역을 부분적으로 에칭하는 단계; 및
    상기 유전체 층의 상기 제 1 영역을 부분적으로 에칭한 후에 상기 폴리실리콘층을 제거하는 단계를 포함하며,
    상기 제 1 에칭 변수는 상기 질화물 패드층 위에 상기 TEOS의 얇은 층을 남기도록 형성되며, 상기 화학적 기계적 연마의 결함이 있더라도 상기 질화물 패드층이 에칭되는 것을 방기하도록 상기 질화물 패드 층에 대해 거의 선택적인 에천트 소스 가스를 포함하는 것을 특징으로 하는 STI FET 제조 방법.
  13. 제 12 항에 있어서,
    상기 화학적 기계적 연마의 결함은 상기 TEOS층의 상기 제 1 영역에서의 스크래치를 포함하는 것을 특징으로 하는 STI FET 제조 방법.
  14. 제 13 항에 있어서,
    상기 에천트 소스 가스는 C4F8를 포함하는 것을 특징으로 하는 STI FET 제조 방법.
  15. 제 14 항에 있어서,
    상기 에천트 소스 가스는 아르곤을 더 포함하는 것을 특징으로 하는 STI FET 제조 방법.
  16. 제 15 항에 있어서,
    상기 에천트 소스 가스는 CO를 더 포함하는 것을 특징으로 하는 STI FET 제조 방법.
  17. 제 12 항에 있어서,
    상기 화학적 기계적 연마의 결함은 상기 TEOS 층의 상기 제 1 영역의 과도 연마를 포함하는 것을 특징으로 하는 STI FET 제조 방법.
  18. 제 12 항에 있어서,
    상기 에천트 소스 가스는 약 25:1 보다 큰 산화물:패드 질산화물 선택성을 갖는 것을 특징으로 하는 STI FET 제조 방법.
  19. 제 12 항에 있어서,
    상기 에천트 소스 가스는 또한 상기 폴리실리콘 층에 대해 거의 선택적인 것을 특징으로 하는 STI FET 제조 방법.
  20. 제 19 항에 있어서,
    상기 에천트 소스 가스는 약 25:1 보다 큰 산화물:폴리실리콘 선택성을 갖는 것을 특징으로 하는 STI FET 제조 방법.
  21. 제 12 항에 있어서,
    상기 기판은 DRAM 집적 회로 제조에 사용되는 것을 특징으로 하는 STI FET 제조 방법.
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