CN1211065A - 防止器件出现化学机械抛光诱发缺陷的方法 - Google Patents

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马修·J·森德尔巴赫
王廷浩
威廉·C·威尔
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Abstract

一种防止设在台面的衬垫氮化物下面的基片受化学机械抛光诱发的损坏的方法,其利用化学机械抛光使多晶硅层平面化,直至它向下到达至少介电层的表面,以暴露介电层的一第一区域;用第一蚀刻参数部分蚀刻介电层的第一区域,第一蚀刻参数包括一蚀刻剂源气体,它基本上对衬垫氮化物层具有选择性,以保证即使存在化学机械抛光缺陷,衬垫氮化物层也不会被蚀刻掉;在部分蚀刻介电层的第一区域以后,除去多晶硅层。

Description

防止器件出现化学机械 抛光诱发缺陷的方法
本发明涉及半导体集成电路的制造。更具体地说，本发明涉及防止器件出现化学机械抛光(CMP,Chemical-mechanical polish)诱发缺陷的方法。
在半导体集成电路的制造过程中，器件(如晶体管)形成于基片上，该基片典型地由硅制成。基片的用途包括半导体集成电路或平板式显示器的制造。由各种材料构成的后续各层可以沉积在基片之上并有选择地除去，从而在硅晶片上形成层状台面结构。代理案号为HQ 9-96-051于1997年5月1日提交的名称为“由无屏蔽浅沟槽隔离隔离的自对准多晶硅FET器件和栅极导体衬垫技术及其制造方法”的在先申请(系列号为No.08/515,714)在这里引用作为参考，其中介绍了按超大规模集成(VLSI,Very large scale integration)技术制成的FET器件形成时用于隔离器件的层状台面结构。一般地，层状台面结构包括衬垫(pad)层，如衬垫氮化物和衬垫氧化物层，它沉积在一硅台面(它可能是单晶硅结构)之上。为了便于讨论，图1示出了一叠层110，它可以形成于一基片112之上。通过在基片112上掩蔽和蚀刻一浅沟槽以形成硅台面，从而在基片112之上形成两个台面114和116。然后在所得到的台面上覆盖一个或多个衬垫层。
如图1所示，台面结构114包括各衬垫层；图中示出的是一衬垫氮化物层118，它覆盖在衬垫氧化物层120之上。衬垫氧化物层120的厚度可以例如为约25-约300埃。衬垫氮化物层118的厚度可以例如为约500-约2500埃。同样，台面结构116包括各衬垫层，图中示出的是一衬垫氮化物层122，它覆盖在衬垫氧化物层124上。在基片112和台面结构114和116的衬垫层之上保形(conformally)沉积有一介电层126，它可以是TEOS(原硅酸四乙酯)或二氧化硅。该介电层126的厚度可以例如为约3,000-约9,000埃。在台面结构之间沉积的介电材料提供了浅沟槽隔离(STI,Shallow trench isolation)区，以隔离台面结构的器件。
在介电层126之上，沉积一多晶硅层130，它提供可以形成一掩模的覆层，以便于后续介电层126的蚀刻。多晶硅层的厚度例如可以为约2,000-约8,000埃。图2示出的是图1所示的基片在采用化学机械抛光步骤对多晶硅层130和二氧化硅层126进行平面化以后的情况。一般地，当二氧化硅层126的高区域断开多晶硅层130，和/或暴露的二氧化硅层被平面化至一特定的设计厚度时，化学机械抛光处理终止(也就是，并不总需要这样：当二氧化硅层126的高区域刚好断开多晶硅层130时，化学机械抛光步骤准确终止)。经过化学机械抛光之后，介电层的高区域穿过多晶硅层暴露，以便于介电层蚀刻，而基片的其它区域被保留的多晶硅掩蔽着。
在化学机械抛光过程中，二氧化硅层126的暴露表面可能被各种化学机械抛光工艺缺陷所损坏。这种化学机械抛光工艺缺陷包括例如划痕或过抛光。当磨料颗粒进入化学机械抛光转动垫和暴露的氧化物表面之间时会出现划痕。转动垫作用在磨料颗粒上的转动力和压力会划伤暴露的氧化物层。该划痕在图中表示为台面结构上的划痕200。如图2所示，划痕200的出现减小了衬垫氮化物层122之上的介电材料的厚度。
过抛光也可能形成介电层的薄区域，它可能是由不正确的化学机械抛光工艺参数所导致，这种不正确的化学机械抛光工艺参数可以包括不正确的工艺周期、垫压力、垫磨料、冲刷速度、浆料化学物质和其它因素。当一个或多个化学机械抛光工艺参数不正确时，就不可能准确地控制材料的除去，结果在台面结构之上可能出现介电层的厚度小于理想值的情况。
图3示出的是图2所示的基片在采用介电层蚀刻除去二氧化硅层126的非保护区域从而形成洞以后的情况。在介电层蚀刻过程中，多晶硅层130上没有被化学机械抛光除去的区域起着硬掩模(hard mask)的作用，它保护下面的介电材料。典型地，介电层蚀刻设计(例如定时)为在衬垫层(如衬垫氮化物层)之上保留一定量的介电材料。例如，介电层蚀刻可能是一局部反应离子蚀刻(RIE,reactive ion etching)或介电材料暴露表面的湿蚀刻，它可以除去约2,000-约9,800埃厚的二氧化硅层。参考图3，介电层蚀刻设计成在介电层126中形成一洞304，而在台面结构114的衬垫氮化物层118之上保留一薄的介电层302(如，约800-900埃厚)。然而，由于化学机械抛光工艺缺陷的存在(例如，由于图2所示的划痕200)，此处二氧化硅层126的厚度小于理想值，此台面之上较薄的二氧化硅层可能被完全蚀刻穿透，而不是被部分蚀刻。另外，前面所述介电层蚀刻化学物质，典型地包括CHF3、CF4和/或氩气的混合物，它允许衬垫层(如衬垫氮化物122和衬垫氧化物124)在介电层蚀刻步骤中被蚀刻穿过，从而暴露一些下面的基片112材料(典型的是单晶硅结构)。在图3所示的台面结构116上会发生衬垫氧化物层和衬垫氮化物层的不希望的蚀刻。由于介电层蚀刻化学物质典型地对硅具有选择性(为了避免损坏多晶硅硬掩模)，在这种介电层蚀刻步骤中，既使出现衬垫层被无意蚀刻穿过，也不会损坏下面的硅晶片112。
为了便于进一步处理，接着必须除去多晶硅硬掩模。因为用于除去多晶硅硬掩模的多晶硅蚀刻剂(典型地包括SF6和NF3)或湿蚀刻一般不容易损坏介电材料，在这种多晶硅除去步骤中，薄的介电层302下面的各层(如，衬垫氮化物层118、衬垫氧化物层120和这些层下面的基片材料)受到保护。然而，多晶硅蚀刻剂容易损坏任何由化学机械抛光工艺缺陷和CHF3/CF4/Ar介电层蚀刻或湿蚀刻综合作用所暴露的硅基片材料(如，单晶硅)。参考图3，在多晶硅除去的步骤中，接着会不希望地蚀刻掉位于台面结构116区域内的基片材料。结果，在台面结构116的区域内的基片112中形成一化学机械抛光诱发基片缺陷(如图4中的空洞402所示)。
在化学机械抛光步骤中，如果叠层被过抛光，也会形成空洞，结果，在后续介电层蚀刻之前，台面结构116上会出现一小于所需厚度的介电层。过抛光的结果如图5所示，台面结构116上的介电材料层薄于台面结构114上的介电材料层。基片上空洞402的出现会给后续形成的器件带来问题。如，空洞402可能会导致后续沉积的栅极导体短路和/或栅极氧化物故障，它会导致栅极-基片，栅极-地极短路。
考虑到以上问题，人们希望有一种在介电层蚀刻过程中防止器件受化学机械抛光缺陷诱发的蚀刻损坏的改进方法。
在一个实施例中，本发明涉及防止位于台面的衬垫氮化物层下面的基片受化学机械抛光诱发损坏的一种方法。衬垫氮化物层沉积在一保形沉积的介电层下面。介电层沉积在一保形沉积的多晶硅层下面。该方法包括使用化学机械抛光使多晶硅层平面化，直至它向下到达介电层的至少一个表面，以暴露介电层的第一区域。
该方法还包括利用第一蚀刻参数部分蚀刻掉介电层的第一区域。第一蚀刻参数包括一蚀刻剂源气体，它基本上对衬垫氮化物层具有选择性，以保证既使存在化学机械抛光缺陷，衬垫氮化物层也不会被蚀刻掉。另外，该方法还包括在部分蚀刻掉介电层的第一区以后，除去多晶硅层。
在另一个实施例中，本发明涉及用于制造一浅沟槽隔离(STI,Shallowtrenchisolation)场效应晶体管(FET,field effect transistor)器件的方法，该FET器件形成于硅基片的硅台面上。该方法包括在硅台面上沉积一衬垫氮化物层。该方法还包括在衬垫氮化物层和硅基片的上表面上保形沉积一TEOS层。该方法还包括在TEOS上保形沉积一多晶硅层。
另外，该方法包括使用化学机械抛光工艺使多晶硅层平面化，直至它向下到达TEOS层的至少一个表面，以暴露TEOS层的第一区，该第一区位于衬垫氮化物层之上。
另外，该方法包括利用第一蚀刻参数部分蚀刻掉TEOS层的第一区，该第一蚀刻参数设计为在衬垫氮化物层上保留一薄的TEOS层。第一蚀刻参数包括一蚀刻剂源气体，它基本上对衬垫氮化物具有选择性，以保证既使存在化学机械抛光缺陷，衬垫氮化物层也不会蚀刻掉。该方法还包括在局部蚀刻掉介电层的第一区以后除去多晶硅层。
下面将参考附图详细介绍本发明的这些和其它特征。
通过研究下列各图(在这些图中相同的参考标号表示相同的结构)，阅读下面的详细说明，本发明的这些或其它优点就会更为明显。其中：
图1示出了一叠层，它包括两个台面结构；
图2示出的是图1所示的基片在采用化学机械抛光步骤对多晶硅层和二氧化硅层进行平面化以后的情况；
图3示出的是图2所示的基片在采用介电层蚀刻除去二氧化硅层的非保护区域从而形成洞以后的情况；
图4示出了化学机械抛光诱发基片缺陷，它是由化学机械抛光工艺缺陷和用现有的蚀刻工艺进行介电层蚀刻共同形成的；
图5示出了一包含台面结构的基片，该基片在化学机械抛光处理时受到过抛光的作用；
图6示出的是图2所示的叠层在采用本发明的介电层蚀刻工艺蚀刻掉氧化物层以后的情况。
下面将参考附图中示出的几个实施例对本发明进行详细说明。在下面的说明中，为了提供对本发明的透彻理解，提出了许多具体细节。然而，对熟悉该技术的人很明显在没有某些或全部这些具体细节时也可以实现本发明。另外，为了避免不必要繁锁叙述，这里对熟知的工艺步骤和/或结构没有进行详细描述。
本发明涉及基片上的集成电路的制造，这种集成电路包括：随机存取存储器(RAMs,random access memory)；动态随机存取存储器(DRAMs,dynamicrandom access memory)；同步动态随机存取存储器(synchronous DRAMs)；静态随机存取存储器(static RAMs)；和只读存储器(ROMs,read onlymemories)。也可以采用其它的集成电路，如包括专用集成电路(ASICs,application specific ICs)和可编程逻辑阵列(PLAs,programable logic arrays)的逻辑器件。
根据本发明的一个方面，集成电路制造过程中化学机械抛光诱发基片缺陷的问题得以解决是通过有利地采用一种介电层蚀刻工艺，该介电层蚀刻工艺不仅对多晶硅硬掩模具有选择性，而且对下面的衬垫层(如衬垫氮化物)也具有选择性。换句话说，本发明的蚀刻工艺最好可以以高度均匀性和合适的蚀刻速度蚀刻掉介电层的氧化物，而不会破坏多晶硅硬掩模和/或任何暴露的衬垫氮化物。最好是，既使出现了划痕和/或过抛光和/或其它化学机械抛光处理缺陷时，本发明的介电层蚀刻工艺也不会蚀刻掉衬垫氮化物。
在后续多晶硅去除步骤中，下面的硅基片是由衬垫氮化物来保护的事实意味着不存在由于硅晶片被蚀刻掉而引起上述化学机械抛光诱发基片缺陷问题(因为多晶硅蚀刻剂源气体基本上对氮化物和氧化物具有选择性)。图6示出了图2所示的叠层110在采用本发明的介电层蚀刻工艺蚀刻掉氧化物层126以后的情况。如图6所示，既使在介电层蚀刻步骤之前划痕200已减小了台面结构116之上的氧化物层的厚度时，衬垫氮化物层122也不会被蚀刻掉。在图6中，多晶硅硬掩模被除去，没有对下面的基片112造成任何损坏。
在一个实施例中，本发明的介电层蚀刻工艺采用一种包括C4F8的蚀刻剂源气体来蚀刻TEOS氧化物层，以形成前面所述的洞(如图3中所示的洞302)。可供选择地，氩气和/或一氧化碳可以加到介电层蚀刻剂源气体中。氩气通过提供粒子轰击来改进蚀刻，而一氧化碳可以帮助改进蚀刻的均匀性。
在一个实施例中，本发明的介电层蚀刻工艺是在日本东京的TokyoElectric的一种Tel Unity Ⅱ(TEL 850双偶极子环形磁铁)蚀刻系统中进行的。其它的蚀刻工艺也可采用。这种蚀刻工艺包括：干蚀刻；等离子体蚀刻；反应离子蚀刻(RIE,reactive ion etching)；电子回旋共振(ECR,electron cyclotronresonance)蚀刻；高密度等离子体(HDP,high desity plasma)蚀刻或类似的蚀刻。只要所用的介电层蚀刻工艺基本上对多晶硅硬掩模材料和下面的衬垫氮化物材料均具有选择性，那么任何类型的蚀刻都可以采用。这是因为本发明在一定程度上依赖于这样一种非显而易见的认识：在这里所公开的结构中，通过设计一介电(或氧化物)蚀刻工艺可有效地抑制化学机械抛光诱发基片缺陷，这种蚀刻工艺既使在化学机械抛光过程中出现划痕或过抛光时也不会蚀刻掉衬垫氮化物层。
使用上述Tel Unity Ⅱ蚀刻系统，发现下面的蚀刻参数适合于8英寸的晶片。
                 表1
 合适的范围   优选的范围  更优选的范围
C4F8流率(sccm) 4-25 12-20 16
氩气流率(sccm) 0-750 100-500 380
一氧化碳流率(sccm) 0-750 100-500 300
功率(W) 300-3,000 700-2,000 1700
压力(毫乇) 2-200 2-60 40
磁场(高斯) 0-120 0-120 120
时间(秒) 54-66 57-63 60
C4F8/氩气(也可以为一氧化碳)的使用是非显而易见的，因为这种化学物质如果用于蚀刻介电层，在一些情况下会产生聚合物沉积。蚀刻之后，需要用单独的工艺来除去聚合物沉积。因此，本领域的技术人员在没有认识到还为衬垫氮化物提供选择性的需要时通常不会使用这种化学物质。另外，C4F8/Ar(有时也可以是一氧化碳)是典型的较贵的化学物质，它比可以用来蚀刻介电层，同时提供对多晶硅的选择性的化学物质(如CHF3/CF4/Ar)贵。因此，在没有认识到对衬垫氮化物选择性有利于减少化学机械抛光诱发基片缺陷时，本发明的介电层蚀刻工艺的采用是非显而易见的。
在一个实施例中，介电层蚀刻工艺中使用的C4F8/Ar(和/或CO)所产生的上述聚合物沉积可以用一可选择的闪蚀(flash)步骤(如用氧气作为闪蚀源气体)来除去。在一种情况下，发现在上述Tel Unity Ⅱ室中15秒钟的闪蚀步骤效果很好。
在另一实施例中，可以使用一穿透蚀刻步骤来保证在执行主介电层蚀刻步骤之前下面的氧化物充分暴露和/或减小氧化物护栏的高度。参考图3，氧化物护栏在图中表示为护栏306。在一个实例中，穿透蚀刻的氧化物：多晶硅选择性比约为1∶1，它可以用几乎相同的速率蚀刻掉多晶硅和氧化物材料。表2示出了这种穿透蚀刻步骤使用于8英寸的晶片时的合适参数。
                 表2
合适的范围 优选的范围 更优选的范围
CF4流率(sccm) 50-120 70-90 80
CHF3流率(sccm) 10-30 15-25 20
Ar流率(sccm) 0-200 10-50 16
功率(瓦) 200-2,000 300-1,000 400
压力(毫乇) 5-300 75-200 125
磁场(高斯) 0-120 0-120 20
时间(秒) 40-60 45-55 50
已发现使用本发明的C4F8/Ar介电层蚀刻工艺与使用CHF3/CF4/Ar化学物质的介电层蚀刻相比，有利地增大了氧化物：多晶硅的选择性比。在一种情况下，氧化物：多晶硅的选择性比为25∶1或更大(与CHF3/CF4/Ar化学物质介电层蚀刻的7∶1比较)。既使选择性比为10∶1或更高(如，取决于各层的组成和/或其它蚀刻条件)，这种改进也因其产生较高的选择性比的蚀刻而具有价值。
另外，还发现使用本发明的C4F8/Ar介电层蚀刻工艺与使用CHF3/CF4/Ar化学物质的介电层蚀刻相比，有利地增大了氧化物：氮化物的选择性比。在一种情况下，氧化物：氮化物的选择性比为25∶1或更高(与CHF3/CF4/Ar化学物质介电层蚀刻的2∶1比较)。如上所述，这种高的氧化物和氮化物选择性比在介电层蚀刻步骤中可以防止衬垫氮化物被蚀刻掉。既使这种选择性比为5∶1,10∶1或更高(如，取决于各层的成分和/或其它蚀刻条件)，这种改进因其更好的选择性比的蚀刻而具有价值。因此，既使在化学机械抛光步骤中出现划痕和/或过抛光时，化学机械抛光诱发基片缺陷不再是个问题。
尽管这里将C4F8作为既对硬掩模的多晶硅，又对氮化物具有选择性的合适的蚀刻剂，其它具有这种功能的传统的蚀刻剂也是可采用的。仅作为举例，C2F6、C3F8和CH3F蚀刻剂是可采用的。另外，应用材料公司(AppliedMaterials)的蚀刻室(如AME HDP型)已经使用C2F6和C3F8进行了试验。本发明的创造性一定程度上依赖于一种非显而易见的认识：设计这样一种蚀刻工艺是很重要的：这种工艺不仅对多晶硅，而且对下面的氮化物都具有选择性，以防止在介电层蚀刻步骤之前，由划痕、过抛光和/或其它化学机械抛光缺陷不适当地减小氮化物之上的薄的氧化物层的厚度而形成化学机械抛光诱发基片缺陷。
多晶硅层除去以后，可以执行另外的处理步骤，以制造成品集成电路。所得的集成电路可以用于各种电子设备中，它包括：计算机；消费电子装置；商业电子装置和类似物。
至此，已根据几个优选实施例对本发明进行了介绍，在本发明的范畴内还有其它的替代物、变型和等同物。例如，尽管为了便于理解，这里参考晶体管来介绍本发明，必须理解的是本发明也适用于其它类型的器件(如动态随机存取存储器)。
另外，尽管衬垫氧化物层沉积在台面结构的氮化物层下面，本发明同样适合下面不沉积衬垫氧化物层的台面结构。必须指出的是有许多实施本发明方法的方式。下面的权利要求书包括了在本发明的精神和范畴内的所有替代、变换和等同物。

Claims (21)

1．一种防止设在台面的衬垫氮化物下面的基片受化学机械抛光诱发的损坏的方法，所述衬垫氮化物设置在一保形沉积的介电层下面，所述介电层设置在一保形沉积的多晶硅层下面，所述方法包括：
利用所述化学机械抛光使所述多晶硅层平面化，直至它向下到达至少所述介电层的表面，以暴露所述介电层的一第一区域；用第一蚀刻参数部分蚀刻所述介电层的所述第一区域，所述第一蚀刻参数包括一蚀刻剂源气体，它基本上对所述衬垫氮化物层具有选择性，以保证既使存在化学机械抛光缺陷，所述衬垫氮化物层也不会被蚀刻掉；
在部分蚀刻所述介电层的所述第一区域以后，除去所述多晶硅层。
2．如权利要求1所述的方法，其中，所述蚀刻剂源气体包括C4F8。
3．如权利要求2所述的方法，其中，所述蚀刻剂源气体还包括氩气。
4．如权利要求3所述的方法，其中，所述蚀刻剂源气体还包括CO。
5．如权利要求1所述的方法，其中，所述蚀刻剂源气体对氧化物：衬垫氮化物的选择性比约大于25∶1。
6．如权利要求1所述的方法，其中，所述蚀刻剂源气体还基本上对所述多晶硅层具有选择性。
7．如权利要求6所述的方法，其中，所述蚀刻剂源气体对氧化物：多晶硅的选择性比约大于25∶1。
8．如权利要求1所述的方法，其中，所述基片用于自对准场效应晶体管器件的制造。
9．如权利要求1所述的方法，其中，所述基片用于制造动态随机存取存储器。
10．如权利要求1所述的方法，还包括在部分蚀刻掉所述第一区之前的一穿透蚀刻步骤，所述穿透蚀刻步骤采用包括CHF3和CF4的穿透蚀刻源气体。
11．如权利要求1所述的方法，其中，用包括SF6和NF3的多晶硅除去源气体进行所述除去所述多晶硅层的步骤。
12．一种用于制造一浅沟槽隔离场效应晶体管器件的方法，所述场效应晶体管器件形成于一硅基片的硅台面之上，所述方法包括：
在所述硅台面之上沉积一层衬垫氮化物层；
在所述衬垫氮化物层和所述硅基片的上表面之上保形沉积一层TEOS层；
在所述TEOS层上面保形沉积一层多晶硅层；
利用化学机械抛光工艺使所述多晶硅层平面化，直至它向下到达至少所述TEOS层的一表面，以暴露所述TEOS层的一第一区，所述第一区位于所述衬垫氮化物层之上；
利用第一蚀刻参数部分蚀刻掉所述TEOS层的第一区，所述第一蚀刻参数设计成在所述衬垫氮化物层上面保留一所述TEOS薄层，所述第一蚀刻剂参数包括一蚀刻剂源气体，它基本上对所述衬垫氮化物层具有选择性，以保证既使存在化学机械抛光缺陷，所述衬垫氮化物层也不会被蚀刻掉；以及
在部分蚀刻掉所述介电层的所述第一区以后，除去所述多晶硅层。
13．如权利要求12所述的方法，其中，所述化学机械抛光缺陷包括在所述TEOS层的所述第一区内的一划痕。
14．如权利要求13所述的方法，其中，所述蚀刻剂源气体包括C4F8。
15．如权利要求14所述的方法，其中，所述蚀刻剂源气体还包括氩气。
16．如权利要求15所述的方法，其中，所述蚀刻剂源气体还包括CO。
17．如权利要求12所述的方法，其中，所述化学机械抛光缺陷包括过抛光所述TEOS层的所述第一区。
18．如权利要求12所述的方法，其中，所述蚀刻剂源气体对氧化物：衬垫氮化物的选择性比大于约25∶1。
19．如权利要求12所述的方法，其中，所述蚀刻剂源气体对所述多晶硅层基本上也具有选择性。
20．如权利要求19所述的方法，其中，所述蚀刻剂源气体对氧化物：多晶硅的选择性比大于约25∶1。
21．如权利要求12所述的方法，其中，所述基片用于动态随机存取存储器集成电路的制造。
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