CN101055872A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制造方法，包括：一基板，一核心电路以及一静态随机存取存储器晶胞；其中上述静态随机存取存储器晶胞包括一提升电位P型金属氧化物半导体晶体管，包括：一第一源/漏极区，位于上述基板中；一第一锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第一源/漏极区；以及一第一电流调整区，部分重叠于至少一部分的上述第一源/漏极区；以及其中上述核心电路包括一核心P型金属氧化物半导体晶体管，其包括：一第二源/漏极区，位于上述基板中；一第二锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第二源/漏极区；以及其中上述核心P型金属氧化物半导体晶体管无电流调整区。
Description
技术领域
本发明是有关于一种半导体结构，特别是有关于一种具有锗化硅应激物(SiGe stressor)的P型金属氧化物半导体晶体管(PMOS)的半导体结构，更特别是有关于一种位于静态随机存取存储器(static random access memory，SRAM)晶胞中的提升电位P型金属氧化物半导体晶体管(pull-up PMOS)的制造方法。
背景技术
过去几年来，为了改善集成电路的速度、性能、元件密度和单位价格，必须持续不断地缩小半导体元件(例如：金属氧化物半导体场效应晶体管)的尺寸。依照晶体管的设计及其内在特性，调整位于晶体管源/漏极之间以及栅极之下的沟道区长度，会改变沟道区的电阻，因而影响晶体管的性能。更详细地说，假设其他参数皆维持固定的情形下，当有足够的外加电压施于晶体管栅极时，缩短沟道区长度会降低晶体管源极到漏极的电阻(source to drainresistance)，进而增加源极到漏极的电流。
然而，持续不断地缩小半导体元件的尺寸会导致的载流子迁移率(carrier mobility)的严重下降，反而降低了元件驱动电流(device drive current)。为了增加半导体元件的性能，提高载流子迁移率成为研发下个时代技术的关键要素。在众多提高载流子迁移率的研究成果中，于晶体管的沟道区中引入应力的方法已被广泛地采用。一般来说，会希望在N型金属氧化物半导体晶体管(NMOS)源/漏极方向的沟道区引入一拉伸应力(tensile stress)，且在P型金属氧化物半导体晶体管(PMOS)源/漏极方向的沟道区引入一压缩应力(compressive stress)。
在各别的P型金属氧化物半导体晶体管的源/漏极区中成长锗化硅应激物为一用于P型金属氧化物半导体晶体管沟道区引入压缩应力的常用方法。此种方法典型地包括：沿着位于栅极间隙壁边缘的基板中形成凹陷、于上述凹陷中以外延成长方式生长锗化硅应激物和退火等步骤。由于锗化硅的晶格常数大于硅基板，经过退火步骤之后，锗化硅产生膨胀且会在位于源/漏极锗化硅应激物之间的沟道区施加一压缩应力。
然而，在形成SRAM晶胞时，使用上述方法形成锗化硅应激物会产生缺点。请参考图1，其显示一具有六个晶体管的SRAM示范电路图，其包含通过栅晶体管(pass-gate transistor)10和24、提升电位晶体管(pull-up transistor)12和16、以及下拉电位晶体管(pull-down transistor)14和18。通过栅晶体管10的栅极2是被字线(word line)控制，字线决定了目前的SRAM晶胞是否被选择。形成闭锁(latch)的提升电位晶体管12和16与下拉电位晶体管14和18用以储存数据。可经由一位线(bit line)读取此储存数据。
依照惯例，在存储器芯片上，位于核心电路以及存储器电路两者中的PMOS皆与锗化硅应激物一起形成。然而，提升电位晶体管12和16具有较大的元件驱动电流，尽管读取动作改善，SRAM晶胞的写入边界(write margin)仍然变差。对于高性能的SRAM晶胞，读取与写入动作最好两者均衡。因此，SRAM晶胞中提升电位晶体管的元件驱动电流最好易于控制。
逻辑上来说，在核心电路中的提升电位PMOS形成锗化硅应激物，而非在SRAM晶胞中的提升电位PMOS形成锗化硅应激物为一种可行的解决方法。然而，由于核心电路通常仅占存储器芯片中的一小部分区域，而锗化硅应激物只会在此一小部分区域形成，因此会导致图案负载效应(pattern loading effect)和后续制程的复杂度。所以上述方法并非为最好的解决方法。
因此，有需要一种包含锗化硅应激物的SRAM晶胞制造方法，利用具有压缩应力的优点，且同时可以克服先前技术的缺点。
发明内容
有鉴于此，本发明的主要目的是提供一种包含静态随机存取存储器晶胞的半导体结构及其形成方法，以改善写入边界(writemargin)的问题。
为达成发明的上述目的，本发明提供一种半导体结构，包括：一基板，包括一核心电路以及一静态随机存取存储器晶胞；其中上述静态随机存取存储器晶胞包括一提升电位P型金属氧化物半导体晶体管，包括：一第一源/漏极区，位于上述基板中；一第一锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第一源/漏极区；以及一第一电流调整区，部分重叠于至少一部分的上述第一源/漏极区。上述核心电路包括一核心P型金属氧化物半导体晶体管，其包括：一第二源/漏极区，位于上述基板中；一第二锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第二源/漏极区。上述核心P型金属氧化物半导体晶体管无电流调整区。上述电流调整区较佳以注入氟方式形成。
本发明是这样实现的：
本发明提供一种半导体结构，该半导体结构包括：一基板，包括一核心电路区以及一静态随机存取存储器区；一第一P型金属氧化物半导体晶体管，位于该静态随机存取存储器区中，其中该第一P型金属氧化物半导体晶体管包括：一第一栅极介电层，覆盖于该基板上；一第一栅极，位于该第一栅极介电层上；一第一间隙壁，位于该第一栅极的侧壁；一第一浅掺杂源/漏极区，对准于该第一栅极的一边缘；一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；一第一深源/漏极区，位于该基板中，且与该第一栅极的该边缘隔开；以及一电流调整区，部分重叠于该第一锗化硅应激物；以及一第二P型金属氧化物半导体晶体管，位于该核心电路区，其中该第二P型金属氧化物半导体晶体管包括：一第二栅极介电层，覆盖于该基板上；一第二栅极，位于该第二栅极介电层上；一第二间隙壁，位于该第二栅极的侧壁；一第二浅掺杂源/漏极区，对准于该第二栅极的一边缘；一第二锗化硅应激物，位于该基板中，且与该第二栅极的该边缘相邻；一第二深源/漏极区，位于该基板中，且与该第二栅极的该边缘隔开；以及其中该第二P型金属氧化物半导体晶体管无电流调整区。
本发明所述的半导体结构，该电流调整区包括一金属，该金属是择自大体上包含氟、碳及其组合的族群。
本发明所述的半导体结构，该第一浅掺杂源/漏极区以及该第一锗化硅应激物大体上位于该电流调整区中。
本发明所述的半导体结构，该第一P型金属氧化物半导体晶体管更包括一第一大角度注入区，与该第一浅掺杂源/漏极区的一底边相邻，其中该第二P型金属氧化物半导体晶体管更包括一第二大角度注入区，与该第二浅掺杂源/漏极区的一底边相邻。
本发明所述的半导体结构，该第一P型金属氧化物半导体晶体管为一静态随机存取存储器晶胞中的一提升电位元件。
本发明所述的半导体结构，该第一间隙壁是延伸至该第一锗化硅应激物的一部分，以及其中该第二间隙壁是延伸至该第二锗化硅应激物的一部分。
本发明提供一种半导体结构的制造方法，该半导体结构的制造方法，包括下列步骤：提供一基板，其包括一核心电路区以及一静态随机存取存储器区；形成一第一P型金属氧化物半导体晶体管于该静态随机存取存储器区中，其中该第一P型金属氧化物半导体晶体管包括：一第一栅极介电层，覆盖于该基板上；一第一栅极，位于该第一栅极介电层上；一第一间隙壁，位于该第一栅极的侧壁；一第一浅掺杂源/漏极区，大体上对准于该第一栅极的一边缘；一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；一第一深源/漏极区，位于该基板中，且与该第一栅极的该边缘隔开；以及一电流调整区，部分重叠于该第一锗化硅应激物；以及一第二P型金属氧化物半导体晶体管，位于该核心电路区，其中该第二P型金属氧化物半导体晶体管包括：一第二栅极介电层，覆盖于该基板上；一第二栅极，位于该第二栅极介电层上；一第二间隙壁，位于该第二栅极的侧壁；一第二浅掺杂源/漏极区，大体上对准于该第二栅极的一边缘；一第二锗化硅应激物，位于该基板中，且与该第二栅极的该边缘相邻；一第二深源/漏极区，位于该基板中，且与该第二栅极的该边缘隔开；以及其中该第二P型金属氧化物半导体晶体管无电流调整区。
本发明所述的半导体结构的制造方法，形成该第一锗化硅应激物及第二锗化硅应激物后，形成该电流调整区。
本发明所述的半导体结构的制造方法，形成该第一锗化硅应激物及第二锗化硅应激物后，形成该第一浅掺杂源/漏极区及第二浅掺杂源/漏极区。
本发明所述的半导体结构的制造方法，形成该第一锗化硅应激物及第二锗化硅应激物的步骤各包括：在该第一P型金属氧化物半导体晶体管及第二P型金属氧化物半导体晶体管的栅极的一边缘，各别地形成一可抛弃式间隙壁；形成一凹陷于该基板中，该凹陷大体上对准于该可抛弃式间隙壁的一边缘；以外延成长方式，各别地形成该第一锗化硅应激物或第二锗化硅应激物于该凹陷中；以及移除该可抛弃式间隙壁。
本发明所述的半导体结构的制造方法，该电流调整区以离子注入方式形成，离子注入的材料是择自本质上包含氟、碳及其组合的族群。
为达成发明的上述目的，本发明是又提供一种半导体结构的制造方法，包括下列步骤：提供一基板，其包括一核心电路区以及一静态随机存取存储器区，其中该核心电路区包括一用以形成一P型金属氧化物半导体晶体管的第一区，和一用以形成一N型金属氧化物半导体晶体管的第二区，以及其中上述静态随机存取存储器区包括一用以形成一P型金属氧化物半导体晶体管的第三区，和一用以形成一N型金属氧化物半导体晶体管的第四区。上述半导体结构的制造方法，更包括各别地于上述第一区、第二区、第三区以及第四区中形成一第一栅极堆叠结构、第二栅极堆叠结构、第三栅极堆叠结构以及第四栅极堆叠结构；全面性地覆盖一虚设层；于上述第一栅极堆叠结构的多个侧壁上形成多个第一可抛弃式间隙壁，以及于上述第三栅极堆叠结构的多个侧壁上形成多个第二可抛弃式间隙壁；形成一第一凹陷，其大体上对准于上述第一可抛弃式间隙壁的多个边缘，以及形成一第二凹陷，其大体上对准于上述第二可抛弃式间隙壁的多个边缘；以外延成长方式，于上述第一凹陷中，形成上述该第一锗化硅应激物，以及于上述第二凹陷中，形成上述第二锗化硅应激物；移除上述第一可抛弃式间隙壁和第二可抛弃式间隙壁以及上述虚设层；以n型不纯物注入上述第二区及第四区以形成多个n型浅掺杂区，其中上述第一区及第三区被遮蔽；以离子注入上述第一区以形成多个p型浅掺杂区，其中上述第二区、第三区及第四区被遮蔽；以离子注入上述第三区以形成多个P型浅掺杂区和多个电流调整区，其中上述第一区、第二区及第四区被遮蔽；于上述第一栅极堆叠结构、第二栅极堆叠结构、第三栅极堆叠结构及第四栅极堆叠结构的多个侧壁上形成多个间隙壁；于上述第一区及第三区形成多个p型深源/漏极区；以及于上述第二区及第四区形成多个n型深源/漏极区。
本发明所述的半导体结构的制造方法，外延成长形成该第一锗化硅应激物及第二锗化硅应激物，掺杂p型不纯物。
本发明所述的半导体结构的制造方法，该电流调整区以注入氟方式形成。
本发明所述的半导体结构的制造方法，该电流调整区以注入不纯物形成，其中该不纯物具有一原子尺寸，其小于一硅原子的原子尺寸。
本发明所述半导体结构及其制造方法，通过降低位于SRAM中提升电位P型金属氧化物半导体晶体管的元件驱动电流，以改善SRAM的写入边界(write margin)。同时不会影响位于核心电路的P型金属氧化物半导体晶体管。
附图说明
图1为具有六个晶体管的SRAM示范电路图。
图2至图13为本发明较佳实施例的制程中间剖面图。
图14为样品PMOS的Ion-Ioff特性，其显示注入氟的PMOS以及无注入氟的PMOS。
图15为DIBL电压与栅极长度的关系图，其显示DIBL电压为栅极长度的函数。
具体实施方式
以下利用中间制程剖面图，以更详细地说明本发明较佳实施例的半导体装置及其制造方法，其中兼具用于核心电路以及静态随机存取存储器晶胞的N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管的形成方法。图2至图13分别显示较佳实施例的中间制程剖面图，在本发明各实施例中，相同的符号表示相同的元件。
请参考图2，其显示一基板2，基板2包括以浅沟槽隔离(shallow trench isolation，STI)区隔绝的一核心电路区(corecircuit region)以及一静态随机存取存储器区(SRAM region)。基板2较佳包括块状硅，然而，也可使用其他已知的材料及例如硅覆盖绝缘层(silicon on insulator，SOI)的结构作为基板2。上述核心电路区更包括一用以形成P型金属氧化物半导体晶体管的主动区100和一用以形成N型金属氧化物半导体晶体管的主动区200。上述随机存取存储器区更包括一用以形成提升电位P型金属氧化物半导体晶体管(pull-up PMOS)的主动区300和一用以形成下拉电位N型金属氧化物半导体晶体管(pull-down NMOS)与通过栅N型金属氧化物半导体晶体管(pass-gate NMOS)的主动区400。每个主动区包括一个形成于基板2上的栅极堆叠结构，其中在主动区100中的栅极堆叠结构包括一位于基板2上的栅极介电层102，以及位于栅极介电层102的栅极104。同样地，在主动区200、300以及400的栅极堆叠结构分别包括栅极介电层202、302以及402，和栅极204、304以及404。栅极介电层102、202、302以及402较佳地为高介电系数(k)的材料。栅极堆叠结构较佳地被以例如氧化物、氮化硅、氮氧化硅及其组合的硬掩膜(hard mask)106、206、306以及406分别覆盖。
如图3所示，一用以形成间隙壁的虚设层覆盖于核心电路区以及静态随机存取存储器区。在较佳实施例中，虚设层包括一衬垫氧化层10和一氮化物层12。在另一实施例中，虚设层可包含单一层或组合层，其材质包括氧化物、氮化硅、氮氧化硅及/或其他介电材料，可用例如等离子增强型化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)、低压化学气相沉积(lowpressure chemical vapor deposition，LPCVD)、大气压化学气相沉积或其他一般应用的技术来形成虚设层。
图4显示分别图案化位于P型金属氧化物半导体晶体管主动区100和300中的衬垫氧化层10和氮化物层12以形成栅极间隙壁114和314。而N型金属氧化物半导体晶体管主动区200和400被光致抗蚀剂14覆盖。可应用湿蚀刻或干蚀刻方式图案化衬垫氧化层10和氮化物层12。图案化的栅极间隙壁114和314分别包括一衬垫氧化物部分和一氮化物部分。接着，较佳地利用非等向性或等向性蚀刻方式蚀刻基板，沿着间隙壁114和314的外缘形成凹陷116和316。然后移除光致抗蚀剂14。
请参考图5，其显示分别于凹陷116和316中形成锗化硅应激物118和318。较佳地可以外延成长方式于凹陷116和316中形成锗化硅应激物。于外延成长时，可掺杂例如硼的P型不纯物。因为锗化硅化合物的晶格间隙大于硅，锗化硅化合物对硅晶格间隙的失配(mismatch)会于P型金属氧化物半导体晶体管的沟道区(channelregion)中产生一压缩应力(compressive stress)，提高P型金属氧化物半导体晶体管的元件驱动电流(device drive current)。
请参考图6，移除栅极间隙壁114和314、衬垫氧化层10、氮化物层12以及硬掩膜106、206、306和406。在较佳实施例中，利用磷酸(phosphoric acid)移除氮化物层12以及硬掩膜106、206、306和406，以及利用稀释的氢氟酸(diluted hydrofluoric acid)移除衬垫氧化层10。
请参考图7、图8、图9，其显示P型金属氧化物半导体晶体管和N型金属氧化物半导体晶体管中浅掺杂源/漏极区(LDD region)以及大角度注入区(halo region)的形成。请参考图7，于P型金属氧化物半导体晶体管主动区100和300的上方覆盖一光致抗蚀剂16作为掩膜，进行一离子注入步骤，将n型不纯物注入N型金属氧化物半导体晶体管主动区200和400中，分别地形成浅掺杂源/漏极区220和420，且其大体上对准于栅极204和404的边缘。利用注入p型不纯物的方式以形成大角度注入区222和422。较佳地，大角度注入区222和422具有较浅掺杂源/漏极区220和420深的深度。更佳地，大角度注入区222和422大体上分别相邻于浅掺杂源/漏极区220和420的底部和侧面的接面边缘(junction borders)。然后移除光致抗蚀剂16。形成浅掺杂源/漏极区和大角度注入区的详细步骤已为本领域已知的技术，在此不重复叙述。
请参考图8，其显示主动区100中浅掺杂源/漏极区124以及大角度注入区126的形成。主动区200、300和400被光致抗蚀剂22覆盖。利用注入p型不纯物的方式以形成浅掺杂源/漏极区124，而大角度注入区126则是利用注入n型不纯物的方式形成。然后移除光致抗蚀剂22。
请参考图9，形成光致抗蚀剂24以覆盖核心电路区和N型金属氧化物半导体晶体管主动区400。注入p型不纯物以形成浅掺杂源/漏极区324。注入n型不纯物以形成大角度注入区326。
图9也显示电流调整区331的形成，其与浅掺杂源/漏极区和大角度注入区的功能不同，电流调整区331是用以调降元件驱动电流。在较佳实施例中，电流调整区331是以注入氟(flourine)形成。在其他实施例中，注入的不纯物具有较锗小的原子尺寸，其原子尺寸更佳为小于硅。举例来说，可注入碳、氟、氮或氩。较佳地，电流调整区331至少一部分重叠于锗化硅应激物318。更佳地，浅掺杂源/漏极区324、大角度注入区326和锗化硅应激物318大体上位于电流调整区331中。电流调整区331具有一介于1018/cm3至1020/cm3的较佳不纯物浓度。
值得注意的是，核心电路区以及静态随机存取存储器区中的P型金属氧化物半导体晶体管于不同步骤形成。电流调整区的形成是作为调整位于静态随机存取存储器区中的提升电位P型金属氧化物半导体晶体管的电气特性。相较于无电流调整区的P型金属氧化物半导体晶体管，最终的提升电位P型金属氧化物半导体晶体管具有较低的驱动电流。电流调整区中的驱动电流降低其中可能的解释之一为锗化硅晶格结构的改变，导致驱动电流的降低。另一个可能的原因为形成电流调整区后造成晶格间隙缩短，导致施于沟道区的应力减小。也有可能与其他的机制相关。结果，静态随机存取存储器区中P型金属氧化物半导体晶体管沟道区的应力小于核心电路区P型金属氧化物半导体晶体管沟道区的应力，尤其是注入原子尺寸小于锗的不纯物，例如氟和/或碳。
图10和图11显示间隙壁的形成。请参考图10，全面性地形成一衬垫氧化层25和一氮化物层27。然后图案化此两层以形成间隙壁130、230、330和430，如图11所示。虽然可形成厚度相等或较薄的间隙壁，较佳地，间隙壁130和330的厚度大于间隙壁114和314(请参考图4)。结果，间隙壁130和330的一部分分别位于锗化硅应激物118和318上。
请参考图12，其显示例如以注入N型不纯物的方式，分别形成深源/漏极区232和432于核心电路区中的N型金属氧化物半导体晶体管主动区200以及静态随机存取存储器区中的N型金属氧化物半导体晶体管主动区400中。在注入不纯物时，P型金属氧化物半导体晶体管主动区100和300被光致抗蚀剂26遮盖。最终的深源/漏极区232和432大体上分别对准于间隙壁230和430的边缘。然后移除光致抗蚀剂26。
请参考图13，其显示一类似的制程，较佳地以注入P型不纯物的方式，形成P型金属氧化物半导体晶体管的深源/漏极区。形成一光致抗蚀剂28以遮盖核心电路区中的N型金属氧化物半导体晶体管主动区200以及静态随机存取存储器区中的N型金属氧化物半导体晶体管主动区400。最终的深源/漏极区132和332大体上分别对准于间隙壁130和330的边缘。然后移除光致抗蚀剂28。
在后续的制程中，接着形成硅化物区(silicide region)、接触蚀刻停止层(contact etch stop layer)、层间介电层(inter-layerdielectric layer)和接触层(contact)。形成上述部分的详细步骤已为本领域已知的技术，在此不重复叙述。
本发明较佳实施例的实验结果如图14所示，其中显示样品元件的源极漏电流Is，off为元件驱动电流Idsat的函数。线40显示本发明较佳实施例的提升电位P型金属氧化物半导体晶体管样品的Ion-Ioff特性，其中注入氟以形成电流调整区。作为比较组的线42显示无电流调整区的P型金属氧化物半导体晶体管样品的Ion-Ioff特性。值得注意的是，注入氟会降低元件驱动电流。举例来说，在漏电流为100nA/μm的情形下，P型金属氧化物半导体晶体管的Idsat会降低23％。
虽然降低提升电位P型金属氧化物半导体晶体管的元件驱动电流会提升SRAM晶胞的写入边界(write margin)，但其他例如P型金属氧化物半导体晶体管的源极引发能带降低效应(draininduced barrier lowering，DIBL)电压的元件特性，并未引起重要的影响。图15显示DIBL电压为栅极长度的函数，其中线44为具有氟电流调整区的P型金属氧化物半导体晶体管，而线46为无氟电流调整区的P型金属氧化物半导体晶体管。发现线44与线46部分重叠，确认并未因电流调整区的形成而影响DIBL电压。
本发明较佳实施例具有许多优点。通过降低SRAM晶胞中提升电位P型金属氧化物半导体晶体管的元件驱动电流，以改善SRAM晶胞的写入边界(write margin)。同时不影响核心电路区中提升电位P型金属氧化物半导体晶体管的元件驱动电流。电流调整区的注入步骤易于控制且无复杂的制程。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
2：基板
10、25：衬垫氧化层
12、27：氮化物层
14、16、22、24、26、28：光致抗蚀剂
40、42、44、46：线
100、200、300、400：主动区
102、202、302、402：栅极介电层
104、204、304、404：栅极
106、206、306、406：硬掩膜
114、314：栅极间隙壁
116、316：凹陷
118、318：锗化硅应激物
220、420、124、324：浅掺杂源/漏极区
222、422、126、326：大角度注入区
130、230、330、430：间隙壁
331：电流调整区
132、232、332、432：深源/漏极区
Claims (15)
1.一种半导体结构，其特征在于，该半导体结构包括：
一基板，包括一核心电路区以及一静态随机存取存储器区；
一第一P型金属氧化物半导体晶体管，位于该静态随机存取存储器区中，其中该第一P型金属氧化物半导体晶体管包括：
一第一栅极介电层，覆盖于该基板上；
一第一栅极，位于该第一栅极介电层上；
一第一间隙壁，位于该第一栅极的侧壁；
一第一浅掺杂源/漏极区，对准于该第一栅极的一边缘；
一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；
一第一深源/漏极区，位于该基板中，且与该第一栅极的该边缘隔开；以及
一电流调整区，部分重叠于该第一锗化硅应激物；以及
一第二P型金属氧化物半导体晶体管，位于该核心电路区，其中该第二P型金属氧化物半导体晶体管包括：
一第二栅极介电层，覆盖于该基板上；
一第二栅极，位于该第二栅极介电层上；
一第二间隙壁，位于该第二栅极的侧壁；
一第二浅掺杂源/漏极区，对准于该第二栅极的一边缘；
一第二锗化硅应激物，位于该基板中，且与该第二栅极的该边缘相邻；
一第二深源/漏极区，位于该基板中，且与该第二栅极的该边缘隔开；以及
其中该第二P型金属氧化物半导体晶体管无电流调整区。
2.根据权利要求1所述的半导体结构，其特征在于，该电流调整区包括一金属，该金属是择自包含氟、碳及其组合的族群。
3.根据权利要求1所述的半导体结构，其特征在于，该第一浅掺杂源/漏极区以及该第一锗化硅应激物位于该电流调整区中。
4.根据权利要求1所述的半导体结构，其特征在于，该第一P型金属氧化物半导体晶体管更包括一第一大角度注入区，与该第一浅掺杂源/漏极区的一底边相邻，其中该第二P型金属氧化物半导体晶体管更包括一第二大角度注入区，与该第二浅掺杂源/漏极区的一底边相邻。
5.根据权利要求1所述的半导体结构，其特征在于，该第一P型金属氧化物半导体晶体管为一静态随机存取存储器晶胞中的一提升电位元件。
6.根据权利要求1所述的半导体结构，其特征在于，该第一间隙壁是延伸至该第一锗化硅应激物的一部分，以及其中该第二间隙壁是延伸至该第二锗化硅应激物的一部分。
7.一种半导体结构的制造方法，其特征在于，该半导体结构的制造方法，包括下列步骤：
提供一基板，其包括一核心电路区以及一静态随机存取存储器区；
形成一第一P型金属氧化物半导体晶体管于该静态随机存取存储器区中，其中该第一P型金属氧化物半导体晶体管包括：
一第一栅极介电层，覆盖于该基板上；
一第一栅极，位于该第一栅极介电层上；
一第一间隙壁，位于该第一栅极的侧壁；
一第一浅掺杂源/漏极区，对准于该第一栅极的一边缘；
一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；
一第一深源/漏极区，位于该基板中，且与该第一栅极的该边缘隔开；以及
一电流调整区，部分重叠于该第一锗化硅应激物；以及
一第二P型金属氧化物半导体晶体管，位于该核心电路区，其中该第二P型金属氧化物半导体晶体管包括：
一第二栅极介电层，覆盖于该基板上；
一第二栅极，位于该第二栅极介电层上；
一第二间隙壁，位于该第二栅极的侧壁；
一第二浅掺杂源/漏极区，对准于该第二栅极的一边缘；
一第二锗化硅应激物，位于该基板中，且与该第二栅极的该边缘相邻；
一第二深源/漏极区，位于该基板中，且与该第二栅极的该边缘隔开；以及
其中该第二P型金属氧化物半导体晶体管无电流调整区。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成该第一锗化硅应激物及第二锗化硅应激物后，形成该电流调整区。
9.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成该第一锗化硅应激物及第二锗化硅应激物后，形成该第一浅掺杂源/漏极区及第二浅掺杂源/漏极区。
10.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成该第一锗化硅应激物及第二锗化硅应激物的步骤各包括：
在该第一P型金属氧化物半导体晶体管及第二P型金属氧化物半导体晶体管的栅极的一边缘，分别形成一可抛弃式间隙壁；
形成一凹陷于该基板中，该凹陷对准于该可抛弃式间隙壁的一边缘；
以外延成长方式，分别形成该第一锗化硅应激物或第二锗化硅应激物于该凹陷中；以及
移除该可抛弃式间隙壁。
11.根据权利要求7所述的半导体结构的制造方法，其特征在于，该电流调整区以离子注入方式形成，离子注入的材料是择自本质上包含氟、碳及其组合的族群。
12.一种半导体结构的制造方法，其特征在于，该半导体结构的制造方法，包括下列步骤：
提供一基板，其包括一核心电路区以及一静态随机存取存储器区，其中该核心电路区包括一用以形成一P型金属氧化物半导体晶体管的第一区，和一用以形成一N型金属氧化物半导体晶体管的第二区，以及其中该静态随机存取存储器区包括一用以形成一P型金属氧化物半导体晶体管的第三区，和一用以形成一N型金属氧化物半导体晶体管的第四区；
分别于该第一区、第二区、第三区以及第四区中形成一第一栅极堆叠结构、第二栅极堆叠结构、第三栅极堆叠结构以及第四栅极堆叠结构；
全面性地覆盖一虚设层；
于该第一栅极堆叠结构的多个侧壁上形成多个第一可抛弃式间隙壁，以及于该第三栅极堆叠结构的多个侧壁上形成多个第二可抛弃式间隙壁；
形成一第一凹陷，其对准于该第一可抛弃式间隙壁的多个边缘，以及形成一第二凹陷，其对准于该第二可抛弃式间隙壁的多个边缘；
以外延成长方式，于该第一凹陷中，形成该第一锗化硅应激物，以及于该第二凹陷中，形成该第二锗化硅应激物；
移除该第一可抛弃式间隙壁和第二可抛弃式间隙壁以及该虚设层；
以n型不纯物注入该第二区及第四区以形成多个n型浅掺杂区，其中该第一区及第三区被遮蔽；
以离子注入该第一区以形成多个p型浅掺杂区，其中该第二区、第三区及第四区被遮蔽；
以离子注入该第三区以形成多个p型浅掺杂区，其中该第一、第二及第四区被遮蔽；
以离子注入该第三区以形成多个电流调整区，其中该第一区、第二区及第四区被遮蔽；
于该第一栅极堆叠结构、第二栅极堆叠结构、第三栅极堆叠结构及第四栅极堆叠结构的多个侧壁上形成多个间隙壁；
于该第一区及第三区形成多个p型深源/漏极区；以及
于该第二区及第四区形成多个n型深源/漏极区。
13.根据权利要求12所述的半导体结构的制造方法，其特征在于，外延成长形成该第一锗化硅应激物及第二锗化硅应激物，掺杂p型不纯物。
14.根据权利要求12所述的半导体结构的制造方法，其特征在于，该电流调整区以注入氟方式形成。
15.根据权利要求12所述的半导体结构的制造方法，其特征在于，该电流调整区以注入不纯物形成，其中该不纯物具有一原子尺寸，其小于一硅原子的原子尺寸。
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