CN101840881B - 制造集成电路元件的方法 - Google Patents

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Abstract

本发明公开了一种制造集成电路元件的方法，包括提供基板；形成第一硬掩模层于基板上；图案化第一硬掩模层，使其具有一个或多个具有第一关键尺寸的第一开口；进行第一注入工艺于基板上，形成第二硬掩模层于第一硬掩模层上，且第二硬掩模层具有第二关键尺寸的一个或多个第二开口；以及进行第二注入工艺。本发明提供了一种制造集成电路元件的方法，只需单一光掩模即可进行不同关键尺寸的注入工艺。其具有一种或多种优点，比如降低工艺成本、易于改良不同关键尺寸的工艺如注入、易于发展集成电路元件、和/或易于延伸本发明的方法至次世代工艺。

Description

制造集成电路元件的方法
技术领域
本发明涉及制造集成电路元件的方法，特别是涉及减少制造集成电路元件的工艺成本。
背景技术
半导体集成电路(IC)产业已快速成长一段时期。随着IC材料与设计的技术进步，每代的IC都比前一代的IC更小更复杂。在IC革命中，越来越小的元件(如工艺所形成的单元或连线的尺寸)使功能密度(如晶元单位面积中连线的元件数目)越来越大。一般来说，尺寸下降的工艺可提高生产效率及降低相关成本。上述缩小尺寸的趋势同样会增加制造IC的工艺复杂度，因此需要改进IC工艺。
常见的IC工艺通常牵涉到一重或多重注入于基板上。举例来说，每一注入步骤可能需要形成光致抗蚀剂层、图案化光致抗蚀剂层以形成注入图案、以及进行注入。一般而言，不同的注入步骤需要不同的关键尺寸。因此进行每一注入步骤前，通常需要各自独立的图案化及掩模步骤以形成所需的关键尺寸。在现有技术中，含有多个关键尺寸的多种注入工艺将大幅增加成本并降低效率。此外，现有工艺难以应用于缩小的关键尺寸。
综上所述，目前亟需新的方法解决上述制造集成电路元件的问题。
发明内容
本发明提供一种制造集成电路元件的方法，包括提供基板；形成第一硬掩模层于基板上；图案化第一硬掩模层以形成一个或多个第一开口，且第一开口具有第一关键尺寸；进行第一注入工艺于基板上；形成第二硬掩模层于图案化的第一硬掩模层上，第二硬掩模层具有一个或多个第二开口，且第二开口具有第二关键尺寸；以及进行第二注入工艺于基板上。
本发明也提供一种制造集成电路元件的方法，包括提供基板；形成第一硬掩模层于基板上；形成光致抗蚀剂层于第一硬掩模层上；图案化光致抗蚀剂层以形成一个或多个第一开口；图案化第一硬掩模层以形成一个或多个第二开口，且第二开口实质上对准第一开口；移除光致抗蚀剂层；进行第一注入工艺于一个或多个第二开口上；形成第二硬掩模层于第一硬掩模层上，第二硬掩模层具有一个或多个第三开口，其中第三开口小于第二开口；以及进行第二注入工艺于一个或多个第三开口上。
本发明还提供一种制造集成电路元件的方法，包括提供基板；以单一光掩模定义第一注入图案及第二注入图案，其中第一注入图案具有第一关键尺寸，且第二注入图案具有第二关键尺寸；以及进行至少两次注入工艺于基板上，其中至少一注入工艺对应第一关键尺寸，而至少一注入工艺对应第二关键尺寸。
本发明提供了一种制造集成电路元件的方法，只需单一光掩模即可进行不同关键尺寸的注入工艺。其具有一种或多种优点，比如降低工艺成本、易于改良不同关键尺寸的工艺如注入、易于发展集成电路元件、和/或易于延伸本发明的方法至次世代工艺。
附图说明
图1是本发明一实施例中，制造半导体元件的方法流程图；以及
图2A-图2I是本发明一实施例中，制造半导体元件的不同步骤中的元件剖视图。
主要元件符号说明：
100～半导体元件的形成方法；102、104、106、108、110、112、114、116、118～步骤；200～半导体元件；210～基板；212～隔离区域；214～第一硬掩模层；216～光致抗蚀剂层；216A～光致抗蚀剂层的第一部分；216B～光致抗蚀剂层的第二部分；218A～第一开口；218B～第二开口；218C～第三开口；220～第一注入工艺；222～第二硬掩模层；224～第二注入工艺；CD1～第一关键尺寸；CD2～第二关键尺寸。
具体实施方式
可以理解的是，下述内容提供多种实施例以说明本发明的多种特征。为了简化说明，将采用特定的实施例、单元、及组合方式说明。然而这些特例并非用以限制本发明。举例来说，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。为了简化，本发明在不同图示中采用相同符号标示不同实施例的类似元件，而上述重复的符号并不代表不同实施例中的元件具有相同的对应关系。
在图1至图2I中，将解释本发明形成半导体元件200的方法100。图1为方法100的流程图，而图2A-图2I是形成半导体元件200的工艺中，不同步骤的元件剖视图。可以理解的是，本发明可在方法100的前、中、和/或后加入新的步骤。在本发明其他实施例中，下列的某些非必要步骤可被置换或省略。
如图1及图2A所示，方法100的步骤102提供具有至少一隔离区域212的基板210。在此实施例中，基板210为半导体基板如硅。基板210可为半导体元素如结晶、多晶、和/或非晶结构的硅或锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；半导体合金如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；其他类似物；和/或上述的组合。在一实施例中，半导体合金基板可含有梯度浓度的SiGe元件，其Si与Ge的浓度比由某处的浓度朝着另一处逐渐变高或变低。在另一实施例中，SiGe合金形成于硅基板上。在又一实施例中，SiGe基板具有应力。此外，半导体基板可为绝缘层上硅(SOI)或薄膜晶体管(TFT)。在某些实施例中，半导体基板可含有掺杂的外延层或埋层。在其他实施例中，半导体化合物基板可具有多层结构，或硅基板包含多层化合物的半导体结构。在另一实施例中，基板210可包含非半导体材料如玻璃。
半导体元件200具有至少一隔离区域212形成于半导体基板210上。隔离区域212可采用隔离技术如区域性氧化硅(LOCOS)或浅沟槽隔离(STI)以定义与电性分隔基板中不同的区域如主动区与被动区。在此实施例中，可由适当工艺形成隔离区域212，如STI。形成STI的方法包含以习知光刻工艺图案化半导体基板；以干蚀刻、湿蚀刻、和/或等离子体蚀刻等方法形成沟槽；以化学气相沉积等方法将介电层如氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电材料、其他类似物、和/或上述的组合填入沟槽。在某些实施例中，填满的沟槽为多层结构如热氧化层/氮化硅或氧化硅。在其他实施例中，STI的形成步骤如下：成长氧化垫层；以低压化学气相沉积法形成氮化层；以光掩模及掩模形成STI开口；蚀刻形成沟槽于基板中；选择性的成长热氧化层以改善沟槽界面；以CVD氧化物填充沟槽；以化学机械研磨法(CMP)回蚀刻及平坦化上述结构；以及剥除氮化硅。
基板210可依需要含有一个或多个不同的掺杂组合，如p型基板区和/或n型基板区。在此实施例中，基板210可含有掺杂区。掺杂区可直接位于半导体基板上、在p阱结构中、在n阱结构中；在双阱结构中、或隆起结构中。掺杂区域可由n型或p型掺质掺杂。举例来说，掺杂区的掺质可为p型掺质如硼或BF2、n型掺质如磷或砷、和/或上述的组合。半导体基板210可含有不同的主动区如n型金氧半晶体管元件(NMOS)及p型金氧半晶体管元件(PMOS)。可理解的是，半导体元件200可由互补式金氧半(CMOS)技术形成，为简洁起见并不会完全描述该些技术。
本发明以适当方法如注入形成一个或多个掺杂区。在此实施例中，基板210含有不同关键尺寸的掺杂区。举例来说，具有第一关键尺寸的掺杂区为深p阱结构，而具有第二关键尺寸的掺杂区为晶格p阱结构(cell p-well)。形成第一及第二关键尺寸的掺杂区采用不同的注入能量及注入浓度。在现有技术中，每一不同关键尺寸的掺杂区需要采用不同的光掩模。如此一来，需要两种光掩模及工艺分别形成具有第一及第二关键尺寸的掺杂区。具体来说，现有技术需形成第一光致抗蚀剂层于基板上；以第一光掩模图案化第一光致抗蚀剂层以形成具有第一关键尺寸的第一注入图案；采用第一注入能量及第一掺杂浓度的第一注入工艺形成第一掺杂区；移除第一光致抗蚀剂层；形成第二光致抗蚀剂层于基板上；以第二光掩模图案化第二光致抗蚀剂层以形成具有第二关键尺寸的第二注入图案；以及采用第二注入能量及第二掺杂浓度的第二注入工艺形成第二掺杂区。显而易见的是，上述提供不同关键尺寸的注入工艺会增加制造成本。此外，上述方法难以缩减空间如关键尺寸，特别是在采用高注入能量的工艺时。
综上所述，此实施例提供一种只需单一光掩模，即可完成具有不同关键尺寸的注入工艺的方法。具体来说，此实施例的方法100采用单一光掩模即可完成两种关键尺寸的注入工艺。在步骤104中，第一硬掩模层214形成于基板210上，如第2B图所示。在此实施例中，第一硬掩模层214可为氧化硅、氮氧化硅、和/或氮化硅。第一硬掩模层214可包含旋涂玻璃(SOG)、氟化硅玻璃(FSG)、掺杂碳的氧化硅(如SiCOH)、黑钻
Figure G2009101399535D00051
(购自加州Santa Clara的Applied Materials)、凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯(BCB)、Flare、SiLK(购自密西根州的密德兰的Dow Chemical)、聚亚酰胺、TEOS氧化物、等离子体增强氧化物、高深宽比沉积工艺(HARP)所形成的氧化物、孔洞高分子材料、非孔洞高分子材料、其他合适的低介电材料、其他合适材料、和/或上述的组合。第一硬掩模层214的形成方法可为物理气相沉积法(PVD)、化学气相沉积法(CVD)、等离子体增强CVD(PECVD)、快热CVD(RTCVD)、原子层沉积法(ALD)、金属有机CVD(MOCVD)、高密度等离子体CVD(HPCVD)、溅镀法、电镀法、旋转涂布法、其他合适的方法、和/或上述的组合。第一硬掩模层214可为单层或多层，且第一硬掩模层214可为任何适当厚度。
如图1及图2C-图2F所示，移除部分第一硬掩模层214以形成具有第一关键尺寸的一个或多个开口。在步骤106中，光致抗蚀剂层216形成于硬掩模层214上，如图2C所示。光致抗蚀剂层216可由任何适当工艺如旋转涂布法形成。光致抗蚀剂216可为任何适当厚度。接着在步骤108中，图案化光致抗蚀剂层216以形成具有第一关键尺寸的一个或多个开口。图案化光致抗蚀剂层216的方法可为现有的光刻工艺和/或其他工艺，可形成图2D中一个或多个第一部分216A与一个或多个第二部分216B。在此实施例中，图案化光致抗蚀剂层216的步骤仅采用单一光掩模形成一个或多个第一部分216A与第二部分216B。上述图案化的光刻工艺可包含涂布光致抗蚀剂如旋转涂布法；软烘烤；光掩模对准；曝光；曝光后烘烤；显影光致抗蚀剂；冲洗；干燥如硬烘烤；其他合适的工艺；和/或上述的组合。光刻工艺的曝光步骤可由其他步骤置换，如无光掩模光刻工艺、电子束直写、离子束直写、及分子印迹。此外在某些实施例中，光刻工艺中曝光步骤可为KrF激子激光、ArF激子激光、浸润式光刻、超紫外线射线、和/或上述的组合。可以理解的是光致抗蚀剂层216的上方或下方可具有其他额外层如抗反射涂布层(如抗反射涂布顶层和/或抗反射涂布底层)。可以理解的是，某些实施例的图案化步骤中采用额外光掩模。
图案化的光致抗蚀剂层216分为两部分：第一部分216A及第二部分216B，两者定义了第一注入图案。第一部分216A为非保护区，而第二部分216B定义第一注入图案不想注入的部分。如图2E所示，光致抗蚀剂层216的第一部分216A(非保护区)被移除以形成一个或多个具有第一关键尺寸CD1的第一开口218A。第一开口218A露出部分的第一硬掩模层214。第一关键尺寸CD1可为任何合适尺寸。在此实施例中，第一关键尺寸CD1的宽度近似0.41μm。
在步骤110中，接着图案化第一硬掩模层214以形成一个或多个第二开口。第二开口实质上对准第一开口218A，因此第二开口具有第一关键尺寸CD1。图案化的光致抗蚀剂层216可作为图案化第一硬掩模层214的掩模。更进一步说，光致抗蚀剂层的第二部分216B可作为图案化第一硬掩模214的掩模。如前所述，第一注入图案含有一个或多个第一开口218，且开口218露出部分的第一硬掩模层214。部分露出的第一硬掩模214将被移除，以形成一个或多个第二开口218B如图2F所示。举例来说，第二开口218B具有第一关键尺寸CD1(举例来说，其宽度近似0.41μm)。接着进行步骤112，以任何适当的方法如光致抗蚀剂剥除工艺移除光致抗蚀剂层216的第二部分216B。
光致抗蚀剂层216的第一部分216A(非保护区)以及部分露出的第一硬掩模层214的移除方式可采用任何适当方法同时移除或个别移除两者。举例来说，移除方法可为蚀刻法，如多重蚀刻工艺与蚀刻液。蚀刻工艺包含一道或多道干蚀刻工艺、湿蚀刻工艺、其他合适方法(比如反应性离子蚀刻)、和/或上述的组合。蚀刻工艺可为纯化学法如等离子体蚀刻、纯物理法如离子减薄(ion milling)、和/或上述的组合。湿蚀刻工艺可采用氨水/过氧化氢溶液(APM)、过氧化氢(H2O2)、臭氧(O3)、硫酸(H2SO4)、磷酸(H3PO4)、醋酸(CH3COOH)、硫酸/双氧水溶液(SPM)、盐酸/双氧水溶液(HPM)、其他合适溶液、和/或上述的组合。在某些实施例中，湿蚀刻采用氢氟酸(HF)及对应的HF浸入工艺，氢氟酸溶液可为任何合适的浓度如1∶100。干蚀刻工艺可采用含氧气体、含氮气体、含氟气体、含氯气体、含溴气体、含碘气体、其他合适的气体、和/或等离子体、和/或上述的组合。在某些实施例中，干蚀刻工艺可采用SPM、去离子水-臭氧、过氧化氢、和/或上述的组合。
如图1及图2G的步骤114所示，进行第一注入工艺220于一个或多个第二开口218B所露出的部分基板210。在第一注入工艺220进行时，第一硬掩模层214保护半导体基板210免于掺杂离子的注入及伤害。第一注入工艺220可形成p型和/或n型的掺杂区于基板210部分露出的区域。举例来说，第一注入工艺220可采用p型掺质如硼或BF2、n型掺质如磷或砷、和/或上述的组合。在某些实施例中，第一注入工艺220可采用其他掺质如硅、锗、氟、碳、氦、氖、氩、氮、其他合适的掺质、和/或上述的组合。第一注入工艺220包含任何合适的注入能量与合适的掺杂浓度。举例来说，注入能量小于约1百万电子伏特(MeV)。在此实施例中，注入能量可小于约1.2MeV。在某些实施例中，掺杂浓度约介于1*1012原子/cm3至1*1013原子/cm3的间。在某些实施例中，掺杂浓度约介于5*1013原子/cm3至8*1013原子/cm3的间。可以理解的是，第一注入工艺220可含有一重或多重注入工艺。
在步骤116中，形成第二硬掩模层222于第一硬掩模层214上，而第二硬掩模层222具有一个或多个具有第二关键尺寸的第三开口218C。第二硬掩模层222的组成可相同或不同于第一硬掩模层214的组成。在此实施例中，第二硬掩模层222与第一硬掩模层214的组成相同，如氧化硅、氮氧化硅、和/或氮化硅。第二硬掩模层222可为SOG、FSG、掺杂碳的氧化硅(如SiCOH)、黑钻
Figure G2009101399535D00071
(购自加州Santa Clara的Applied Materials)、凝胶、气胶、非晶氟化碳、聚对二甲苯、BCB、Flare、SiLK(购自密西根州的密德兰的Dow Chemical)、聚亚酰胺、TEOS氧化物、等离子体增强氧化物、HARP所形成的氧化物、孔洞高分子材料、非孔洞高分子材料、其他合适的低介电材料、其他合适材料、和/或上述的组合。在此实施例中，第二硬掩模层222的形成方法为CVD和/或ALD。第二硬掩模层222可由其他合适方法形成，如PVD、CVD、PECVD、RTCVD、MOCVD、HPCVD、溅镀、电镀、旋转涂布法、其他合适方法、和/或上述的组合。第二硬掩模层222可为单层或多层结构。此外，第二硬掩模层222可为任何合适厚度。在某些实施例中，第一硬掩模层214可为硬掩模层的第一部分，而第二硬掩模层可为硬掩模层的第二部分，且硬掩模层的第一部分与第二部分可由相同材料(如氧化物)或不同材料所组成。
第二硬掩模层222本身即定义第二注入图案。当形成第二硬掩模层222于第一掩模层214上时，具有第一关键尺寸CD1的一个或多个第二开口218B将会缩小成具有第二关键尺寸CD2的一个或多个第三开口218C，即第二注入图案。第二关键尺寸CD2可为任何适当的尺寸。在此实施例中，第二关键尺寸CD2小于第一关键尺寸CD1。举例来说，第二关键尺寸CD2的宽度可近似0.35μm。
如图1及图2I的步骤118所示，进行第二注入工艺224于基板210上。第二注入工艺224可与第一注入工艺220相同。在进行第二注入工艺224时，第一硬掩模层214再次保护半导体基板210未露出的部分免于掺杂离子穿透所造成的注入与伤害。此外，于第一注入工艺214中基板210露出的部分有少部分被第二硬掩模层222保护，使第二注入工艺224的关键尺寸缩小至CD2。第二注入工艺224可形成p型和/或n型的掺杂区于基板210的露出部分。举例来说，第二注入工艺224可采用p型掺质如硼或BF2、n型掺质如磷或砷、和/或上述的组合。在某些实施例中，第二注入工艺224可采用其他掺质如硅、锗、氟、碳、氦、氖、氩、氮、其他合适的掺质、和/或上述的组合。第二注入工艺224包含任何合适的注入能量与合适的掺杂浓度。在较佳实施例中，第二注入工艺224的注入能量可穿过第二硬掩模层222。在某些实施例中，注入能量小于约1MeV或小于约1.2MeV。在某些实施例中，注入能量小于约350keV。在某些实施例中，掺杂浓度约介于1*1012原子/cm3至1*1013原子/cm3的间。在某些实施例中，第二注入工艺224的掺杂浓度和/或注入能量小于第一注入工艺220的掺杂浓度和/或注入能量。可以理解的是，第二注入工艺224可含有一重或多重注入工艺。
总结来说，本发明的实施例提供了一种制造集成电路元件的方法，只需单一光掩模即可进行不同关键尺寸的注入工艺。上述实施例具有一种或多种优点，比如降低工艺成本、易于改良不同关键尺寸的工艺如注入、易于发展集成电路元件、和/或易于延伸本发明的方法至次世代工艺。可以理解的是，不同实施例具有不同优点，并不需要将某一特定优点强加于所有实施例中。在一实施例中，上述方法可包含沉积氧化层于基板上；图案化氧化层以定义第一注入图案；进行第一注入工艺；再沉积氧化层缩减第一注入图案以形成第二注入图案；以及进行第二注入工艺，其中第二注入工艺的能量可穿透再沉积氧化层以注入基板。第一注入工艺及第一注入图案具有第一关键尺寸，而第二注入工艺与第二注入图案具有第二关键尺寸。基本上，沉积与图案化的氧化层作为硬掩模层以定义第一注入工艺的关键尺寸，而再沉积的氧化层作为硬掩模以定义第二注入工艺的关键尺寸。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当以所附的权利要求所界定的为准。

Claims (14)

1.一种制造集成电路元件的方法，包括：
提供一基板；
形成一第一硬掩模层于该基板上；
图案化该第一硬掩模层以形成一个或多个第一开口，且该第一开口具有第一关键尺寸；
进行一第一注入工艺于该基板上；
形成一第二硬掩模层于图案化的该第一硬掩模层上，该第二硬掩模层具有一个或多个第二开口，且该第二开口具有第二关键尺寸；以及
进行一第二注入工艺于该基板上，
其中，在进行该第二注入工艺时，于该第一注入工艺中基板露出的部分被该第二掩模层保护。
2.如权利要求1所述的制造集成电路元件的方法，其中该第二关键尺寸小于该第一关键尺寸。
3.如权利要求1所述的制造集成电路元件的方法，其中图案化该第一硬掩模层以形成一个或多个第一开口，且该第一开口具有第一关键尺寸的步骤包括：
形成一光致抗蚀剂于该第一硬掩模层上；
图案化该光致抗蚀剂层以定义该第一硬掩模层的保护区及非保护区；以及
移除该第一硬掩模层的非保护区。
4.如权利要求1所述的制造集成电路元件的方法，其中形成该第一硬掩模层的步骤包括沉积一介电层的第一部分。
5.如权利要求4所述的制造集成电路元件的方法，其中形成该第二硬掩模层的步骤包括沉积该介电层的第二部分。
6.如权利要求1所述的制造集成电路元件的方法，其中进行该第二注入工艺于该基板上的步骤包括：
调整该第二注入工艺的注入能量，使该第二注入工艺穿过该第二硬掩模层。
7.一种制造集成电路元件的方法，包括：
提供一基板；
形成一第一硬掩模层于该基板上；
形成一光致抗蚀剂层于该第一硬掩模层上；
图案化该光致抗蚀剂层以形成一个或多个第一开口；
图案化该第一硬掩模层以形成一个或多个第二开口，且该第二开口实质上对准该第一开口；
移除该光致抗蚀剂层；
进行一第一注入工艺于一个或多个第二开口上；
形成一第二硬掩模层于该第一硬掩模层上，该第二硬掩模层具有一个或多个第三开口，其中该第三开口小于该第二开口；以及
进行一第二注入工艺于一个或多个第三开口上，
其中，在进行该第二注入工艺时，于该第一注入工艺中基板露出的部分被该第二掩模层保护。
8.如权利要求7所述的制造集成电路元件的方法，其中进行该第一注入工艺包括利用一第一注入能源及第一掺杂浓度，而该第二注入工艺包括利用一第二注入能源及第二掺杂浓度。
9.如权利要求7所述的制造集成电路元件的方法，其中图案化该第一硬掩模层以形成一个或多个第二开口的步骤包括定义一第一注入图案，且该第一注入图案具有一关键尺寸，而其中形成具有一个或多个第三开口的该第二硬掩模层的步骤中，包括缩减该关键尺寸以定义一第二注入图案。
10.一种制造集成电路元件的方法，包括：
提供一基板；
以单一光掩模定义一第一注入图案及一第二注入图案，其中该第一注入图案具有一第一关键尺寸，且该第二注入图案具有一第二关键尺寸；以及
进行至少两次注入工艺于该基板上，其中至少一注入工艺对应该第一关键尺寸，而至少一注入工艺对应该第二关键尺寸，
其中以该单一光掩模定义该第一及第二注入图案的步骤包括：
沉积一硬掩模层的第一部分于该基板上；
形成一光致抗蚀剂层于该第一硬掩模层的第一部分上；
图案化该光致抗蚀剂层及该第一硬掩模层的第一部分，其中图案化的该硬掩模层的第一部分具有该第一关键尺寸的一个或多个开口；以及
沉积该硬掩模层的第二部分于图案化的该硬掩模层的第一部分上，其中该硬掩模层的第二部分具有该第二关键尺寸的一个或多个开口，
其中，在进行对应该第二关键尺寸的至少一注入工艺时，于对应该第一关键尺寸的至少一注入工艺中基板露出的部分被该硬掩模层的第二部分保护。
11.如权利要求10所述的制造集成电路元件的方法，其中该硬掩模层包括一氧化层。
12.如权利要求10所述的制造集成电路元件的方法，其中该第二关键尺寸小于该第一关键尺寸。
13.如权利要求10所述的制造集成电路元件的方法，其中至少一注入工艺对应该第一关键尺寸的步骤中，包括形成一深p阱结构或一深n阱结构。
14.如权利要求10所述的制造集成电路元件的方法，其中至少一注入工艺对应该第二关键尺寸的步骤中，包括形成一p阱结构或一n阱结构。
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