TWI814794B - 形成半導體裝置的方法 - Google Patents

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葉明熙
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Abstract

採用蝕刻劑移除半導體材料。在一些實施例中，添加氧化劑至蝕刻劑，以與周圍的半導體材料反應並形成保護層。保護層用於幫助避免蝕刻劑中的其他成份所造成的損傷。

Description

形成半導體裝置的方法
本發明實施例關於形成半導體裝置的方法，更特別關於移除虛置閘極的蝕刻溶液組成。
半導體裝置用於多種電子應用，比如個人電腦、手機、數位相機、與其他電子設備。半導體裝置的製作方法通常為依序沉積絕緣或介電層、導電層、與半導體層的材料於半導體基板上，以及採用微影圖案化多種材料層以形成電路構件與單元於基板上。
半導體產業持續改善多種電子構件(如電晶體、二極體、電阻、電容、或類似物)的積體密度之方法，係持續縮小最小結構尺寸，以整合更多構件至給定面積中。然而隨著最小結構尺寸縮小，需解決額外產生的問題。
本發明一實施例提供形成半導體裝置的方法，包括：形成虛置閘極於半導體鰭狀物上；以及以第一蝕刻溶液自半導體鰭狀物上移除虛置閘極，且第一蝕刻溶液包括：溶劑；第一蝕刻劑於溶劑中；以及氧化劑於溶劑中。
可以理解的是，下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
下述實施例關於置換閘極的鰭狀場效電晶體，其製程節點為次10奈米。然而其他實施例不限於此，且此處所述的實施例可用於多種廣泛的方式與結構。
圖1係半導體裝置100 如鰭狀場效電晶體裝置的透視圖。在一實施例中，半導體裝置100包含基板101，其具有溝槽103形成其中。基板101可為矽基板，但亦可採用其他基板如絕緣層上半導體、應變的絕緣層上半導體、以及絕緣層上矽鍺。基板101可為p型半導體，但其他實施例的基板101可為n型半導體。
形成第一隔離區105的初始步驟可形成第一溝槽103。第一溝槽103的形成方法可採用遮罩層(未圖示於圖1)搭配合適的蝕刻製程。舉例來說，遮罩層可為包含氮化矽的硬遮罩，其形成製程可為化學氣相沉積。然而亦可採用其他材料如氧化物、氮氧化物、碳化矽、上述之組合、或類似物，且其形成製程亦可為其他製程如電漿增強化學氣相沉積、低壓化學氣相沉積、或在形成氧化矽後進行氮化步驟。一旦形成遮罩層，則可進行合適的光微影製程圖案化遮罩層，以露出基板101即將移除的部份(用於形成第一溝槽103)。
然而如本技術領域中具有通常知識者所知，形成遮罩層的上述製程與材料，並非保護基板101的部份並露出基板101的其他部份，以形成第一溝槽103的唯一方法。任何合適製程如圖案化與顯影光阻，亦可用於露出基板101的部份，其之後可被移除以形成第一溝槽103。所有這些方法均完全包含於本發明實施例的範疇中。
一旦形成與圖案化遮罩層，即形成第一溝槽103於基板101中。可採用合適製程如反應性離子蝕刻移除露出的基板101，以形成第一溝槽103於基板101中。然而可採用任何合適製程。在一實施例中，第一溝槽103自基板101的表面之第一深度可小於約5000Å，比如約2500Å。
然而本技術領域中具有通常知識者應理解，形成第一溝槽103的上述製程僅為可能的製程之一而非單一實施例。相反地，可採用任何合適製程形成第一溝槽103，包括採用任何數目的遮罩與移除步驟。
除了形成第一溝槽103，遮罩與蝕刻製程自未移除的基板101之這些部份額外形成鰭狀物107。為了方面說明，圖式中的鰭狀物107與基板101之間隔有虛線，但此分隔在物理上可有可無。這些鰭狀物107如下所述，可用於形成多閘極鰭狀場效電晶體裝置的通道區。雖然圖1僅顯示三個自基板101形成的鰭狀物107，但可採用任何數目的鰭狀物107。
鰭狀物107在基板101之表面的寬度可介於約5nm至約80nm之間，比如約30nm。此外，鰭狀物107彼此之間相隔的距離可介於約10nm至約100nm之間，比如約50nm。以此種方式排列鰭狀物107，鰭狀物107可各自形成分開的通道區，但仍近到足以共用共同閘極(此將進一步說明如下)。
一旦形成第一溝槽103與鰭狀物107，可將介電材料填入第一溝槽103，並使第一溝槽103中的介電材料凹陷，以形成第一隔離區105。介電材料可為氧化物材料、高密度電漿氧化物、或類似物。在視情況進行的清潔步驟與襯墊第一溝槽103的步驟之後，可採用化學氣相沉積法(如高深寬比製程)、高密度電漿化學氣相沉積法、或本技術領域中已知的其他合適方法形成介電材料。
可將介電材料超填第一溝槽103與基板101，再移除第一溝槽103與鰭狀物107之外的多餘材料。移除多餘材料的方法可為合適製程如化學機械研磨、蝕刻、上述之組合、或類似方法。在一實施例中，移除製程亦可移除鰭狀物107上的任何介電材料，因此移除介電材料的步驟將露出鰭狀物107的表面以進行後續製程步驟。
一旦將介電材料填入第一溝槽103，接著可使介電材料自鰭狀物107的表面凹陷。凹陷步驟可露出與鰭狀物107的上表面相鄰之鰭狀物107的側壁之至少部份。使介電材料凹陷的方法可採用濕蝕刻，比如將鰭狀物107的上表面浸入蝕刻劑如氫氟酸，但亦可採用其他蝕刻劑(如氫氣)或方法(如反應性離子蝕刻、蝕刻劑為氨/三氟化氮的乾蝕刻、化學氧化物移除、或乾式化學清潔)。介電材料自鰭狀物107之表面凹陷的距離可介於約50Å至約500Å之間，比如約400Å。此外，凹陷步驟亦移除殘留於鰭狀物107上的介電材料，以確保露出鰭狀物107以用於後續製程。
然而如本技術領域中具有通常知識者所知，上述步驟並非填入介電材料及使介電材料凹陷之完整製程流程的唯一部份。舉例來說，襯墊步驟、清潔步驟、退火步驟、填隙步驟、上述之組合、或類似方法亦可用於形成介電材料並將介電材料填入第一溝槽103。所有可能的製程步驟均完全包含於本發明實施例的範疇中。
在形成第一隔離區105之後，可在每一鰭狀物107上形成虛置閘極介電層109、虛置閘極介電層109上的虛置閘極111、與第一間隔物113。在一實施例中，虛置閘極介電層109的形成方法可為熱氧化、化學氣相沉積、濺鍍、或本技術領域中用於形成閘極介電層的任何其他已知方法。虛置閘極介電層109的厚度可介於約10Å至約50Å之間(如約25Å)，端視形成虛置閘極介電層的技術而定。然而可採用任何合適厚度。
虛置閘極介電層109可包含材料如二氧化矽或氮氧化矽，其厚度介於約3Å至約100Å之間(如約10Å)。虛置閘極介電層109的組成可為高介電常數材料(介電常數大於約5的材料)，比如氧化鑭、氧化鋁、氧化鉿、氮氧化鉿、氧化鋯、或上述之組合，其等效氧化物厚度介於約0.5Å至約100Å之間(比如小於或等於約10Å)。此外，二氧化矽、氮氧化矽、及/或高介電常數的介電材料之任何組合，亦可用於虛置閘極介電層109。
虛置閘極111可包含導電材料，其可為鎢、鋁、銅、鋁銅、鎢、鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、鉭、氮化鉭、鈷、鎳、上述之組合、或類似物。虛置閘極111的沉積方法可為化學氣相沉積、濺鍍沉積、或用於沉積導電材料的其他已知技術。虛置閘極111的厚度可介於約5Å至約200Å之間。虛置閘極111的上表面可具有非平面的上表面，且可在圖案化虛置閘極111或蝕刻閘極前，先平坦化虛置閘極111的上表面。此時可(或可不)將離子導入虛置閘極111。舉例來說，可藉由離子佈植技術導入離子。
一旦形成虛置閘極111，可圖案化虛置閘極111以形成一系列的堆疊115於鰭狀物107上。堆疊115可定義虛置閘極介電層109下的鰭狀物107之每一側上的多重通道區。堆疊115的形成方法可為沉積並圖案化閘極遮罩(未圖示於圖1中)於虛置閘極111上，其可採用本技術領域已知的沉積與光微影技術。閘極堆疊可合併一般常用的遮罩與犧牲材料，比如但不限於氧化矽、氮氧化矽、碳氮氧化矽、碳化矽、碳氧化矽、及/或氮化矽，且其沉積厚度可介於約5Å至約200Å之間。可採用乾蝕刻製程蝕刻虛置閘極111，以形成圖案化的堆疊115。
在一實施例中，圖案化的堆疊115可具有第一寬度W1 ，使後續製程能有效移除虛置閘極111並取代為閘極。如此一來，精準寬度至少部份取決於裝置設計，而第一寬度W1 可介於約10Å至約100Å之間，比如約40Å。然而可採用任何合適尺寸。
此外，圖案化虛置閘極111時可能產生閘極腳位117 (如多晶腳位)。特別的是，鰭狀物107的形狀與製程變數可能產生蝕刻中的變化，使虛置閘極111的材料可能保留非預期的部份，並橋接鰭狀物107上的虛置閘極介電層109與虛置閘極111的保留材料之間的角落。此閘極腳位117可能會使後續的間隔物材料(詳述於下)錯位，造成後續施加的蝕刻劑可能朝鰭狀物107擴散。
一旦圖案化堆疊115，可形成第一間隔物113。第一間隔物113可形成於堆疊115的兩側上。第一間隔物113的形成方法通常為順應性地沉積間隔物層(未圖示於圖1)於之前形成的結構上。間隔物層可包含氮化矽、氮氧化物、碳化矽、氮氧化矽、碳氮氧化矽、碳氧化矽、氧化物、或類似物，且其形成方法可為化學氣相沉積、電漿增強化學氣相沉積、濺鍍、或本技術領域已知的其他方法。間隔物層與第一隔離區105中的介電材料可為相同材料，或可為具有不同蝕刻特性的不同材料。接著可圖案化第一間隔物113以形成第一間隔物113，其可為一或多道蝕刻以自結構的水平表面移除間隔物層。
在一實施例中，第一間隔物113可具有第一厚度T1 以助保護後續形成的源極/汲極區(未圖示於圖1，但將搭配圖2A說明於下)，但第一厚度T1 小到足以減少整體裝置尺寸。如此一來，一些實施例中的第一厚度T1 可介於約70Å至約30Å之間，比如約45Å。然而可採用任何合適厚度。
如圖2A與2B所示，移除堆疊115與第一間隔物113未保護的虛置閘極介電層109與鰭狀物107之露出部份，並再成長源極/汲極區201。圖2B係沿著圖2A之線段B-B’的上視圖。在一實施例中，虛置閘極介電層109的露出部份之移除方法，可採用任何合適方式如濕蝕刻或乾蝕刻，其蝕刻劑對虛置閘極介電層109的材料具有選擇性，以露出下方的鰭狀物107之材料。然而可採用任何合適的移除方法。
自堆疊115與第一間隔物113未保護的這些區域移除鰭狀物107的步驟，可為採用堆疊115與第一間隔物113作為硬遮罩的反應性離子蝕刻，或者任何其他合適的移除製程。移除步驟可持續至鰭狀物107與第一隔離區105的表面共平面(如圖示)，或低於第一隔離區105的平面。
一旦移除鰭狀物107的這些部份，即放置並圖案化硬遮罩(未圖示)以覆蓋虛置閘極111而避免成長，並可再成長源極/汲極區201以接觸每一鰭狀物107。在一實施例中，可再成長源極/汲極區201。在一些實施例中，可再成長源極/汲極區201以形成應力層，其可施加應力至堆疊115下方的鰭狀物107之通道區。在一實施例中，鰭狀物107包括矽而鰭狀場效電晶體為p型裝置時，可經由選擇性磊晶材料(比如摻雜矽如磷化矽，或與通道區的晶格常數不同的材料如矽鍺)以再成長源極/汲極區201。在其他實施例中，源極/汲極區201的材料可包含砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦、銻化銦、磷砷化鎵、氮化鋁鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、上述之組合、或類似物。磊晶成長製程可採用前驅物如矽烷、二氯矽烷、鍺、或類似物，其可持續約5分鐘至約120分鐘(如約30分鐘)。
在一實施例中，源極/汲極區201的厚度可介於約5Å至約1000Å之間，且在第一隔離區105上的第一高度H1 可介於約10Å至約500Å之間(如約200Å)。在此實施例中，源極/汲極區201在第一隔離區105的上表面上的高度可介於約5nm至約250nm之間，比如約100nm。然而可採用任何合適高度。
一旦形成源極/汲極區201，可佈植合適的摻質至鰭狀物107中，以佈植摻質至源極/汲極區201中。舉例來說，可佈植p型摻質如硼、鎵、銦、或類似物，以形成p型金氧半裝置。另一方面，可佈植n型摻質如磷、砷、銻、或類似物，以形成n型金氧半裝置。這些摻質的佈植方法可採用堆疊115與第一間隔物113作為遮罩。應注意的是，本技術領域中具有通常知識者應理解許多其他製程、步驟、或類似方法可用於佈植摻質。舉例來說，本技術領域中具有通常知識者應理解多種佈植方法採用間隔物與襯墊層的多種組合，以形成特定形狀或特性的源極/汲極區以達特定目的。這些製程的任一者可用於佈植摻質，且上述內容並非用於侷限實施例至上述步驟。
此外在形成源極/汲極區201時，將移除覆蓋虛置閘極111的硬遮罩。在一實施例中，可採用對硬遮罩的材料具有選擇性的濕蝕刻製程或乾蝕刻製程，以移除硬遮罩。然而可採用任何合適的移除製程。
如圖2A所示，亦形成層間介電層203於堆疊115與源極/汲極區201上，其以圖2A中的虛線所示，以更清楚的顯示下方結構。層間介電層203可包含材料如硼磷矽酸鹽玻璃，但亦可採用任何合適介電材料。層間介電層203的形成製程可為電漿增強化學氣相沉積，但亦可改為其他製程如低壓化學氣相沉積。層間介電層203的厚度可介於約100Å至約3000Å。一旦形成層間介電層203，可採用平坦化製程如化學機械研磨製程以平坦化層間介電層203與第一間隔物113。然而可採用任何合適製程。
如圖3A與3B所示，自第一間隔物113之間移除虛置閘極111。在一實施例中，移除虛置閘極111的步驟可採用濕蝕刻製程，其採用的濕蝕刻溶液301可移除虛置閘極111的材料(如矽)，並保護磊晶製程所形成的源極/汲極區201。
在一實施例中，濕蝕刻溶液301包含溶劑、蝕刻劑、選擇氧化劑、與濕潤成份。在一實施例中，溶劑用於混合與輸送系統，能有效地放置與移除濕蝕刻溶液301，使濕蝕刻溶液301接觸虛置閘極111，且可保護周圍材料如氧化物。舉例來說，溶劑可為龐大結構的二醇分子，比如乙二醇、二乙二醇、三乙二醇、乙二醇丁基醚、卡必醇、上述之組合、或類似物。然而可採用任何合適溶劑。
除了溶劑之外，濕蝕刻溶液301亦可包含非碳氫溶劑以助放置濕蝕刻溶液301。在一實施例中，非碳氫溶劑可包含水如去離子水(比如超純的去離子水)。然而可採用任何合適的非碳氫溶劑。
蝕刻劑用以實際移除虛置閘極111的材料如矽。在特定實施例中，可採用多成份的鹼，如強鹼與弱鹼。舉例來說，強鹼可為為氫氧化四甲基銨、氫氧化銨、氫氧化鉀、上述之組合、或類似物，其將解離於溶劑或非碳氫溶劑中，以產生OH- 離子。然而可採用任何合適的強蝕刻劑。
在特定實施例中，氫氧化四甲基銨或氫氧化銨解離產生OH- 離子，而OH- 離子將與虛置閘極111的材料(如矽)反應以移除虛置閘極111的材料。在特定實施例中，虛置閘極111的材料為矽，而矽將與濕蝕刻溶液中的OH- 離子與非碳氫溶劑(如水)反應，如下述氧化還原反應所示。 Si + 2OH- ® Si(OH)2 2+ + 4e 式1 Si(OH)2 2+ + 4H2 O +4e ® Si(OH)6 2- + 2H2 式2 採用蝕刻劑的強鹼成份，可移除虛置閘極111的露出材料。
然而採用強蝕刻劑可能難以控制蝕刻速率，這會導致額外損傷如過蝕刻。如此一來，為了幫助調整濕蝕刻溶液的蝕刻速率，可採用弱鹼。在特地實施例中，弱鹼可為具有大立體障礙的鹼成份，以緩衝濕蝕刻溶液並補充與矽反應而消耗的OH- 離子(見式1)。舉例來說，具有大立體障礙的實施例可阻擋強鹼朝虛置閘極111的表面靠近。弱鹼可阻擋而非阻止強鹼靠近虛置閘極111的表面以幫助調整化學反應，且弱鹼濃度可有效控制濕蝕刻溶液的蝕刻速率。
在特定實施例中，弱鹼與強鹼不同。如此一來，弱鹼至少部份取決於強鹼的材料。在強鹼為氫氧化四甲基銨或氫氧化鋁的實施例中，弱鹼可為胺類如單乙醇胺(體積為100Å3 /分子)、三乙醇胺(體積為220Å3 /分子)、氫氧化四丁基銨、氫氧化三甲基苯基銨、上述之組合、或類似物。此外，一些實施例中的強鹼非氫氧化四甲基銨，且弱鹼可為氫氧化四甲基銨(其體積為142Å3 /分子)。這些化學品可具有下述結構：然而可採用任何合適的弱鹼。
然而採用的蝕刻劑對虛置閘極111的材料(如多晶矽)與源極/汲極區201的材料(如磷化矽)具有低選擇性。如此一來，在移除虛置閘極111時，濕蝕刻溶液301接觸第一間隔物113與虛置閘極介電層109，而濕蝕刻溶液301的蝕刻劑會擴散(如箭頭303)穿過第一間隔物113與虛置閘極介電層109，並接觸源極/汲極區201的材料。在虛置閘極的材料(如多晶矽)與源極/汲極區201的材料(如磷化矽)之間的蝕刻選擇性低時，上述接觸會損傷源極/汲極區，進而需縮小整體的製程容忍度以避免這些損傷。
如此一來，為了幫助保護源極/汲極區201的材料(如磷化矽)，可添加氧化劑至濕蝕刻溶液301，以選擇性地氧化源極/汲極區201的材料(如磷化矽)。在一實施例中，氧化劑會隨著強鹼擴散穿過第一間隔物113，亦接觸源極/汲極區201的材料。然而氧化劑將與源極/汲極區201的材料一起形成保護區305於與第一間隔物113相鄰的源極/汲極區201中，而非損傷源極/汲極區201的材料。
舉例來說，一實施例的氧化劑可與源極/汲極區201的材料(如磷化矽)反應，以形成氧化物的保護區305。此保護區305可提供強電子受體分子，其經由氧化以鈍化表面的方式，減緩或避免蝕刻劑進一步擴散至源極/汲極區201。藉由提供電子受體分子，氧化步驟的電子將與電子受體再結合，而不可用於後續的還原步驟。減少或避免還原步驟中的電子，可降低或消除蝕刻劑擴散損傷源極/汲極區201。
如此一來，氧化劑至少部份取決於源極/汲極區201的材料。在特定實施例中，源極/汲極區201的材料為磷化矽，而氧化劑可為N-氧化物衍生物如N-甲基嗎啉-N-氧化物(CAS No. 7529-22-8)、4-甲基吡啶-N-氧化物、吡啶-N-氧化物、上述之組合、或類似物。這些化合物可具有下述結構：然而可採用任何合適的氧化劑。
此外，濕蝕刻溶液301亦可視情況包含其他添加劑以幫助蝕刻製程。在一實施例中，可採用界面活性劑以增進濕蝕刻溶液301的潤濕性。舉例來說，濕蝕刻溶液301可為具有龐大結構的二醇分子，比如乙二醇、二乙二醇、三乙二醇、乙二醇丁基醚、卡必醇、上述之組合、或類似物。這些界面活性劑可具有下述結構：
在一實施例中，濕蝕刻溶液301的形成方法可將每一個別成份混合至溶劑中。舉例來說，一些實施例可將強鹼與弱鹼置於溶劑中，強鹼濃度介於約0.5%至約3%之間(如約1.3%)，且弱鹼濃度介於約0.1%至約20%之間(如約5%)。此外，氧化劑濃度可介於約5%至約20%之間，比如介於約10%至約15%之間。最後，溶劑濃度可介於約49.55%至約75%之間，比如介於約59.55%至約70%之間，比如約65%，而非碳氫溶劑濃度可介於約18.45%至約23.9%之間，比如約18.9%。然而可採用任何合適濃度。
在一特定實施例中，氧化劑濃度可為約5%，強鹼濃度可為約1.3%，弱鹼濃度可為約5%，溶劑濃度可為約70%，而非碳氫溶劑濃度可為約18.45%。採用這些濃度可讓非晶矽的蝕刻速率為約214Å/分鐘，而原生氧化物抗性為約130分鐘。此外，保護區305的厚度為約44.84Å。
在另一特定實施例中，氧化劑濃度可為約10%，強鹼濃度可為約1.3%，弱鹼濃度可為約5%，溶劑濃度可為約65%，而非碳氫溶劑濃度可為約18.45%。採用這些濃度可讓非晶矽的蝕刻速率為約152Å/分鐘，而原生氧化物抗性為約270分鐘。此外，保護區305的厚度為約230.19Å。
在另一特定實施例中，氧化劑濃度可為約15%，強鹼濃度可為約1.3%，弱鹼濃度可為約5%，溶劑濃度可為約59.55%，而非碳氫溶劑濃度可為約18.9%。採用這些濃度可讓非晶矽的蝕刻速率為約148Å/分鐘，而原生氧化物抗性為約270分鐘。此外，保護區305的厚度為約59.02Å。
在另一特定實施例中，氧化劑濃度可為約20%，強鹼濃度可為約1.3%，弱鹼濃度可為約5%，溶劑濃度可為約49.55%，而非碳氫溶劑濃度可為約23.9%。採用這些濃度可讓非晶矽的蝕刻速率為約173Å/分鐘，而原生氧化物抗性為約250分鐘。此外，保護區305的厚度為約0.34Å。
為了比較目的，採用濃度為1.3%之氫氧化四甲基銨的濕蝕刻溶液，其蝕刻速率為約976Å/分鐘，而原生氧化物抗性為約5分鐘。此外，一實施例未採用氧化劑，其強鹼濃度為約1.3%，弱鹼濃度為約5%，溶劑濃度為約75%，而非碳氫溶劑濃度為約18.45%，則非晶矽的蝕刻速率為約230Å/分鐘，原生氧化物抗性為約120分鐘，且保護區305的厚度為約0.41 Å。當蝕刻速率介於約148Å/分鐘至約214Å/分鐘之間，非晶矽的蝕刻速率高到足以有效蝕刻，但仍可達到所需的原生氧化物抗性改良。
一旦製備濕蝕刻溶液301，可使其接觸虛置閘極111的材料。在一實施例中，可進行浸泡法以將包含虛置閘極111的材料之結構浸入濕蝕刻溶液301的池中，使濕蝕刻溶液301接觸虛置閘極111的材料。然而可採用其他製程使濕蝕刻溶液301接觸虛置閘極111的材料，比如混拌製程、噴灑製程、上述之組合、或類似製程。
此外，採用濕蝕刻溶液301的濕蝕刻製程溫度可介於約25℃至約70℃之間，比如約50℃。此外，濕蝕刻製程可持續至移除虛置閘極111 (如非晶矽)並露出虛置閘極介電層109，其可歷時約120秒至約600秒 (比如約360秒)。然而可採用任何合適溫度與時間。
在濕蝕刻製程採用濕蝕刻溶液301時，濕蝕刻溶液301可移除虛置閘極111的材料。此外，濕蝕刻製程時的濕蝕刻溶液301會擴散穿過虛置閘極介電層109，並接觸源極/汲極區201。然而在氧化劑(如N-甲基嗎啉-N-氧化物)的存在下，源極/汲極區201的材料(如磷化矽)可與氧化劑反應形成保護區305，比如氧化源極/汲極區201的材料。此保護區305可避免濕蝕刻溶液301中的殘餘成份額外擴散所造成的額外損傷。
在特定實施例中，可沿著虛置閘極介電層109與源極/汲極區201之間的界面形成保護區305。舉例來說，保護區305可自虛置閘極介電層109向外延伸，並具有第二厚度T2 。第二厚度T2 可介於約10Å至約50Å之間，比如約20Å。然而，可採用任何合適厚度。
如圖4A與4B所示，一旦採用濕蝕刻溶液301移除虛置閘極111的材料(如多晶矽)，則將材料再填入移除步驟所保留的開口，以形成閘極堆疊401。圖4B係沿著圖4A之線段B-B’的剖視圖。若必要的話，可視情況採用濕蝕刻製程移除虛置閘極介電層109的露出部份，且濕蝕刻製程具有對虛置閘極111的材料具有選擇性的蝕刻劑。然而可採用任何合適的移除製程。
一旦移除虛置閘極111，可沉積閘極堆疊401。在特定實施例中，閘極堆疊401包含第一介電材料403、第一金屬材料405、第二金屬材料407、與第三金屬材料409。在一實施例中，第一介電材料403為高介電常數材料如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鑭、氧化鋯、氧化鉭、上述之組合、或類似物，且其沉積製程可為原子層沉積、化學氣相沉積、或類似方法。第一介電材料403的沉積厚度可介於約5Å至約200Å之間。然而可採用任何合適材料與厚度。
第一金屬材料405可與第一介電材料403相鄰，且第一金屬材料405的組成可為金屬材料如鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽、上述之組合、或類似物。第一金屬材料405的沉積製程可為原子層沉積、化學氣相沉積、濺鍍、或類似方法，其沉積厚度可介於約5Å至約200Å之間，但第一金屬材料405可採用任何合適的沉積製程或沉積厚度。
第二金屬材料407可與第一金屬材料405相鄰。在特定實施例中，第二金屬材料407可與第一金屬材料405類似。舉例來說，第二金屬材料407的組成可為金屬材料如鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述之組合、或類似物。此外，第二金屬材料407的沉積製程可為原子層沉積、化學氣相沉積、濺鍍、或類似方法，且其沉積厚度可介於約5Å至約200Å之間，但第二金屬材料407可採用任何合適的沉積製程或沉積厚度。
在移除虛置閘極111之後保留的開口，將填入第三金屬材料409。在一實施例中，第三金屬材料409為金屬材料如鎢、鋁、銅、鋁銅、鎢、鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、鉭、氮化鉭、鈷、鎳、上述之組合、或類似物，且其沉積製程可為原子層沉積、化學氣相沉積、濺鍍、或類似方法，以填入或超填移除虛置閘極111所保留的開口。在特定實施例中，第三金屬材料409的沉積厚度介於約5Å至約500Å之間，但第三金屬材料409可採用任何合適的材料、沉積製程、或沉積厚度。
一旦移除虛置閘極111所保留的開口被填滿，即可平坦化填滿開口的材料，使移除虛置閘極111所保留的開口之外的任何材料被移除。在特定實施例中，移除步驟可採用平坦化製程如化學機械研磨。然而可採用任何合適的平坦化與移除製程。
在形成與平坦化閘極堆疊401的材料之後，使閘極堆疊401的材料凹陷，並以蓋層411覆蓋閘極堆疊401。在一實施例中，使閘極堆疊401的材料凹陷之方法可採用濕蝕刻或乾蝕刻製程，其採用的蝕刻劑對閘極堆疊401的材料具有選擇性。在一實施例中，閘極堆疊401的凹陷距離可介於約5nm至約150nm之間，比如約120nm。然而可採用任何合適的凹陷製程與距離。
一旦閘極堆疊401的材料凹陷，可沉積蓋層411並平坦化蓋層411與第一間隔物113。在一實施例中，蓋層411的材料可為氮化矽、氮氧化矽、碳氮氧化矽、碳化矽、碳氧化矽、上述之組合、或類似物，且其沉積製程可為原子層沉積、化學氣相沉積、濺鍍、或類似方法。蓋層411的沉積厚度可介於約5Å至約200Å之間。接著可採用平坦化製程如化學機械研磨以平坦化蓋層411，使蓋層411與第一間隔物113共平面。
此外，在完成閘極堆疊401之後，可進行額外步驟。舉例來說，可形成導電接點以接觸閘極堆疊401與源極/汲極區201，且可形成額外的金屬化層於閘極堆疊401與源極/汲極區201上。然而可進行任何合適的額外製程。
在一實施例中，形成半導體裝置的方法包括：形成虛置閘極於半導體鰭狀物上；以第一蝕刻溶液自半導體鰭狀物上移除虛置閘極，且第一蝕刻溶液包括：溶劑；第一蝕刻劑於溶劑中；以及氧化劑於溶劑中。在一實施例中，氧化劑為N-甲基嗎啉-N-氧化物。在一實施例中，第一蝕刻劑包括強鹼與弱鹼。在一實施例中，強鹼為氫氧化四甲基銨。在一實施例中，弱鹼為單乙醇胺。在一實施例中，溶劑包括乙二醇。在一實施例中，第一蝕刻溶液更包括非碳氫溶劑。
在另一實施例中，形成半導體裝置的方法包括：沉積與半導體鰭狀物相鄰的虛置閘極介電層；沉積與半導體鰭狀物相鄰的虛置閘極；沉積與虛置閘極介電層相鄰的間隔物；將部份的半導體鰭狀物取代為源極/汲極區；以及使氧化劑擴散穿過虛置閘極介電層，以自源極/汲極區的部份形成保護區。在一實施例中，保護區的厚度介於約10Å至約50Å之間。在一實施例中，保護區包括磷化矽的氧化物。在一實施例中，施加至虛置閘極介電層的氧化劑在濕蝕刻溶液中。在一實施例中，濕蝕刻溶液擴散穿過虛置閘極以接觸源極/汲極區。在一實施例中，濕蝕刻溶液移除虛置閘極的速率介於約148Å/分鐘至約214Å/分鐘之間。在一實施例中，濕蝕刻溶液移除虛置閘極的速率為約152Å/分鐘。
在又一實施例中，形成半導體裝置的方法包括：形成與半導體鰭狀物相鄰的磊晶區；以及施加濕蝕刻溶液至半導體鰭狀物上的非晶矽區，其中濕蝕刻溶液中的氧化劑擴散穿過介電材料以與磊晶區反應，並減少擴散至磊晶區中的蝕刻劑。在一實施例中，磊晶區包括磷化矽。在一實施例中，與磊晶區反應產生的保護層厚度介於約10Å至約50Å之間。在一實施例中，氧化劑包括吡啶-N-氧化物。在一實施例中，濕蝕刻溶液更包括：強鹼，其第一濃度為約1.3%；弱鹼，其第二濃度為約5%；溶劑，其第三濃度介於約49.55%至約75%間；以及非碳氫溶劑，其第四濃度介於約18.45%至約23.9%。在一實施例中，氧化劑濃度為約10%。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
B-B’‧‧‧線段H1‧‧‧第一高度T1‧‧‧第一厚度W1‧‧‧第一寬度100‧‧‧半導體裝置101‧‧‧基板103‧‧‧溝槽105‧‧‧第一隔離區107‧‧‧鰭狀物109‧‧‧虛置閘極介電層111‧‧‧虛置閘極113‧‧‧第一間隔物115‧‧‧堆疊117‧‧‧閘極腳位201‧‧‧源極/汲極區203‧‧‧層間介電層301‧‧‧濕蝕刻溶液303‧‧‧箭頭305‧‧‧保護區401‧‧‧閘極堆疊403‧‧‧第一介電材料405‧‧‧第一金屬材料407‧‧‧第二金屬材料409‧‧‧第三金屬材料411‧‧‧蓋層
圖1係一些實施例中，形成虛置閘極於半導體鰭狀物上的圖式。 圖2A與2B係一些實施例中，形成源極/汲極區的圖式。 圖3A與3B係一些實施例中，移除虛置閘極的圖式。 圖4A與4B係一些實施例中，形成置換閘極的圖式。
B-B’‧‧‧線段
100‧‧‧半導體裝置
101‧‧‧基板
103‧‧‧溝槽
105‧‧‧第一隔離區
109‧‧‧虛置閘極介電層
113‧‧‧第一間隔物
115‧‧‧堆疊
201‧‧‧源極/汲極區
203‧‧‧層間介電層
301‧‧‧濕蝕刻溶液
305‧‧‧保護區

Claims (10)

  1. 一種形成半導體裝置的方法，包括：形成一虛置閘極於一半導體鰭狀物上；以及以一第一蝕刻溶液自該半導體鰭狀物上移除該虛置閘極，且該第一蝕刻溶液包括：一溶劑；一第一蝕刻劑於該溶劑中，且該第一蝕刻劑包括一強鹼與一弱鹼；以及一氧化劑於該溶劑中，其中該第一蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  2. 如請求項1之形成半導體裝置的方法，其中該強鹼為氫氧化四甲基銨。
  3. 如請求項2之形成半導體裝置的方法，其中該弱鹼為單乙醇胺。
  4. 一種形成半導體裝置的方法，包括：形成一虛置閘極於一半導體鰭狀物上；以及以一第一蝕刻溶液自該半導體鰭狀物上移除該虛置閘極，該第一蝕刻溶液擴散穿過該虛置閘極以形成一保護區於一源極/汲極區的一部分上，且該第一蝕刻溶液包括：一溶劑、在該溶劑中的一第一蝕刻劑，且該第一蝕刻劑包括強鹼與弱鹼、以及在該溶劑中的一氧化劑，其中該第一蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  5. 一種形成半導體裝置的方法，包括：形成一虛置閘極於一半導體鰭狀物上； 形成一磊晶區以與該半導體鰭狀物相鄰；以及以一第一蝕刻溶液自該半導體鰭狀物上移除該虛置閘極，其中該第一蝕刻溶液擴散穿過該虛置閘極以與該磊晶區反應，且該第一蝕刻溶液包括：一溶劑、在該溶劑中的一第一蝕刻劑，且該第一蝕刻劑包括強鹼與弱鹼、以及在該溶劑中的一氧化劑，其中該第一蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  6. 一種形成半導體裝置的方法，包括：沉積一虛置閘極介電層以與一半導體鰭狀物相鄰；沉積一虛置閘極以與該半導體鰭狀物相鄰；沉積一間隔物以與該虛置閘極介電層相鄰；將該半導體鰭狀物的一部分置換成一源極/汲極區；以及使一蝕刻溶液的氧化劑擴散穿過該虛置閘極介電層，以自該源極/汲極區的一部份形成一保護區，其中該蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  7. 一種形成半導體裝置的方法，包括：形成一磊晶區以與一半導體鰭狀物相鄰；以及施加一濕蝕刻溶液至該半導體鰭狀物上的一非晶矽區，其中該濕蝕刻溶液中的一氧化劑擴散穿過一介電材料以與該磊晶區反應，並減少擴散至該磊晶區中的多個蝕刻劑，其中該濕蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  8. 一種形成半導體裝置的方法，包括：形成一虛置閘極結構，且形成該虛置閘極結構的步驟包括：沉積一虛置閘極介電層於一半導體區上； 沉積一虛置閘極於該虛置閘極介電層上；以及沿著該虛置閘極介電層與該虛置閘極的側部形成一間隔物；蝕刻與該虛置閘極結構相鄰的該半導體區的一部分；磊晶成長一源極/汲極區於該半導體區的蝕刻的該部分中；以及施加一濕蝕刻溶液至該虛置閘極結構，該濕蝕刻溶液擴散穿過該間隔物，且該濕蝕刻溶液與該源極/汲極區反應，其中該濕蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  9. 一種形成半導體裝置的方法，包括：沉積一虛置閘極介電層以與一半導體鰭狀物相鄰；沉積一虛置閘極以與該半導體鰭狀物相鄰；沉積一間隔物以與該虛置閘極介電層相鄰；將該半導體鰭狀物的一部分置換成一源極/汲極區，且該源極/汲極區包括磷化矽；以及施加一濕蝕刻溶液至該半導體鰭狀物上的一非晶矽區，其中施加該濕蝕刻溶液的步驟包括擴散一氧化劑穿過該虛置閘極介電層，以自該源極/汲極區的一部分形成一保護區，其中該氧化劑與該源極/汲極區的材料反應，以減少擴散至該源極/汲極區中的蝕刻劑，其中該濕蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
  10. 一種形成半導體裝置的方法，包括：形成一虛置閘極結構，且形成該虛置閘極結構的步驟包括：沉積一虛置閘極介電層以與一半導體鰭狀物相鄰；沉積一虛置閘極以與該半導體鰭狀物相鄰；以及沉積一間隔物以與該虛置閘極介電層相鄰；將該半導體鰭狀物的一部分置換成一源極/汲極區，且將該半導體鰭狀物的 該部分置換成該源極/汲極區的步驟包括：蝕刻該半導體鰭狀物的該部分；以及磊晶成長該源極/汲極區於該半導體鰭狀物的蝕刻的該部分中；以及施加一濕蝕刻溶液至該虛置閘極結構，且施加該濕蝕刻溶液的步驟包括擴散一氧化劑以穿過該虛置閘極介電層並穿過該間隔物，以自該源極/汲極區的一部分形成一保護區，且該濕蝕刻溶液與該源極/汲極區反應，其中該濕蝕刻溶液對非晶矽的蝕刻速率為148Å/分鐘至214Å/分鐘。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540239B (zh) * 2020-04-17 2024-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201013751A (en) * 2008-09-15 2010-04-01 Taiwan Semiconductor Mfg Methods of making semiconductor devices
US20120100681A1 (en) * 2010-10-20 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing source/drain structures
US20140315365A1 (en) * 2013-04-19 2014-10-23 United Microelectronics Corp. Method of forming semiconductor device
US20180090597A1 (en) * 2016-09-26 2018-03-29 Renesas Electronics Corporation Method for manufacturing a semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US8859411B2 (en) * 2010-08-20 2014-10-14 Mitsubishi Gas Chemical Company, Inc. Method for producing transistor
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
SG11201601158VA (en) * 2013-08-30 2016-03-30 Advanced Tech Materials Compositions and methods for selectively etching titanium nitride
US9496402B2 (en) * 2014-10-17 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate with silicon sidewall spacers
US9577070B2 (en) * 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming
US10134871B2 (en) * 2014-12-23 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of high-K dielectric oxide by wet chemical treatment
US9911806B2 (en) * 2015-05-22 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Solvent-based oxidation on germanium and III-V compound semiconductor materials
US10163649B2 (en) * 2015-12-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10179878B2 (en) * 2016-12-15 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wet etch chemistry for selective silicon etch
US11462436B2 (en) * 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201013751A (en) * 2008-09-15 2010-04-01 Taiwan Semiconductor Mfg Methods of making semiconductor devices
US20120100681A1 (en) * 2010-10-20 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing source/drain structures
US20140315365A1 (en) * 2013-04-19 2014-10-23 United Microelectronics Corp. Method of forming semiconductor device
US20180090597A1 (en) * 2016-09-26 2018-03-29 Renesas Electronics Corporation Method for manufacturing a semiconductor device
CN107910373A (zh) * 2016-09-26 2018-04-13 瑞萨电子株式会社 制造半导体装置的方法

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