CN113540239B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的鳍部；采用喷涂工艺在基底上形成伪栅材料层，伪栅材料层覆盖鳍部；图形化伪栅材料层，形成伪栅结构，伪栅结构横跨鳍部，且覆盖鳍部的部分顶壁和部分顶面。本发明实施例中，喷涂工艺的工艺温度较低，因此采用喷涂工艺在基底上形成伪栅材料层的过程中，伪栅材料层与鳍部的侧壁和顶面不易形成强共价键，相应的，伪栅结构与鳍部的侧壁和顶面不易形成强共价键，在后续去除伪栅结构的过程中，鳍部侧壁底部与隔离层拐角处的伪栅结构易于去除，从而有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的非晶硅栅极结构向栅极结构转变，栅极结构中的功函数层能够调整半导体结构的阈值电压。
为了提高栅极结构对沟道的控制能力，栅极结构的材料也从非晶硅变成了金属，为了形成金属材质的栅极结构，一般先用非晶硅材质的栅极结构占据空间位置，后续过程中将非晶硅材质的栅极结构替换成金属材质的栅极结构。
发明内容
本发明实施例解决的问题是提供半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部；采用喷涂工艺在所述基底上形成伪栅材料层，所述伪栅材料层覆盖所述鳍部；图形化所述伪栅材料层，形成伪栅结构，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分顶面。
可选的，采用喷涂工艺在所述基底上形成伪栅材料层的步骤中，采用的反应物包括共聚物和前驱体。
可选的，所述前驱体包括：表面有聚苯乙烯修饰的非晶硅纳米颗粒、四乙氧基硅烷、表面有聚苯乙烯修饰的氧化硅纳米颗粒或Al(OC4H9)3中的一种或多种。
可选的，所述共聚物的材料包括：聚苯乙烯-b-聚氧化乙烯、三种苯乙烯-甲基丙烯酸甲酯嵌段共聚物和聚苯乙烯-b-聚乙烯基吡啶中的一种或多种。
可选的，所述半导体结构的形成方法还包括：提供基底后，图形化所述伪栅材料层前，对所述伪栅材料层进行紫外线处理。
可选的，对所述伪栅材料层进行紫外线处理后，所述伪栅材料层的孔占比小于20％。
可选的，所述紫外线处理的工艺参数包括：工艺时间为10分钟至20分钟，工艺温度为25℃至120℃，紫外线光源的功率为50W至300W，紫外线光源至所述伪栅材料层的距离为10厘米至150厘米。
可选的，所述喷涂工艺的工艺参数包括：温度为25℃至110℃；喷涂速率为50ml/min至800ml/min。
可选的，采用喷涂工艺在所述基底上形成伪栅材料层的步骤包括：通过多次喷涂分步骤进行所述喷涂工艺；所述喷涂分步骤包括工艺过程和间隔过程。
可选的，所述喷涂分步骤的工艺参数包括：工艺过程的工艺时间为2秒至20秒，间隔过程的工艺时间为10秒至30秒，载流气体的压强为1bar至5bar。
可选的，所述半导体结构的形成方法还包括：形成所述伪栅结构后，对所述伪栅结构进行去氧化处理。
可选的，采用各向同性的干法刻蚀工艺进行去氧化处理。
可选的，所述半导体结构的形成方法还包括：对所述伪栅结构进行去氧化处理后，在所述伪栅结构的侧壁和顶面形成保护层。
可选的，所述保护层的材料包括非晶硅或氧化硅中的一种或两种。
可选的，所述保护层的厚度为1纳米至3纳米。
可选的，采用溅射工艺、化学气相沉积工艺或者原子层沉积工艺形成所述保护层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁，所述伪栅结构具有孔隙。
可选的，所述伪栅结构的孔占比小于20％。
可选的，所述半导体结构还包括：保护层，位于所述伪栅结构的侧壁和顶面。
可选的，所述伪栅结构的材料为非晶硅、氮化硅、氧化硅和氧化铝中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，所述基底包括衬底和位于所述衬底上的鳍部，通常还包括形成在所述鳍部露出衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁。喷涂工艺的工艺温度较低，因此采用喷涂工艺在所述基底上形成伪栅材料层的过程中，伪栅材料层与所述鳍部的侧壁和顶面不易形成强共价键，相应的，伪栅结构与所述鳍部的侧壁和顶面不易形成强共价键，在后续去除所述伪栅结构的过程中，鳍部侧壁底部与隔离层拐角处的伪栅结构易于去除，相应的，栅极结构能够形成在鳍部侧壁底部与隔离层拐角处，栅极结构对鳍部中的沟道的控制力较强，有利于提高半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1至图3，是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底10、位于所述衬底10上的鳍部11以及横跨所述鳍部11的伪栅结构12，所述伪栅结构12覆盖所述鳍部11的部分顶壁和部分顶面。
所述基底还包括隔离层16，位于所述鳍部11露出的所述衬底10上。
如图2所示，去除所述伪栅结构12，形成栅极开口14。
如图3所示，在所述栅极开口14中形成栅极结构15。
所述伪栅结构12通常采用高压和高温条件下的热沉积工艺形成，因此形成所述伪栅结构12的过程中，所述伪栅结构12和鳍部11之间，以及所述伪栅结构12和所述隔离层16之间会形成强共价键，在去除所述伪栅结构12的过程中，在所述鳍部11侧壁底部与隔离层16拐角处的伪栅结构12易残留13(如图2所示)，后续在所述栅极开口14中形成栅极结构15的过程中，所述栅极结构15形成在所述残留13上，所述栅极结构15底部对沟道控制能力较差，导致半导体结构的电学性能较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部；采用喷涂工艺在所述基底上形成伪栅材料层，所述伪栅材料层覆盖所述鳍部；图形化所述伪栅材料层，形成伪栅结构，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分顶面。
本发明实施例所提供的半导体结构的形成方法中，所述基底包括衬底和位于所述衬底上的鳍部，通常还包括形成在所述鳍部露出衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁。喷涂工艺的工艺温度较低，因此采用喷涂工艺在所述基底上形成伪栅材料层的过程中，伪栅材料层与所述鳍部的侧壁和顶面不易形成强共价键，相应的，伪栅结构与所述鳍部的侧壁和顶面不易形成强共价键，在后续去除所述伪栅结构的过程中，鳍部侧壁底部与隔离层拐角处的伪栅结构易于去除，相应的，栅极结构能够形成在鳍部侧壁底部与隔离层拐角处，栅极结构对鳍部中的沟道的控制力较强，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4和图5，图5为图4在FF处的剖面图，提供基底，所述基底包括衬底100和位于所述衬底100上的鳍部101。
所述衬底100为后续形成半导体结构提供工艺基础。
本实施例中，所述衬底100的材料为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
鳍部101在后续过程中，用于作为沟道区。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同。其他实施例中，所述鳍部的材料与所述衬底的材料还可以不同。
提供所述基底的步骤中，在所述鳍部101露出的所述衬底100上形成隔离层102，隔离层102覆盖鳍部101的部分侧壁。
隔离层102用于使得各个鳍部101之间实现电隔离。
本实施例中，隔离层102的材料为介电材料。具体的，隔离层102的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层102的工艺难度和工艺成本。
参考图6，采用喷涂工艺(spray coating)在所述基底上形成伪栅材料层103，所述伪栅材料层103覆盖所述鳍部101。
本发明实施例中，所述基底包括衬底100和位于所述衬底100上的鳍部101，通常还包括形成在所述鳍部101露出衬底100上的隔离层102，所述隔离层102覆盖所述鳍部101的部分侧壁。喷涂工艺的工艺温度较低，因此采用喷涂工艺在所述基底上形成伪栅材料层103的过程中，伪栅材料层103与所述鳍部101的侧壁和顶面不易形成强共价键，相应的，后续图形化所述伪栅材料层103形成的伪栅结构与所述鳍部101的侧壁和顶面不易形成强共价键，在后续去除所述伪栅结构的过程中，鳍部101侧壁底部与隔离层102拐角处的伪栅结构易于去除，相应的，后续形成的栅极结构能够形成在鳍部101侧壁底部与隔离层102拐角处，栅极结构对鳍部101中的沟道的控制力较强，有利于提高半导体结构的电学性能。
喷涂工艺具有较低的工艺温度，有利于缩减热预算，且采用喷涂工艺在所述基底上形成伪栅材料层103的过程中，伪栅材料层103与所述鳍部101之间不易形成强共价键，伪栅材料层103与隔离层102之间不易形成强共价键；且采用喷涂工艺形成的伪栅材料层103具有较高的平坦度，后续图形化所述伪栅材料层103形成的各个所述伪栅结构的高度一致，有利于使得后续替换伪栅结构形成的栅极结构的高度均一性好，能够提高器件性能的均一性。另外，喷涂工艺具有自动化程度高、效率高、均一性好、成本低等特点。
本实施例中，采用喷涂工艺在所述基底上形成伪栅材料层103的步骤中，采用的反应物包括共聚物和前驱体。喷涂工艺喷涂出的反应物在腔室中快速的固化成伪栅材料层103，所述伪栅材料层103中含有共聚物。
所述前驱体为后续形成伪栅结构做准备。
本实施例中，所述前驱体包括：表面有聚苯乙烯(Polystyrene)修饰的非晶硅纳米颗粒、四乙氧基硅烷、表面有聚苯乙烯修饰的氧化硅纳米颗粒或Al(OC4H9)3中的一种或多种。
后续过程中，去除所述共聚物，使得所述伪栅材料层103中具有孔隙。
本实施例中，共聚物的材料包括：聚苯乙烯-b-聚氧化乙烯、三种苯乙烯-甲基丙烯酸甲酯嵌段共聚物和聚苯乙烯-b-聚乙烯基吡啶中的一种或多种。
需要说明的是，本实施例中，溶解所述共聚物和前驱体的溶液为二甲基甲酰胺(DMF)。
采用喷涂工艺在所述基底上形成伪栅材料层103包括：通过多次喷涂分步骤进行所述喷涂工艺；所述喷涂分步骤包括工艺过程和间隔过程。
所述工艺过程用于在所述基底上形成伪栅材料层103，且使得喷涂在所述基底上的反应物固化成含有共聚物的伪栅材料层103。
后续所述半导体结构的形成方法还包括：图形化所述伪栅材料层103，形成伪栅结构；形成覆盖所述伪栅结构侧壁，且露出所述伪栅结构顶面的层间介质层；刻蚀所述伪栅机构，在所述伪栅结构中形成切断所述伪栅结构的中断开口；在所述中断开口中形成分隔层；形成所述分隔层后，去除所述伪栅结构，在所述层间介质层中形成栅极开口，栅极开口为后续形成栅极结构做准备。
需要说明的是，喷涂工艺的工艺过程中，工艺温度不宜过高也不宜过低。若所述工艺温度过高，形成伪栅材料层103的过程中，易导致所述伪栅材料层103和所述鳍部101之间，以及伪栅材料层103和所述隔离层102之间形成强共价键，相应的在所述伪栅结构和所述鳍部101之间，以及伪栅结构所述隔离层102之间易存在强共价键，后续切断所述伪栅结构，在所述伪栅结构中形成中断开口的过程中，所述鳍部101与隔离层102夹角处的伪栅结构易被残留，相应的所述分隔层形成在残留的所述伪栅结构上，后续去除所述伪栅结构，形成栅极开口的过程中，分隔层底部的所述伪栅结构被残留，在所述栅极开口中形成栅极结构后，分隔层两侧的栅极结构易通过分隔层底部残留的伪栅结构实现桥接，所述分隔层不能很好的起到电隔离的作用，导致半导体结构的电学性能较差；此外，在去除分隔层两侧的所述伪栅结构，形成栅极开口的过程中，栅极开口的底部易残留伪栅结构，所述栅极结构形成在残留的所述伪栅结构上，在半导体结构工作时，栅极结构对沟道的控制能力较差，不利于提高半导体结构的电学性能。若所述工艺温度过低，采用喷涂工艺喷涂出的所述反应物不易固化成伪栅材料层103，导致所述伪栅材料层103的形成质量较差。本实施例中，所述喷涂工艺的工艺温度为25℃至110℃。例如，喷涂工艺的工艺温度为30℃，60℃或100摄氏度。
需要说明的是，喷涂工艺的工艺过程中喷涂速率不宜过大，也不宜过小。若所述喷涂速率过大，易导致形成的伪栅材料层103的顶面的平坦度较差，相应的，图形化所述伪栅材料层103，形成的所述伪栅结构的高度均一性较差，去除所述伪栅结构，形成的栅极开口的高度均一性较差，导致在所述栅极开口中形成的栅极结构的高度均一性较差，不利于提高器件性能的均一性。若所述喷涂速率过小，易花费过多的工艺时间来形成所述伪栅材料层103，不利于提高半导体结构的形成效率。本实施例中，所述喷涂工艺的工艺过程中喷涂速率为50ml/min至800ml/min。例如，喷涂工艺的工艺过程中喷涂速率为100ml/min、300ml/min或700ml/min。
需要说明的是，所述喷涂工艺的工艺过程的工艺时间不宜过长也不宜过短。若所述喷涂工艺的工艺时间过短，需要经过过多次数的喷涂分步骤才能形成预设厚度的所述伪栅材料层103，导致伪栅材料层103的形成速率过慢，不利于提高半导体结构的形成效率。若所述喷涂工艺的工艺时间过长，一个喷涂分步骤形成的反应物的厚度过大，易导致喷涂出的反应物的固化效果和表面粗糙度较差。本实施例中，喷涂工艺的工艺过程的时间为2秒至20秒。例如，喷涂工艺的工艺过程的时间为5秒，10秒或15秒。
需要说明的是，工艺过程中的载流气体的压强不宜过大也不宜过小。若所述载流气体压强过大，易导致形成的伪栅材料层103的顶面的平坦度较差，相应的图形化所述伪栅材料层103，形成的所述伪栅结构的高度均一性较差，去除所述伪栅结构，形成的栅极开口的高度均一性较差，导致在所述栅极开口中形成的栅极结构的高度均一性较差，不利于提高器件性能的均一性。若所述载流气体压强过小，易导致喷涂出的反应物的沉积速率过慢，不利于提高所述伪栅材料层103的形成速率较慢。本实施例中，所述工艺过程中的载流气体压强为1bar至5bar。例如，所述工艺过程中的载流气体压强为2bar，3bar或4bar。
需要说明的是，所述间隔工艺的工艺过程的工艺时间不宜过长也不宜过短。若所述间隔工艺的工艺时间过短，工艺过程中喷涂在所述基底上的反应物来不及完全固化成伪栅材料层103。若所述间隔工艺的工艺时间过长，相应的所述喷涂分步骤所需的工艺时间过长，不易提高伪栅材料层103的形成速率。本实施例中，喷涂工艺的间隔工艺的时间为10秒至30秒。例如，喷涂工艺的间隔工艺的时间为15秒，20秒或25秒。
参考图7，所述半导体结构的形成方法还包括：提供基底后，图形化所述伪栅材料层103前，对所述伪栅材料层103进行紫外线处理。
对所述伪栅材料层103进行紫外线处理，用于去除所述伪栅材料层103中的共聚物，使得所述伪栅材料层103中具有孔隙，从而在后续去除所述伪栅结构的过程中，所述伪栅结构更易被去除。
需要说明的是，对所述伪栅材料层103进行紫外线处理的过程中，工艺时间不宜过长也不宜过短。若所述工艺时间过长，不利于提高形成半导体结构的工艺效率。若所述工艺时间过短，所述伪栅材料层103中的共聚物不易被完全去除，易导致紫外线处理后形成的伪栅材料层103中的孔占比较小，相应的图形化所述伪栅材料层103形成的伪栅结构的孔占比较小，在去除所述伪栅结构的过程中，所述伪栅结构的去除速率提高不显著。本实施例中，对所述伪栅材料层103进行紫外线处理的过程中，工艺时间为10分钟至20分钟。例如工艺时间为12分钟，15分钟或18分钟。
需要说明的是，对所述伪栅材料层103进行紫外线处理的过程中，工艺温度不宜过高也不宜过低。若所述工艺温度过高，易导致所述伪栅材料层103和所述鳍部101之间，以及伪栅材料层103和所述隔离层102之间形成强共价键，相应的在所述伪栅结构和所述鳍部101之间，以及伪栅结构所述隔离层102之间易存在强共价键，后续切断所述伪栅结构，在所述伪栅结构中形成中断开口的过程中，所述鳍部101与隔离层102夹角处的伪栅结构易被残留，相应的所述分隔层形成在残留的所述伪栅结构上，后续去除所述伪栅结构，形成栅极开口的过程中，分隔层底部的所述伪栅结构被残留，在所述栅极开口中形成栅极结构后，分隔层两侧的栅极结构易通过分隔层底部残留的伪栅结构实现桥接，所述分隔层不能很好的起到电隔离的作用，导致半导体结构的电学性能较差；此外，在去除分隔层两侧的所述伪栅结构，形成栅极开口的过程中，栅极开口的底部易残留伪栅结构，所述栅极结构形成在残留的所述伪栅结构上，在半导体结构工作时，栅极结构对沟道的控制能力较差，不利于提高半导体结构的电学性能。若所述工艺温度过低，所述伪栅材料层103中的共聚物不易被完全去除，易导致紫外线处理后形成的伪栅材料层103中的孔占比较小，相应的图形化所述伪栅材料层103形成的伪栅结构的孔占比较小，在去除所述伪栅结构的过程中，所述伪栅结构的去除速率提高不显著。本实施例中，对所述伪栅材料层103进行紫外线处理的过程中，工艺温度为25℃至120℃。例如，工艺温度为30℃，50℃或100℃。
需要说明的是，对所述伪栅材料层103进行紫外线处理的过程中，紫外线光源的功率不宜过大也不宜过小。若所述紫外线光源的功率过大，容易降低紫外线处理的工艺控制性和反应速率均匀性，易导致所述伪栅材料层103中孔隙的分布均匀性较差，相应的后续去除伪栅结构的反应均匀性较差。若所述紫外线光源的功率过小，需要花费过多的工艺时间来去除所述伪栅材料层103中的共聚物。本实施例中，对所述伪栅材料层103进行紫外线处理的过程中，紫外线光源的功率为50W至300W。例如，紫外线光源的功率为100W，150W或200W。
需要说明的是，对所述伪栅材料层103进行紫外线处理的过程中，紫外线光源至伪栅材料层103的距离不宜过大，也不宜过小。若所述紫外线光源至伪栅材料层103的距离过大，需要花费过多的工艺时间来去除所述伪栅材料层103中的共聚物。若所述紫外线光源至伪栅材料层103的距离过小，伪栅材料层103吸收的紫外线光源的热量过多，导致所述伪栅材料层103和所述鳍部101之间，以及伪栅材料层103和所述隔离层102之间易形成强共价键，相应的在所述伪栅结构和所述鳍部101之间，以及伪栅结构所述隔离层102之间易存在强共价键，后续切断所述伪栅结构，在所述伪栅结构中形成中断开口的过程中，所述鳍部101与隔离层102夹角处的伪栅结构易被残留，相应的所述分隔层形成在残留的所述伪栅结构上，后续去除所述伪栅结构，形成栅极开口的过程中，分隔层底部的所述伪栅结构被残留，在所述栅极开口中形成栅极结构后，分隔层两侧的栅极结构易通过分隔层底部残留的伪栅结构实现桥接，所述分隔层不能很好的起到电隔离的作用，导致半导体结构的电学性能较差；此外，在去除分隔层两侧的所述伪栅结构，形成栅极开口的过程中，栅极开口的底部易残留伪栅结构，所述栅极结构形成在残留的所述伪栅结构上，在半导体结构工作时，栅极结构对沟道的控制能力较差，不利于提高半导体结构的电学性能。本实施例中，对所述伪栅材料层103进行紫外线处理的过程中，紫外线光源至伪栅材料层103的距离为10厘米至150厘米。例如，20厘米，50厘米或100厘米。
需要说明的是，对所述伪栅材料层103进行紫外线处理后，形成的所述伪栅材料层103的孔占比不宜过大。若紫外线处理后形成的所述伪栅材料层103中的孔占比过大，相应的所述伪栅材料层103的结构稳固性较差，在后续图形化所述伪栅材料层103后，去除所述伪栅结构的过程中，所述伪栅结构易散乱在腔室中，所述半导体结构的形成质量较差，易导致后续形成的半导体结构存在功能缺陷。本实施例中，对所述伪栅材料层103进行紫外线处理后，所述伪栅材料层103的孔占比小于20％。例如，所述伪栅材料层103的孔占比为18％、15％、10％。
需要说明的是，其他实施例中，采用喷涂工艺在所述基底上形成伪栅材料层的步骤中，共聚物在反应物中的质量百分比为1％至10％时，对所述伪栅材料层进行紫外线处理后，所述伪栅材料层中不易存在孔隙，但紫外线处理有类似晶化的效果，能够降低伪栅材料层顶面和侧壁的表面粗糙度。例如，共聚物在反应物中的质量百分比为2％，5％，或9％。
参考图8和图9，图9为图8在AA方向的剖视图，图形化所述伪栅材料层103，形成伪栅结构104，所述伪栅结构104横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和部分顶面。
所述伪栅结构104为后续形成栅极结构占据空间位置。
本实施例中，采用干法刻蚀工艺图形化所述伪栅材料层103，形成伪栅结构104。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述伪栅结构104的形貌满足工艺需求，且还有利于提高所述伪栅材料层103的去除效率。在采用干法刻蚀工艺图形化所述伪栅材料层103的过程中，所述隔离层102的顶部为刻蚀停止位置，有利于降低对其他膜层的损伤。
具体的，刻蚀所述伪栅材料层103形成所述伪栅结构104的步骤包括：在所述伪栅材料层103上形成有机材料层(图中未示出)；在所述有机材料层上形成抗反射涂层(图中未示出)；在所述抗反射涂层上形成光刻胶层(图中未示出)；以所述光刻胶层为掩膜刻蚀所述抗反射涂层和有机材料层，形成掩膜层(图中未示出)；以所述掩膜层为掩膜刻蚀所述伪栅材料层103，形成所述伪栅结构104。
需要说明的是，所述伪栅结构104的材料为非晶硅，非晶硅在空气中易被氧化成氧化硅，因为经过紫外线处理的所述伪栅材料层103为多孔结构，相应的所述伪栅结构104也为多孔结构，相应的所述伪栅结构104中的空洞的表面也易被氧化形成氧化硅。
需要说明的是，所述半导体结构的形成方法还包括：形成所述伪栅结构104后，对所述伪栅结构104进行去氧化处理。具体的，当伪栅结构104为非氧化物时，对所述伪栅结构104进行去氧化处理。
所述隔离层102的材料为氧化硅，所述伪栅结构104的材料为非晶硅，在后续去除所述伪栅结构104的过程中，所述伪栅结构104的被刻蚀速率大于所述隔离层102的被刻蚀速率，若所述伪栅结构104的侧壁和顶面，以及所述伪栅结构104中的空洞中存在氧化硅，易导致伪栅结构104的去除效果较差。所述去氧化处理用于去除所述伪栅结构104表面，以及所述伪栅结构内部孔隙表面的氧化硅。
本实施例中，采用各向同性的干法刻蚀工艺进行去氧化处理。各向同性的干法刻蚀工艺不仅能够去除所述伪栅结构104侧壁和顶壁的氧化硅，还能去除所述伪栅结构104中孔隙表面的氧化硅。
本实施例中，采用等离子刻蚀工艺进行所述去氧化处理。在等离子刻蚀工艺的过程中，通常选用低偏置功率和高腔室压强参数配置，即可实现各向同性的刻蚀。
具体的，所述等离子刻蚀工艺的工艺参数包括：刻蚀气体包括碳氢氟气体，气体流量10sccm至200sccm，例如，气体流量为50sccm，100sccm或150sccm，腔室压强为2mtorr至15mtorr，例如，腔室压强为5mtorr，10mtorr或12mtorr。
参考图10和图11，图11为图10在BB方向的剖视图，所述半导体结构的形成方法还包括：对所述伪栅结构104进行去氧化处理后，在所述伪栅结构104的侧壁和顶面形成保护层105。
所述保护层105，使得所述伪栅结构104的侧壁和顶面，以及所述伪栅结构104中的孔洞与外界隔绝开，从而使得所述伪栅结构104的侧壁和顶面，以及所述伪栅结构104内部的孔洞的表面不易被氧化，形成氧化层。
具体的，所述保护层105的材料包括非晶硅和氧化硅中的一种或两种。本实施例中，所述伪栅结构104的材料为非晶硅，相应的，所述保护层105的材料为非晶硅。所述保护层105的材料和伪栅结构104的材料相同，有利于提高半导体结构的工艺兼容性。
本实施例中，采用溅射工艺形成所述保护层105。溅射工艺具有沉积温度低(常在550℃以下)、沉积速度快、沉积层的成分和结构可以控制、操作简单、高效率低成本的优点，且溅射工艺与现有机台和工艺流程的兼容度高。此外溅射工艺具有工艺过程简单，污染小，工艺成本低，成膜致密，与其他膜结构结合力强等优点。
其他实施例中，还可以采用原子层沉积工艺(Atomic layer deposition，ALD)或化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述保护层。
需要说明的是，所述保护层105不易过厚，也不宜过薄。若所述保护层105过厚，会花费过多的工艺时间形成所述保护层105，导致所述保护层105的形成效率较低。若所述保护层105过薄，不易将伪栅结构104与外界隔绝，所述伪栅结构104中的孔洞表面仍易形成氧化硅，导致后续刻蚀所述伪栅结构104的过程中，所述伪栅结构104易存在残留，不利于提高半导体结构的电学性能。本实施例中，所述保护层105的厚度为1纳米至3纳米。例如，所述保护层105的厚度为1.5纳米，2纳米或2.5纳米。
需要说明的是，所述保护层105的材料为硅，因此所述保护层105表面仍会被氧化形成氧化硅，但是保护层105堵住伪栅结构104表面的孔洞，使得所述伪栅结构104内部的孔洞表面不易形成氧化硅，在后续去除所述伪栅结构104的过程中，能够显著的提升所述伪栅结构104的去除效果。
参考图12，所述半导体结构的形成方法还包括：在所述伪栅结构104露出的所述隔离层102以及基底上形成层间介质层(图中未示出)，所述层间介质层的顶面与所述伪栅结构104的顶面齐平；刻蚀所述伪栅结构104，在所述层间介质层中形成切断所述伪栅结构104的中断开口106。
层间介质层用于电隔离相邻器件。
本实施例中，所述层间介质层的材料为绝缘材料。具体的，所述层间介质层的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层的工艺难度和工艺成本。
本实施例中，采用干法刻蚀工艺刻蚀所述伪栅结构104形成所述中断开口106。
因为所述伪栅结构104与所述鳍部101以及所述隔离层102之间不存在强共价键，且所述伪栅结构104中存在孔隙，因此刻蚀形成的所述中断开口106的底部不易残留伪栅结构104。
参考图13，所述半导体结构的形成方法还包括：在所述中断开口106中形成分隔层108；去除所述分隔层108两侧所述伪栅结构104，形成栅极开口(图中未示出)；在所述栅极开口中形成栅极结构107。
因为中断开口106的底部不易残留伪栅结构104，因此形成的所述分隔层108能够很好的将分隔层108两侧的所述伪栅结构104分隔开，相应的形成所述栅极开口的过程中，分隔层108两侧的所述栅极开口不易连通，使得形成在所述栅极开口中的栅极结构107不易发生桥接，有利于提高半导体结构的电学性能。
需要说明的是，去除所述分隔层108两侧的所述伪栅结构104的过程中，还去除所述伪栅结构104侧壁和表面的所述保护层105。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明所述半导体结构的结构示意图。
所述半导体结构包括：衬底100；鳍部101，位于所述衬底100上；伪栅结构104横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和部分侧壁，所述伪栅结构104具有孔隙。
本发明实施例提供的半导体结构中，所述伪栅结构104是刻蚀所述伪栅材料层形成的，所述伪栅材料层是采用喷涂工艺形成的，喷涂工艺的工艺温度较低，因此所述伪栅机构104和所述隔离层102之间以及所述鳍部101之间不存在强共价键，且所述伪栅材料层还进行紫外线处理，用于去除所述伪栅材料层中的共聚物，因此，使得所述伪栅结构104中具有孔隙，从而在后续去除所述伪栅结构的过程中，所述伪栅结构更易被去除。
所述衬底100为后续形成半导体结构提供工艺基础。
本实施例中，所述衬底100的材料为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101在后续过程中，作为沟道区。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同。其他实施例中，所述鳍部101的材料与所述衬底100的材料还可以不同。
所述半导体结构还包括：隔离层102，在所述鳍部101露出的所述衬底100上，隔离层102覆盖鳍部101的部分侧壁。
隔离层102用于使得各个鳍部101之间实现电隔离。
本实施例中，隔离层102的材料为介电材料。具体的，隔离层102的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层102的工艺难度和工艺成本。
所述伪栅结构104为后续形成栅极结构占据空间位置。
本实施例中，所述伪栅结构104的材料包括非晶硅。
所述半导体结构还包括：保护层105，位于所述伪栅结构104的侧壁和顶面上。
所述保护层105，使得所述伪栅结构104的侧壁和顶面，以及所述伪栅结构104中的孔洞与外界隔绝开，从而使得所述伪栅结构104的侧壁和顶面，以及所述伪栅结构104内部的孔洞的表面不易被氧化，形成氧化层。
具体的，所述保护层105的材料包括非晶硅和氧化硅中的一种或两种。本实施例中，所述保护层105的材料为非晶硅。所述保护层105的材料和伪栅结构104的材料相同，有利于提高半导体结构的工艺兼容性。
需要说明的是，所述保护层105不易过厚，也不宜过薄。若所述保护层105过厚，形成所述保护层105的工艺时间过长，导致所述保护层105的形成效率较低。若所述保护层105过薄，不易将伪栅结构104与外界隔绝，所述伪栅结构104中的孔洞表面仍易形成氧化硅，导致后续刻蚀所述伪栅结构104的过程中，所述伪栅结构104易存在残留，不利于提高半导体结构的电学性能。本实施例中，所述保护层105的厚度为1纳米至3纳米。例如，所述保护层105的厚度为1.5纳米，2纳米或2.5纳米。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部；
采用喷涂工艺在所述基底上形成伪栅材料层，所述伪栅材料层覆盖所述鳍部；
所述半导体结构的形成方法还包括：提供基底后，图形化所述伪栅材料层前，对所述伪栅材料层进行紫外线处理；对所述伪栅材料层进行紫外线处理后，所述伪栅材料层的孔占比小于20％；
所述喷涂工艺的工艺参数包括：温度为25℃至110℃；所述紫外线处理的工艺参数包括：工艺温度为25℃至120℃，紫外线光源至所述伪栅材料层的距离为10厘米至150厘米；
图形化所述伪栅材料层，形成伪栅结构，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分顶面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用喷涂工艺在所述基底上形成伪栅材料层的步骤中，采用的反应物包括共聚物和前驱体。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述前驱体包括：表面有聚苯乙烯修饰的非晶硅纳米颗粒、四乙氧基硅烷、表面有聚苯乙烯修饰的氧化硅纳米颗粒或Al(OC4H9)3中的一种或多种。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述共聚物的材料包括：聚苯乙烯-b-聚氧化乙烯、三种苯乙烯-甲基丙烯酸甲酯嵌段共聚物和聚苯乙烯-b-聚乙烯基吡啶中的一种或多种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述紫外线处理的工艺参数包括：工艺时间为10分钟至20分钟，紫外线光源的功率为50W至300W。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述喷涂工艺的工艺参数包括：喷涂速率为50ml/min至800ml/min。
7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，采用喷涂工艺在所述基底上形成伪栅材料层的步骤包括：通过多次喷涂分步骤进行所述喷涂工艺；
所述喷涂分步骤包括工艺过程和间隔过程。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述喷涂分步骤的工艺参数包括：工艺过程的工艺时间为2秒至20秒，间隔过程的工艺时间为10秒至30秒，载流气体的压强为1bar至5bar。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述伪栅结构后，对所述伪栅结构进行去氧化处理。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺进行去氧化处理。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：对所述伪栅结构进行去氧化处理后，在所述伪栅结构的侧壁和顶面形成保护层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括非晶硅或氧化硅中的一种或两种。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为1纳米至3纳米。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，采用溅射工艺、化学气相沉积工艺或者原子层沉积工艺形成所述保护层。
15.一种半导体结构，采用权利要求1至14任一项所述的半导体结构的形成方法，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁，所述伪栅结构具有孔隙，所述伪栅结构的孔占比小于20％。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：保护层，位于所述伪栅结构的侧壁和顶面。
17.如权利要求15所述的半导体结构，其特征在于，所述伪栅结构的材料为非晶硅、氮化硅、氧化硅和氧化铝中的一种或多种。
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