CN118053784A - 一种集成电路关键尺寸的测量方法、系统及集成电路 - Google Patents
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Abstract
本发明提供一种集成电路关键尺寸的测量方法、系统及集成电路，涉及半导体技术领域，所述测量方法包括：测量集成电路中特征结构的初始尺寸，所述初始尺寸表征所述特征结构在进行原子层沉积工艺之前的尺寸；测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸；基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸。本发明具有操作简单，准确性高的优点，可测量集成电路的特征结构在原子层沉积工艺后的关键尺寸。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种集成电路关键尺寸的测量方法、系统及集成电路。
背景技术
关键尺寸(Critical Dimension，CD)是集成电路(Integrated Circuit，IC)生产过程中用来量度和监控特征结构尺寸的重要参数，一般可通过关键尺寸扫描电子显微镜(Critical Dimension-Scanning Electron Microscope，CD-SEM)机台来测量。现有技术中，当进行原子层沉积工艺之后，集成电路的表面特征结构发生变化，例如沟槽（Trench）的深度变化，将导致CD-SEM测量的位置也相应的发生变化，从而产生测量误差。因此，存在待改进之处。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成电路关键尺寸的测量方法、系统及集成电路，用于解决现有技术中因集成电路的表面特征结构发生变化而产生的测量误差的问题。
为实现上述目的及其他相关目的，本发明提供一种集成电路关键尺寸的测量方法，包括：
测量集成电路中特征结构的初始尺寸，所述初始尺寸表征所述特征结构在进行原子层沉积工艺之前的尺寸；
测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸；
基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸，所述关键尺寸满足以下公式：
Z=Y+2*X
其中，Z表示所述关键尺寸，Y表示所述初始尺寸，X表示所述膜厚尺寸。
于本发明的一实施例中，所述测量集成电路中特征结构的初始尺寸的步骤，包括：
使用关键尺寸扫描电子显微镜，测量所述特征结构在进行原子层沉积工艺之前的尺寸，并记录为所述初始尺寸。
于本发明的一实施例中，所述初始尺寸为所述特征结构沿平行于集成电路表面方向的尺寸。
于本发明的一实施例中，所述测量所述特征结构的膜厚尺寸的步骤，包括：
使用膜厚测量仪，测量所述特征结构在进行原子层沉积工艺之后的覆膜层的尺寸，并记录为所述膜厚尺寸。
于本发明的一实施例中，所述膜厚尺寸为所述覆膜层沿平行于集成电路表面方向的尺寸。
于本发明的一实施例中，在所述测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸的步骤中，所述覆膜层为膜层或者/>膜层。
于本发明的一实施例中，所述覆膜层的厚度在30nm～80nm的范围之间。
于本发明的一实施例中，在所述基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸的步骤之后，还包括：
对所述特征结构进行切片处理，以生成特征切片；
测量所述特征切片的验证尺寸，并对比所述验证尺寸和所述关键尺寸，以验证所述关键尺寸的准确性。
本发明还提供一种集成电路关键尺寸的测量系统，包括
特征测量模块，用以测量集成电路中特征结构的初始尺寸，所述初始尺寸表征所述特征结构在进行原子层沉积工艺之前的尺寸；
覆膜测量模块，用以测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸；
尺寸计算模块，用以基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸，所述关键尺寸满足以下公式：
Z=Y+2*X
其中，Z表示所述关键尺寸，Y表示所述初始尺寸，X表示所述膜厚尺寸。
本发明还提供一种集成电路，所述集成电路设置有与上述任一项所述相同的特征结构和覆膜层。
如上所述，本发明的一种集成电路关键尺寸的测量方法、系统及集成电路，具有以下有益效果：本发明操作简单，准确性高，可测量集成电路的特征结构在原子层沉积工艺后的关键尺寸。
附图说明
图1显示为本发明的一种集成电路关键尺寸的测量方法的流程示意图。
图2显示为本发明一实施例中测量特征结构的初始尺寸的示意图。
图3显示为本发明一实施例中特征结构在原子层沉积工艺之前的结构示意图。
图4显示为本发明一实施例中特征结构在原子层沉积工艺之后的结构示意图。
图5显示为本发明一实施例中特征结构的关键尺寸的示意图。
图6显示为本发明一实施例中数据验证的流程示意图。
图7显示为本发明一实施例中特征切片的结构示意图。
图8显示为本发明的一种集成电路关键尺寸的测量系统的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。还应当理解，本发明实施例中使用的术语是为了描述特定的具体实施方案，而不是为了限制本发明的保护范围。下列实施例中未注明具体条件的试验方法，通常按照常规条件，或者按照各制造商所建议的条件。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图1至图8，本发明提供一种集成电路关键尺寸的测量方法、系统及集成电路，涉及半导体技术领域，可具体应用于测量集成电路中特征结构的关键尺寸。本发明采用关键尺寸扫描电子显微镜和膜厚测量仪协同测量特征结构的关键尺寸，可避免因特征结构变化导致的测量误差。下面将通过具体的实施例进行详细说明。
请参阅图1，图1显示为本发明的一种集成电路关键尺寸的测量方法的流程示意图，可包括如下步骤：
步骤S100、测量集成电路中特征结构的初始尺寸，初始尺寸表征特征结构在进行原子层沉积工艺之前的尺寸；
步骤S200、测量特征结构的膜厚尺寸，膜厚尺寸表征特征结构在进行原子层沉积工艺之后覆膜层的尺寸；
步骤S300、基于初始尺寸和膜厚尺寸，计算生成特征结构的关键尺寸，所述关键尺寸满足以下公式：
Z=Y+2*X
其中，Z表示所述关键尺寸，Y表示所述初始尺寸，X表示所述膜厚尺寸。
请参阅图2，图2显示为本发明一实施例中测量特征结构201的初始尺寸的示意图。在本发明的一个实施例中，当执行步骤S100时，即测量集成电路200中特征结构201的初始尺寸，初始尺寸表征特征结构201在进行原子层沉积工艺之前的尺寸。具体的，首先测量集成电路的特征结构201在进行原子层沉积工艺（Atomic layer deposition，ALD）之前的尺寸。例如，可使用电子显微镜测量特征结构201在进行原子层沉积工艺之前的尺寸，并将测量所得尺寸记录为初始尺寸。本实施例中，采用关键尺寸扫描电子显微镜(CriticalDimension-Scanning Electron Microscope，CD-SEM)机台来测量特征结构201的初始尺寸。关键尺寸扫描电子显微镜可利用入射电子束101照射待测样品表面，即照射集成电路的特征结构201。当入射电子与样品原子相互作用时，样品原子吸收电子并受到激发，产生二次电子102和背散射电子。其中，二次电子102的能量较低，它们主要来自样品表面的激发，因此可以反映样品表面的形貌和结构。背散射电子103的能量则较高，它们来自更深层次的原子相互作用，因此对样品表面的形貌和结构的反映不够敏感。通过二次电子探测器104收集二次电子102并转化为物理信号，关键尺寸扫描电子显微镜最终能够生成样品图像，即生成集成电路的特征结构201的图像。这些图像可以用于测量和监控特定的结构尺寸，如沟槽的深度、宽度等。
在本发明的一个实施例中，当执行步骤S200时，即测量特征结构201的膜厚尺寸，膜厚尺寸表征特征结构201在进行原子层沉积工艺之后覆膜层的尺寸。具体的，测量集成电路的特征结构201在进行原子层沉积工艺之后的覆膜层的厚度方向的尺寸。原子层沉积工艺（Atomic Layer Deposition，ALD）是一种化学气相沉积薄膜技术，通过将气相前驱体交替地通入反应室并在基底表面发生气-固化学反应形成薄膜的一种薄膜方法。原子层沉积工艺通常由一系列的半反应组成，通过反复暴露于单独的前体，薄膜缓慢沉积。集成电路中特征结构201在进行原子层沉积工艺之后，将形成一层附着于特征结构201表面的覆膜层。本实施例中，覆膜层为膜层或者/>膜层。
请参阅图3、图4，图3显示为本发明一实施例中特征结构201在原子层沉积工艺之前的结构示意图，图4显示为本发明一实施例中特征结构201在原子层沉积工艺之后的结构示意图。在本发明的一个实施例中，集成电路200上的特征结构201在进行原子层沉积工艺之后，其沟槽（Trench）202的深度将发生改变。需要注意的是，当特征结构201发生变化时，会导致关键尺寸扫描电子显微镜的入射电子束101照射的位置也发生相应的变化，即测量的位置发生改变，从而产生电子束收集位置带来的偏差，即测量误差。因此，本发明提出使用膜厚测量仪，测量特征结构201在进行原子层沉积工艺之后的覆膜层300的尺寸，并记录为膜厚尺寸。膜厚测量仪是基于光学干涉或电磁感应。例如，在光学干涉膜厚仪中，光源发出的一束光线经过分束器分为两束光线，其中，一束光线被反射到样品表面，另一束光线则直接射向探测器。当反射光线与直射光线再次相遇时，它们会发生干涉现象。干涉现象会导致光线的相位发生变化，这种变化可以通过探测器来测量。通过测量干涉光线的相位变化，膜厚测量仪可以计算出样品表面的薄膜厚度。
请参阅图5，图5显示为本发明一实施例中特征结构201的关键尺寸的示意图。在本发明的一个实施例中，当执行步骤S300时，即基于初始尺寸和膜厚尺寸，计算生成特征结构201的关键尺寸。具体的，初始尺寸为集成电路中特征结构201在进行原子层沉积工艺之前的几何尺寸。初始尺寸的测量方向为沿平行于集成电路表面方向。膜厚尺寸为特征结构201在进行原子层沉积工艺之后的覆膜层300的厚度尺寸。由此可知，进行原子层沉积工艺之后，特征结构201的关键尺寸可满足以下公式：
其中，Z表示关键尺寸，Y表示初始尺寸，X表示膜厚尺寸。本发明的测量方法可适用于覆膜层300的厚度在30nm～80nm的范围之间的集成电路。
请参阅图6，图6显示为本发明一实施例中数据验证的流程示意图。在本发明的一个实施例中，步骤S300计算所得特征结构的关键尺寸还需进行验证，可包括如下步骤：
步骤S401、对特征结构进行切片处理，以生成特征切片；
步骤S402、测量特征切片的验证尺寸，并对比验证尺寸和关键尺寸，以验证关键尺寸的准确性。
请参阅图7，图7显示为本发明一实施例中特征切片的结构示意图。在本发明的一个实施例中，当执行步骤S401至S402时。具体的，首先，对特征结构进行切片处理，以生成该特征结构对应的特征切片。然后，采用关键尺寸扫描电子显微镜或其它手段，测量特征切片的几何尺寸，并记录为验证尺寸。最后，对比验证尺寸和关键尺寸，以验证关键尺寸的准确性。
进一步的，在关键尺寸测量和切片验证的过程中，可规定关键尺寸制程的测量参数，以保证取值的统一性和可比较性。本实施例中，关键尺寸和验证尺寸的测量参数可包括Inspection area（测量区域）、Measurement Point（测量点）、Sum Lines（测量线）、Smoothing（平滑率）、Differential（灵敏度）以及Threshold（阈值）。本实施例中，上述测量参数可分别设置为Inspection area600/600；Measurement Point32；Sum Lines 32；Smoothing 7； Differential 5；Threshold 50/50。
请参阅图8，图8显示为本发明的一种集成电路关键尺寸的测量系统的结构示意图，该测量系统与上述实施例中测量方法一一对应。该测量系统可以包括特征测量模块201、覆膜测量模块202以及尺寸计算模块203。各功能模块详细说明如下：
在本发明的一个实施例中，特征测量模块100可用于测量集成电路中特征结构的初始尺寸，初始尺寸表征特征结构在进行原子层沉积工艺之前的尺寸。具体的，首先测量集成电路的特征结构在进行原子层沉积工艺之前的尺寸。本实施例中，采用关键尺寸扫描电子显微镜机台来测量特征结构的初始尺寸。
在本发明的一个实施例中，覆膜测量模块200可用于测量特征结构的膜厚尺寸，膜厚尺寸表征特征结构在进行原子层沉积工艺之后覆膜层的尺寸。具体的，测量集成电路的特征结构在进行原子层沉积工艺之后的覆膜层的厚度方向的尺寸。集成电路中特征结构在进行原子层沉积工艺之后，将形成一层附着于特征结构表面的覆膜层。本实施例中，覆膜层为膜层或者/>膜层。
在本发明的一个实施例中，尺寸计算模块300可用于基于初始尺寸和膜厚尺寸，计算生成特征结构的关键尺寸。具体的，初始尺寸为集成电路中特征结构在进行原子层沉积工艺之前的几何尺寸。初始尺寸的测量方向为沿平行于集成电路表面方向。膜厚尺寸为特征结构在进行原子层沉积工艺之后的覆膜层的厚度尺寸。由此可知，进行原子层沉积工艺之后，特征结构的关键尺寸可满足以下公式：
其中，Z表示关键尺寸，Y表示初始尺寸，X表示膜厚尺寸。本发明的测量方法可适用于覆膜层的厚度在30nm～80nm的范围之间的集成电路。
请参阅图5，本发明还提供一种集成电路，所述集成电路设置有特征结构201和覆膜层300。其中多个特征结构201分布于集成电路的表面。通过原子层沉积工艺，可在特征结构201的表面上形成覆膜层300。
综上，本发明提供一种集成电路关键尺寸的测量方法、系统及集成电路，可应用于测量集成电路中特征结构的关键尺寸。本发明通过关键尺寸扫描电子显微镜测量ALD工艺之前特征结构的初始尺寸，以及通过膜厚测量仪测量ALD工艺之后的覆膜层的膜厚尺寸，并根据公式计算出特征结构的关键尺寸，可避免因特征结构变化导致的测量误差。另外，本发明还通过特征切片进行数据验证，保证了测量准确性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种集成电路关键尺寸的测量方法，其特征在于，包括：
测量集成电路中特征结构的初始尺寸，所述初始尺寸表征所述特征结构在进行原子层沉积工艺之前的尺寸；
测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸；
基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸，所述关键尺寸满足以下公式：
Z=Y+2*X
其中，Z表示所述关键尺寸，Y表示所述初始尺寸，X表示所述膜厚尺寸。
2.根据权利要求1所述的集成电路关键尺寸的测量方法，其特征在于，所述测量集成电路中特征结构的初始尺寸的步骤，包括：
使用关键尺寸扫描电子显微镜，测量所述特征结构在进行原子层沉积工艺之前的尺寸，并记录为所述初始尺寸。
3.根据权利要求2所述的集成电路关键尺寸的测量方法，其特征在于，所述初始尺寸为所述特征结构沿平行于集成电路表面方向的尺寸。
4.根据权利要求1所述的集成电路关键尺寸的测量方法，其特征在于，所述测量所述特征结构的膜厚尺寸的步骤，包括：
使用膜厚测量仪，测量所述特征结构在进行原子层沉积工艺之后的覆膜层的尺寸，并记录为所述膜厚尺寸。
5.根据权利要求4所述的集成电路关键尺寸的测量方法，其特征在于，所述膜厚尺寸为所述覆膜层沿平行于集成电路表面方向的尺寸。
6.根据权利要求1所述的集成电路关键尺寸的测量方法，其特征在于，在所述测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸的步骤中，所述覆膜层为膜层或者/>膜层。
7.根据权利要求6所述的集成电路关键尺寸的测量方法，其特征在于，所述覆膜层的厚度在30nm～80nm的范围之间。
8.根据权利要求1所述的集成电路关键尺寸的测量方法，其特征在于，在所述基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸的步骤之后，还包括：
对所述特征结构进行切片处理，以生成特征切片；
测量所述特征切片的验证尺寸，并对比所述验证尺寸和所述关键尺寸，以验证所述关键尺寸的准确性。
9.一种集成电路关键尺寸的测量系统，其特征在于，包括
特征测量模块，用以测量集成电路中特征结构的初始尺寸，所述初始尺寸表征所述特征结构在进行原子层沉积工艺之前的尺寸；
覆膜测量模块，用以测量所述特征结构的膜厚尺寸，所述膜厚尺寸表征所述特征结构在进行原子层沉积工艺之后覆膜层的尺寸；
尺寸计算模块，用以基于所述初始尺寸和所述膜厚尺寸，计算生成所述特征结构的关键尺寸，所述关键尺寸满足以下公式：
Z=Y+2*X
其中，Z表示所述关键尺寸，Y表示所述初始尺寸，X表示所述膜厚尺寸。
10.一种集成电路，其特征在于，所述集成电路设置有与权利要求1-8任一项所述相同的特征结构和覆膜层。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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