CN116031203A - 半导体器件接触孔的制备方法 - Google Patents

Abstract

本发明提供一种半导体器件接触孔的制备方法，包括在层间介质层、硬掩模层与先进图形掩膜层，在将光阻图形通过刻蚀转移至硬掩膜层形成图形转移后，进行原子层沉积掩膜侧墙实现关键尺寸的精准补偿与控制。本发明通过工艺流程的优化，实现图形转移的稳定性与关键尺寸的补偿与控制，本发明可以精准控制关键尺寸，进而保证填充于接触孔中金属总电阻值的稳定性，提高工艺窗口和产品良品率。

Description

半导体器件接触孔的制备方法

技术领域

本发明属于半导体集成电路设计及制造，特别是涉及一种半导体器件接触孔的制备方法。

背景技术

逻辑电路芯片制造工艺中，前段工艺流程(Front end of line；FEOL)与后段工艺流程(Back end of line；BEOL)须通过接触孔工艺流程来实现互连。常规流程为：氧化硅介质层沉积；与对应所需之平坦化工艺后，直接进行光刻工艺定义接触孔关键尺寸；同时为了降低光刻过程的反射率，提升关键尺寸定义准确性，会额外沉积抗反射层于氧化硅介质层与光刻胶间。

在先进工艺节点中，光刻所直接定义之关键尺寸接近物理极限，常规定义最终关键尺寸之方式是先由光刻定义出一较大的接触孔关键尺寸，通过刻蚀过程于抗反射层和先进掩膜材料层缩小(Shrink)该关键尺寸，接着将图形转移至氧化硅介质层，再往下刻蚀直至接触孔工艺完成。

上述工艺流程存在以下问题：1)于刻蚀过程缩小过程,若发生刻蚀腔体刻蚀率或腔体环境发生变化时，关键尺寸缩小的量可能会发生不稳定与偏差，导致关键尺寸的稳定性较差。2)接触孔的关键尺寸稳定性在产品良率的扮演重要角色。关键尺寸过小会造成后续金属栓填充异常，若关键尺寸过大，会压缩光刻对准的工艺窗口。生产经验上，这些缺陷(Defect)导致的不良率(Kill ratio)极高，须对关键尺寸的补偿进行良好控管。然而，现有工艺中，关键尺寸缩小的过程并没有有效的额外补偿或控制的实现方法。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件接触孔的制备方法，用于解决现有技术中关键尺寸缩小的过程并没有有效的额外补偿或控制的实现方法的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件接触孔的制备方法，所述制备方法包括：1)提供一半导体结构，所述半导体结构包括衬底及设置于所述衬底上的电接触点，所述衬底上覆盖有层间介质层；2)于所述层间介质层上形成硬掩膜层；3)于所述硬掩膜层上形成先进图形掩膜层、抗反射层和图形光阻；4)基于所述图形光阻依次对所述抗反射层、先进图形掩膜层及硬掩膜层进行刻蚀，以将图形转移至所述硬掩膜层，在所述硬掩膜层中形成第一刻蚀图形窗口；5)对所述第一刻蚀图形窗口进行尺寸测量，计算出当前图形窗口宽度与目标宽度的宽度差；6)在所述衬底上进行原子层沉积硬掩膜材料，以在所述第一刻蚀图形窗口的侧壁形成掩膜侧墙，基于所述宽度差控制所述原子层沉积的掩膜侧墙的宽度，使所述第一刻蚀图形窗口的宽度微缩至目标宽度，以形成第二刻蚀图形窗口；7)基于所述第二刻蚀图形窗口继续刻蚀所述层间介质层，以在所述层间介质层中形成显露所述电接触点的接触孔。

可选地，所述半导体结构包括多个电子元件，所述电接触点用于所述电子元件的电性引出。

可选地，所述电子元件包括：栅极结构，设置于所述衬底上；源极和漏极，设置于所述衬底中，并分别位于所述栅极结构的两侧，其中，所述栅极结构、源极和漏极上均设有所述电接触点。

可选地，所述电接触点表面还形成有刻蚀停止层。

可选地，步骤4)中，所述第一刻蚀图形窗口的前窗口宽度与所述图形光阻的图形宽度相同。

可选地，步骤6)中，在所述硬掩膜层中形成的第一刻蚀图形窗口的侧壁与所述衬底表面垂直。

可选地，步骤4)在所述硬掩膜层中形成第一刻蚀图形窗口过程中，所述层间介质层被过刻蚀至一深度。

可选地，所述硬掩膜层与所述原子层沉积掩膜侧墙具有相同的材质。

可选地，所述硬掩膜层和所述原子层沉积掩膜侧墙均与所述层间介质层具有高刻蚀选择比。

可选地，步骤6)中，所述原子层沉积的掩膜侧墙的宽度小于或等于所述第一刻蚀图形窗口宽度的十分之一，所述原子层沉积的掩膜侧墙的高度大于或等于所述原子层沉积的硬掩膜材料的厚度的十倍。

如上所述，本发明的半导体器件接触孔的制备方法，具有以下有益效果：

本发明公开一种半导体器件接触孔的制备方法，在层间介质层与先进图形掩膜层额外沉积一硬掩膜层，然后将光阻图形转移通过刻蚀转移至硬掩膜层，在图形转移后，进行原子层沉积掩膜侧墙实现关键尺寸的精准补偿与控制，本发明通过工艺流程的优化，实现图形转移的稳定性与关键尺寸的补偿与控制，本发明可以精准控制接触孔的关键尺寸，进而保证填充于接触孔中金属总电阻值的稳定性，提高工艺窗口和产品良品率。

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。

图1～图7显示为本发明实施例半导体器件接触孔的制备方法各步骤所呈现的结构示意图。

元件标号说明

10                      衬底

11                      栅极结构

111                     栅介质层

112                     栅电极层

121                     源接触点

122                     漏接触点

123                     栅接触点

13                      栅极侧墙

14                      刻蚀停止层

15                      层间介质层

16                      硬掩膜层

161                     第一刻蚀图形窗口

162                     第二刻蚀图形窗口

17                      先进图形掩膜层

18                      抗反射层

19                      图形光阻

20                      原子沉积层沉积的掩膜侧墙

21                      接触孔

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。

针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图7所示，本实施例提供一种半导体器件接触孔的制备方法，所述制备方法包括以下步骤：

如图1所示，首先进行步骤1)，提供一半导体结构，所述半导体结构包括衬底10及设置于所述衬底10上的电接触点，所述衬底10上覆盖有层间介质层15。

在一些实施例中，所述衬底10可以是诸如硅衬底。所述衬底10可以包括各种层，包括形成在半导体衬底上的导电或绝缘层。另外，取决于设计要求，衬底10可以包括各种掺杂配置。衬底10还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。衬底10可以包括化合物半导体和/或合金半导体，如氮化镓、砷化镓等。此外，衬底10可以包括外延层、绝缘体上硅(SOI)等结构。

所述半导体结构包括多个电子元件，所述电接触点用于所述电子元件的电性引出。衬底10内和/或上形成的各种器件元件的示例包括金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)场效应晶体管、双扩散型金属氧化物半导体场效应晶体管(DMOS)、双极结型晶体管、双极-互补金属氧化物半导体-双扩散金属氧化物半导体(BCD)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管、二极管、晶闸管、三极管、硅基光电子器件(SIP)、光电器件、电阻、电容、电感或其他合适的元件或其组合。可以通过各种工艺以形成各种器件元件，例如沉积、蚀刻、注入、光刻、退火、平坦化、一种或多种其他适用的工艺、或其组合。另外，在一些实施例中，可以在衬底10内形成隔离部件，以限定和隔离在衬底10中和/或上形成的各种器件元件。隔离部件包括例如浅沟槽隔离(STI)结构、或硅的局部氧化(LOCOS)结构等。

在一个实施例中，所述电子元件可以为金属氧化物半导体场效应晶体管(MOSFET)，所述电子元件包括：栅极结构11，设置于所述衬底10上，其包括栅介质层111、栅电极层112和栅极侧墙13等；源极和漏极，设置于所述衬底10中，并分别位于所述栅极结构11的两侧，其中，所述栅极结构11、源极和漏极上均设有所述电接触点，包括栅接触点123、源接触点121和漏接触点122。

在一个实施例中，所述电接触点的材料可以为金属硅化物，如镍硅合金等。

在一个实施例中，所述电接触点表面还形成有刻蚀停止层14。刻蚀停止层14例如可以为氮化硅层、氧化硅层、碳化硅层或氮氧化硅层等，用以控制接触窗的深度。在本实施例中，所述刻蚀为氮化硅层。

层间介质层15例如可以为氧化层或低介电常数材料层，氧化层例如可以为磷硅玻璃层或硼磷硅玻璃层，低介电常数材料层例如可以为氟硅酸盐硅玻璃等。

如图2所示，然后进行步骤2)，于所述层间介质层15上形成硬掩膜层16。

在一个实施例中，可通过如等离子增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)等工艺于所述层间介质层15上形成硬掩膜层16。

所述硬掩膜层16与所述层间介质层15的材料不同且在所述本实施例中特定蚀刻工艺下具有高刻蚀选择比，例如，所述层间介质层15与所述硬掩膜层16的刻蚀选择比可以为50比1以上。所述硬掩膜层16可以为单层材料，也可以为多层材料。例如，所述硬掩膜层16的材料可以为氮化硅、氮氧化硅、多晶硅、碳或碳化物，如碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等，也可以为上述材料所组成的叠层。

所述硬掩膜层16的厚度可依据其下方所需刻蚀的层间介质层15的厚度进行设定，例如可以为1微米～1000微米等。

在所述硬掩膜层16沉积完成后，也可以加入退火工艺使其更加致密和硬度，使其具有更好的刻蚀阻挡作用，所述退火工艺的温度可以依据其所选材料进行调整，例如，所述退火工艺的温度可以为400℃～900℃，以避免温度过高对衬底10中的电子元件造成影响。

如图3所示，然后进行步骤3)，于所述硬掩膜层16上形成先进图形掩膜层(APF层)17、抗反射层(DARC)18和图形光阻19。

例如，可以通过沉积工艺于所述硬掩膜层16上形成先进图形掩膜层(APF层)17，然后通过沉积工艺或涂覆工艺(如旋涂等)形成抗反射层(DARC)，所述抗反射层可以为无机抗反射层或有机抗反射层。接着通过旋涂工艺在所述抗反射层上形成光阻层，通过曝光工艺和显影工艺对所述光阻层进行图形化以形成图形光阻19。

如图4所示，接着进行步骤4)，基于所述图形光阻依次对所述抗反射层18、先进图形掩膜层17及硬掩膜层16进行刻蚀，以将图形转移至所述硬掩膜层16，在所述硬掩膜层16中形成第一刻蚀图形窗口161，所述第一刻蚀图形窗口161的宽度大于接触孔21所需的目标宽度。

在一个实施例中，步骤4)中，所述第一刻蚀图形窗口161的前窗口宽度与所述图形光阻的图形宽度相同。在一个实施例中，步骤4)中，在所述硬掩膜层16中形成的第一刻蚀图形窗口161的侧壁与所述衬底10表面垂直，以保证所述第一刻蚀图形窗口161具有与所述图形光阻的图形宽度相同。

在一个实施例中，步骤4)在所述硬掩膜层16中形成第一刻蚀图形窗口161过程中，所述层间介质层15被过刻蚀至一深度。

在一个实施例中，所述蚀刻步骤例如可以为反应性离子蚀刻法，或电容耦合等离子体蚀刻，反应气体例如是含氟气体(CxFy、CHxFy、HF、SF6、NF3等)、氩气Ar、氧气、一氧化碳CO或其混合气体等。

然后进行步骤5)，对所述第一刻蚀图形窗口161进行尺寸测量，计算出当前窗口宽度与目标宽度的宽度差。

如图5所示，然后进行步骤6)，在所述衬底10上进行原子层沉积硬掩膜材料，以在所述第一刻蚀图形窗口161的侧壁形成掩膜侧墙20，基于所述宽度差控制所述原子层沉积的掩膜侧墙20的宽度，使所述第一刻蚀图形窗口161的宽度微缩至目标宽度，以形成第二刻蚀图形窗口162。

在一个实施例中，所述掩膜侧墙20均与所述层间介质层15在所述本实施例中特定蚀刻工艺下具有高刻蚀选择比。例如，所述层间介质层15与所述掩膜侧墙20的刻蚀选择比优选为大于50比1。

在一个实施例中，所述硬掩膜层16与所述掩膜侧墙20具有相同的材质，以保证所述掩膜侧墙20在相同材质的硬掩膜层16上进行沉积，提高其生长质量。当然，所述硬掩膜层16与所述掩膜侧墙20也可以具有不同的材料。

在一个实施例中，步骤6)中，所述掩膜侧墙20的宽度小于或等于所述第一刻蚀图形窗口161宽度的十分之一，以避免所述掩膜侧墙20的厚度过大而导致其沉积时间所需过长的缺陷。

在一个实施例中，所述掩膜侧墙20的高度大于或等于所述原子层沉积的硬掩膜材料的厚度的十倍，从而保证所述掩膜侧墙20的高度远大于位于所述第一刻蚀图形窗口161底部的所述原子层沉积的硬掩膜材料的厚度，使得在后续刻蚀过程中，位于所述第一刻蚀图形窗口161底部的所述原子层沉积的硬掩膜材料被完全刻蚀去除后，所述掩膜侧墙20仍然具有足够的高度以保证其刻蚀阻挡功能，提高接触孔21刻蚀尺寸的精度，如图6所示。

如图6～图7所示，最后进行步骤7)，基于所述第二刻蚀图形窗口162刻蚀所述层间介质层15，以在所述层间介质层15中形成显露所述电接触点的接触孔21。

在一个实施例中，具有高各向异性的蚀刻步骤例如是反应性离子蚀刻法，或电容耦合等离子体蚀刻，反应气体例如是含氟气体(如CxFy、CHxFy、HF等)、氩气Ar、氧气、一氧化碳CO或其混合气体等。当所述刻蚀显露出所述刻蚀停止层14后，进一步将所述刻蚀停止层14去除，以显露出所述电接触点。

如上所述，本发明的半导体器件接触孔的制备方法，具有以下有益效果：

本发明公开一种半导体器件接触孔的制备方法，在层间介质层与先进图形掩膜层额外沉积一硬掩膜层，然后将光阻图形转移通过刻蚀转移至硬掩膜层，在图形转移后，进行原子层沉积掩膜侧墙实现关键尺寸的精准补偿与控制，本发明通过工艺流程的优化，实现图形转移的稳定性与关键尺寸的补偿与控制，本发明可以精准控制关键尺寸，进而保证填充于接触孔中金属总电阻值的稳定性，提高工艺窗口和产品良品率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体器件接触孔的制备方法，其特征在于，所述制备方法包括：

1)提供一半导体结构，所述半导体结构包括衬底及设置于所述衬底上的电接触点，所述衬底上覆盖有层间介质层；

2)于所述层间介质层上形成硬掩膜层；

3)于所述硬掩膜层上形成先进图形掩膜层、抗反射层和图形光阻；

4)基于所述图形光阻依次对所述抗反射层、先进图形掩膜层及硬掩膜层进行刻蚀，以将图形转移至所述硬掩膜层，在所述硬掩膜层中形成第一刻蚀图形窗口；

5)对所述第一刻蚀图形窗口进行尺寸测量，计算出当前图形窗口宽度与目标宽度的宽度差；

6)在所述衬底上进行原子层沉积硬掩膜材料，以在所述第一刻蚀图形窗口的侧壁形成掩膜侧墙，基于所述宽度差控制所述原子层沉积的掩膜侧墙的宽度，使所述第一刻蚀图形窗口的宽度微缩至目标宽度，以形成第二刻蚀图形窗口；

7)基于所述第二刻蚀图形窗口继续刻蚀所述层间介质层，以在所述层间介质层中形成显露所述电接触点的接触孔。

2.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：所述半导体结构包括多个电子元件，所述电接触点用于所述电子元件的电性引出。

3.根据权利要求2所述的半导体器件接触孔的制备方法，其特征在于：所述电子元件包括：

栅极结构，设置于所述衬底上；

源极和漏极，设置于所述衬底中，并分别位于所述栅极结构的两侧，其中，所述栅极结构、源极和漏极上均设有所述电接触点。

4.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：所述电接触点表面还形成有刻蚀停止层。

5.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：步骤4)中，所述第一刻蚀图形窗口的前窗口宽度与所述图形光阻的图形宽度相同。

6.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：步骤6)中，在所述硬掩膜层中形成的第一刻蚀图形窗口的侧壁与所述衬底表面垂直。

7.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：步骤4)在所述硬掩膜层中形成第一刻蚀图形窗口过程中，所述层间介质层被过刻蚀至一深度。

8.根据权利要求1所述的半导体器件接触孔的制备方法其特征在于：所述硬掩膜层与所述掩膜侧墙具有相同的材质。

9.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：所述硬掩膜层和所述掩膜侧墙在所述步骤7)介质层刻蚀工艺下均对所述层间介质层具有高刻蚀选择比。

10.根据权利要求1所述的半导体器件接触孔的制备方法，其特征在于：步骤6)中，所述原子层沉积的掩膜侧墙的宽度小于或等于所述第一刻蚀图形窗口宽度的十分之一，所述原子层沉积的掩膜侧墙的高度大于或等于所述原子层沉积的硬掩膜材料的厚度的十倍。

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