CN116546810A - 改善nmos、pmos栅极高度差的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 229910044991 metal oxide Inorganic materials 0.000 title description 4
- 150000004706 metal oxides Chemical class 0.000 title description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 188
- 239000011229 interlayer Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- -1 silicon carbide nitride Chemical class 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
本发明提供一种改善NMOS、PMOS栅极高度差的方法，提供衬底，衬底上至少包括PMOS区域和NMOS区域，PMOS区域和NMOS区域上均形成有栅极叠层以及位于栅极叠层侧壁上的侧墙；栅极叠层由自下而上依次堆叠的伪栅多晶硅层、栅极氮化层、栅极氧化层组成，栅极氮化层和栅极氧化层的厚度分别为第一、二设置值；根据栅极氮化层和栅极氧化层的厚度，在衬底上形成覆盖栅极叠层的光阻层；回刻蚀光阻层及其下方的栅极氧化层、栅极氮化层、侧墙至伪栅多晶硅层裸露，使得保留在PMOS区域以及NMOS区域上的侧墙的高度差符合目标范围。本发明改善PMOS区域的金属栅高度，在后续N/PMOS上金属栅极上的接触孔结构差异变小，获得良率提升，不会因PMOS区域的金属栅高度过低造成额外良率损失。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种改善NMOS、PMOS栅极高度差的方法。
背景技术
对于28纳米技术节点的高K金属栅大尺寸Die的制造，SRAM(静态随机存储器)良率重要考核指标受中段工艺影响较大。在实际生产过程中，由于N/PMOS周围环境不同(PMOS有源区通常设置有锗硅外延层，NMOS有源区通常设置有硅外延层)导致存在高度差异，导致后续N/PMOS上金属栅极上的接触孔结构的RC(电容电阻)差异较大从而造成良率损失。
为解决上述问题，需要提出一种新型的改善NMOS、PMOS栅极高度差的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善NMOS、PMOS栅极高度差的方法，用于解决现有技术中N/PMOS周围环境不同(PMOS有源区通常设置有锗硅外延层，NMOS有源区通常设置有硅外延层)导致存在高度差异，导致后续N/PMOS上金属栅极上的接触孔结构的电容电阻差异较大从而造成良率损失的问题。
为实现上述目的及其他相关目的，本发明提供一种改善NMOS、PMOS栅极高度差的方法，包括：
步骤一、提供衬底，所述衬底上至少包括PMOS区域和NMOS区域，所述PMOS区域和所述NMOS区域上均形成有栅极叠层以及位于所述栅极叠层侧壁上的侧墙；所述栅极叠层由自下而上依次堆叠的伪栅多晶硅层、栅极氮化层、栅极氧化层组成，所述栅极氮化层和所述栅极氧化层的厚度分别为第一、二设置值；所述PMOS区域上的所述栅极叠层两侧的源漏区上形成有第一外延层；所述NMOS区域上的所述栅极叠层两侧的源漏区上形成有第二外延层；
步骤二、根据所述栅极氮化层和所述栅极氧化层的厚度，在所述衬底上形成覆盖所述栅极叠层的光阻层；
步骤三、回刻蚀所述光阻层及其下方的所述栅极氧化层、栅极氮化层、所述侧墙至所述伪栅多晶硅层裸露，使得保留在所述PMOS区域以及所述NMOS区域上的所述侧墙的高度差符合目标范围；
步骤四、去除剩余的所述光阻层以及所述伪栅多晶硅层；
步骤五、在所述PMOS区域、所述NMOS区域上的所述侧墙间分别形成金属栅结构；
步骤六、在所述衬底上形成覆盖所述侧墙、所述金属栅结构的第零层间介质层；
步骤七、研磨所述第零层间介质层至所述金属栅上；
步骤八、在所述金属栅、所述第零层间介质层上形成第一层间介质层，之后在所述第一层间介质层上形成分别与所述PMOS区域、所述NMOS区域上的所述金属栅电连接的接触孔结构。
优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。
优选地，步骤一中的所述第一外延层为硅外延层。
优选地，步骤一中的所述第二外延层为锗硅外延层。
优选地，步骤一中所述侧墙的材料为氮化硅、氮碳化硅、氮氧化硅中的任意一种。
优选地，步骤一中的所述PMOS区域和所述NMOS区域的源漏区及所述侧墙的侧壁还形成有保护层。
优选地，步骤一中所述保护层的材料为二氧化硅或氮化硅。
优选地，步骤二中的所述第零层间介质层的材料为二氧化硅。
优选地，步骤一中所述第一、二设置值的获取方法包括：分别获取所述栅极氮化层和所述栅极氧化层在机台菜单中的原第一、二设置值，所述原第一、二设置值低于目标值；根据所述栅极氮化层、栅极氧化层的研磨速率获取补偿值；根据所述补偿值与所述原第一、二设置值得到所述第一、二设置值。
优选地，步骤一中的所述原第一、二设置值分别为21埃和72埃，所述第一设置值需增加的补偿值为0.8至1.6埃，所述第二设置值需增加的补偿值为1.8至3.6埃。
优选地，步骤二中的所述光阻层的材料为光刻胶。
优选地，步骤一中所述第一、二设置值的获取方法包括：分别获取所述栅极氮化层和所述栅极氧化层的在机台菜单中的原第一、二设置值，所述原第一、二设置值符合目标值；以所述原第一、二设置值作为所述第一、二设置值。
优选地，步骤一中的所述原一、二设置值的分别为21埃和72埃，所述第一、二设置值分别为21埃和72埃。
优选地，步骤二中的所述光阻层的材料为旋涂碳。
优选地，步骤三中所述回刻蚀的方法为干法刻蚀。
优选地，步骤四中去除剩余的所述光阻层以及所述伪栅多晶硅层的方法包括：利用灰化工艺和湿法清洗的方法去除所述光阻层；利用湿法刻蚀的方法去除所述伪栅多晶硅层。
优选地，步骤五中的所述金属栅结构包括自下而上依次堆叠的栅极氧化层、高K介质层、底部隔离层，所述底部隔离层上形成有U型的功函数金属层，所述功函数金属层上形成有金属栅极。
如上所述，本发明的改善NMOS、PMOS栅极高度差的方法，具有以下有益效果：
本发明改善PMOS区域的金属栅高度，在后续N/PMOS上金属栅极上的接触孔结构差异变小，获得良率提升，不会因PMOS区域的金属栅高度过低造成额外良率损失。
附图说明
图1显示为本发明的工艺流程示意图；
图2显示为本发明的衬底及其上的初始结构示意图；
图3显示为本发明的形成光阻层示意图；
图4显示为本发明的回刻蚀示意图；
图5显示为本发明的去除光阻层及伪栅多晶硅示意图；
图6显示为本发明的形成金属栅示意图；
图7显示为本发明的形成第零层间介质层示意图；
图8显示为本发明的研磨第零层间介质层示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1，本发明提供一种改善NMOS、PMOS栅极高度差的方法，包括：
步骤一、请参阅图2，提供衬底101，衬底101上至少包括PMOS区域和NMOS区域，PMOS区域和NMOS区域间形成有浅沟槽隔离102，PMOS区域和NMOS区域上均形成有栅极叠层103以及位于栅极叠层103侧壁上的侧墙104；栅极叠层103由自下而上依次堆叠的伪栅多晶硅层1031、栅极氮化层1032、栅极氧化层1033组成，栅极氮化层1032和栅极氧化层1033的厚度分别为第一、二设置值；PMOS区域上的栅极叠层103两侧的源漏区上形成有第一外延层；NMOS区域上的栅极叠层103两侧的源漏区上形成有第二外延层105；由于第一、二外延层存在形貌上的差异，会在后续N/PMOS上金属栅极上的接触孔结构的RC(电容电阻)差异较大从而造成良率损失；
在一种可选的实施方式中，步骤一中的衬底101包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
在一种可选的实施方式中，步骤一中的第一外延层为硅外延层。
在一种可选的实施方式中，步骤一中的第二外延层105为锗硅外延层。
在一种可选的实施方式中，步骤一中侧墙104的材料为氮化硅、氮碳化硅、氮氧化硅中的任意一种，此处也可以是本领域技术人员熟知的材料，此处不作具体限定。
在一种可选的实施方式中，步骤一中的PMOS区域和NMOS区域的源漏区及侧墙104的侧壁还形成有保护层，该保护层用于形成外延层时对衬底101上的其他区域形成保护。
在一种可选的实施方式中，步骤一中保护层的材料为二氧化硅或氮化硅。
在一种可选的实施方式中，步骤一中第一、二设置值的获取方法包括：分别获取栅极氮化层1032和栅极氧化层1033在机台菜单中的原第一、二设置值，原第一、二设置值低于目标值；根据栅极氮化层1032、栅极氧化层1033的研磨速率获取补偿值；根据补偿值与原第一、二设置值得到第一、二设置值。在之后步骤二形成光阻层106时，光阻层106的材料为光刻胶层，由于光刻胶层的流动性较差，通过增加栅极氮化层1032和栅极氧化层1033的厚度，能够增加之后回刻蚀栅极氮化层1032和栅极氧化层1033的工艺窗口，使得刻蚀工艺在进行时可以平衡N/PMOS栅极由于高度差异导致的PMOS区域的侧墙104牛角高度(即侧墙104顶端超出栅极多晶硅层的高度)过低的问题。
示例性地，步骤一中的原第一、二设置值分别为21埃和72埃，第一设置值需增加的补偿值为0.8至1.6埃，第二设置值需增加的补偿值为1.8至3.6埃。
在一种可选的实施方式中，步骤一中第一、二设置值的获取方法包括：分别获取栅极氮化层1032和栅极氧化层1033的在机台菜单中的原第一、二设置值，原第一、二设置值符合目标值；以原第一、二设置值作为第一、二设置值。在之后步骤二形成光阻层106时，光阻层106的材料为旋涂碳，其流动性大于光刻胶层，故在不增加栅极氮化层1032和栅极氧化层1033厚度的情况下，能够增加之后回刻蚀栅极氮化层1032和栅极氧化层1033的工艺窗口，使得刻蚀工艺在进行时可以平衡N/PMOS栅极由于高度差异导致的PMOS区域的侧墙104牛角高度过低的问题。
示例性地，步骤一中的原一、二设置值的分别为21埃和72埃，第一、二设置值分别为21埃和72埃。
步骤二、根据栅极氮化层1032和栅极氧化层1033的厚度，在衬底101上形成覆盖栅极叠层103的光阻层106，形成如图3所示的结构；即采用光刻胶层作为光阻层106，则栅极氮化层1032和栅极氧化层1033的厚度需大于目标厚度(现有技术通常使用的厚度)；采用旋涂碳作为光阻层106，由于旋涂碳的流动性较好，可以不加厚栅极氮化层1032和栅极氧化层1033；
在一种可选的实施方式中，步骤二中的第零层间介质层107的材料为二氧化硅。
在一种可选的实施方式中光阻层106在一种可选的实施方式中光阻层106步骤三、回刻蚀光阻层106及其下方的栅极氧化层1033、栅极氮化层1032、侧墙104至伪栅多晶硅层1031裸露，使得保留在PMOS区域以及NMOS区域上的侧墙104的高度差符合目标范围，该目标范围小于现有技术中PMOS区域以及NMOS区域上的侧墙104的高度差，形成如图4所示的结构；
在一种可选的实施方式中，步骤三中回刻蚀的方法为干法刻蚀。
步骤四、去除剩余的光阻层106以及伪栅多晶硅层1031，形成如图5所示的结构；
在一种可选的实施方式中光阻层106在一种可选的实施方式中，步骤四中去除剩余的光阻层106以及伪栅多晶硅层1031的方法包括：利用灰化工艺和湿法清洗的方法去除光阻层106；利用湿法刻蚀的方法去除伪栅多晶硅层1031。
步骤五、在PMOS区域、NMOS区域上的侧墙104间分别形成金属栅结构，形成如图6所示的结构；
在一种可选的实施方式中，步骤五中的金属栅结构包括自下而上依次堆叠的金属栅氧化层、高K介质层、底部隔离层，底部隔离层上形成有U型的功函数金属层，功函数金属层上形成有金属栅极。通常高K介质层可为HfO2层、Zr 2层、TiO2层或Al2O3层，底部隔离层可为氮化钛，金属栅极可为铝，此处金属栅结构也可以是其他本领域技术人员熟知的结构，此处不做具体限定。
步骤六、在衬底101上形成覆盖侧墙104、金属栅结构的第零层间介质层107(ILD0)，形成如图7所示的结构；第零层间介质层107的材料通常为二氧化硅。
步骤七、研磨第零层间介质层107至金属栅上，形成如图8所示的结构，通常研磨的方法为化学机械平坦化；
步骤八、在金属栅、第零层间介质层107上形成第一层间介质层，第一层间介质层的材料通常为二氧化硅，之后在第一层间介质层上形成分别与PMOS区域、NMOS区域上的金属栅电连接的接触孔结构，即在第一层间介质层上形成与金属栅电连接的结构孔，之后在接触孔中填充例如钨等导电金属，由于PMOS区域、NMOS区域上的栅极高度差距较小，能够减少金属栅极上的接触孔结构的RC(电容电阻)差异较大从而造成良率损失。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明改善PMOS区域的金属栅高度，在后续N/PMOS上金属栅极上的接触孔结构差异变小，获得良率提升，不会因PMOS区域的金属栅高度过低造成额外良率损失。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种改善NMOS、PMOS栅极高度差的方法，其特征在于，至少包括：
步骤一、提供衬底，所述衬底上至少包括PMOS区域和NMOS区域，所述PMOS区域和所述NMOS区域上均形成有栅极叠层以及位于所述栅极叠层侧壁上的侧墙；所述栅极叠层由自下而上依次堆叠的伪栅多晶硅层、栅极氮化层、栅极氧化层组成，所述栅极氮化层和所述栅极氧化层的厚度分别为第一、二设置值；所述PMOS区域上的所述栅极叠层两侧的源漏区上形成有第一外延层；所述NMOS区域上的所述栅极叠层两侧的源漏区上形成有第二外延层；
步骤二、根据所述栅极氮化层和所述栅极氧化层的厚度，在所述衬底上形成覆盖所述栅极叠层的光阻层；
步骤三、回刻蚀所述光阻层及其下方的所述栅极氧化层、栅极氮化层、所述侧墙至所述伪栅多晶硅层裸露，使得保留在所述PMOS区域以及所述NMOS区域上的所述侧墙的高度差符合目标范围；
步骤四、去除剩余的所述光阻层以及所述伪栅多晶硅层；
步骤五、在所述PMOS区域、所述NMOS区域上的所述侧墙间分别形成金属栅结构；
步骤六、在所述衬底上形成覆盖所述侧墙、所述金属栅结构的第零层间介质层；
步骤七、研磨所述第零层间介质层至所述金属栅上；
步骤八、在所述金属栅、所述第零层间介质层上形成第一层间介质层，之后在所述第一层间介质层上形成分别与所述PMOS区域、所述NMOS区域上的所述金属栅电连接的接触孔结构。
2.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。
3.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述第一外延层为硅外延层。
4.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述第二外延层为锗硅外延层。
5.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中所述侧墙的材料为氮化硅、氮碳化硅、氮氧化硅中的任意一种。
6.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述PMOS区域和所述NMOS区域的源漏区及所述侧墙的侧壁还形成有保护层。
7.根据权利要求6所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中所述保护层的材料为二氧化硅或氮化硅。
8.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤二中的所述第零层间介质层的材料为二氧化硅。
9.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中所述第一、二设置值的获取方法包括：分别获取所述栅极氮化层和所述栅极氧化层在机台菜单中的原第一、二设置值，所述原第一、二设置值低于目标值；根据所述栅极氮化层、栅极氧化层的研磨速率获取补偿值；根据所述补偿值与所述原第一、二设置值得到所述第一、二设置值。
10.根据权利要求9所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述原第一、二设置值分别为21埃和72埃，所述第一设置值需增加的补偿值为0.8至1.6埃，所述第二设置值需增加的补偿值为1.8至3.6埃。
11.根据权利要求9或10所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤二中的所述光阻层的材料为光刻胶。
12.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中所述第一、二设置值的获取方法包括：分别获取所述栅极氮化层和所述栅极氧化层的在机台菜单中的原第一、二设置值，所述原第一、二设置值符合目标值；以所述原第一、二设置值作为所述第一、二设置值。
13.根据权利要求12所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述原一、二设置值的分别为21埃和72埃，所述第一、二设置值分别为21埃和72埃。
14.根据权利要求12或13所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤二中的所述光阻层的材料为旋涂碳。
15.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤三中所述回刻蚀的方法为干法刻蚀。
16.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤四中去除剩余的所述光阻层以及所述伪栅多晶硅层的方法包括：利用灰化工艺和湿法清洗的方法去除所述光阻层；利用湿法刻蚀的方法去除所述伪栅多晶硅层。
17.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤五中的所述金属栅结构包括自下而上依次堆叠的栅极氧化层、高K介质层、底部隔离层，所述底部隔离层上形成有U型的功函数金属层，所述功函数金属层上形成有金属栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Family
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| CN (1) | CN116546810A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2023
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