TWI787985B - 形成半導體結構的方法 - Google Patents

形成半導體結構的方法 Download PDF

Info

Publication number
TWI787985B
TWI787985B TW110132357A TW110132357A TWI787985B TW I787985 B TWI787985 B TW I787985B TW 110132357 A TW110132357 A TW 110132357A TW 110132357 A TW110132357 A TW 110132357A TW I787985 B TWI787985 B TW I787985B
Authority
TW
Taiwan
Prior art keywords
source
gate
contact
forming
layer
Prior art date
Application number
TW110132357A
Other languages
English (en)
Other versions
TW202245155A (zh
Inventor
陳科銘
張庭榮
鄭欣承
曾志蒼
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202245155A publication Critical patent/TW202245155A/zh
Application granted granted Critical
Publication of TWI787985B publication Critical patent/TWI787985B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一種形成半導體結構的方法。方法包括在基板的主動區上方形成閘極結構；在閘極結構的相對側的主動區的部分上方形成包含第一導電類型的第一摻雜劑的磊晶層；磊晶層，將包含臭氧及去離子水的清洗溶液應用至磊晶層，從而在磊晶層上形成氧化層；在氧化層及閘極結構上方形成經圖案化光阻劑層以曝光氧化層的一部分；在磊晶層的未被經圖案化光阻劑層覆蓋的部分中形成包含與第一導電類型相反的第二導電類型的第二摻雜劑的觸點區；及形成上覆觸點區的觸點。

Description

形成半導體結構的方法
本揭露是關於一種形成半導體結構的方法。
在高性能積體電路中，靜態隨機存取記憶體(static random access memory，SRAM)裝置由於具有很高的存取速度以及與製程及供應電壓的相容性，已被用作晶載記憶體。SRAM裝置包括使用金屬氧化物半導體(metal oxide semiconductor，MOS)場效電晶體實施的單個SRAM單元陣列。在SRAM單元中，對接觸點用於將一或多個電晶體連接至第一金屬互連層。對接觸點係大觸點，使得一或多個閘極能夠連接至一或多個主動區(即，源極/汲極結構)，而無需使用水平金屬互連層。SRAM單元的大小可藉由使用單一對接觸點連接至閘極及主動區來減小。
根據本揭露的一些實施例中，一種形成半導體結構的方法包含：在基板的主動區上方形成閘極結構；在閘極結構的多個相對側上的主動區的多個部分上方形成磊晶層， 磊晶層包含第一導電類型的多個第一摻雜劑；將包含臭氧及去離子水的清洗溶液應用至磊晶層，從而在磊晶層上形成氧化層；在氧化層及閘極結構上方形成經圖案化光阻劑層，經圖案化光阻劑層曝光氧化層的一部分；在磊晶層的未被經圖案化光阻劑層覆蓋的部分中形成觸點區，觸點區包含與第一導電類型相反的第二導電類型的多個第二摻雜劑；及形成上覆觸點區的觸點。
根據本揭露的一些實施例中，一種形成半導體結構的方法包含：形成第一電晶體，第一電晶體包含第一閘極結構及在第一閘極結構的多個相對側上的第一源極/汲極結構；形成第二電晶體，第二電晶體包含第二閘極結構及在第二閘極結構的多個相對側上的第二源極/汲極結構；使用包含臭氧及去離子水的清洗溶液清洗第一源極/汲極結構及第二源極/汲極結構的多個表面，清洗在第一源極/汲極結構的表面上形成第一氧化層，及在第二源極/汲極結構的表面上形成第二氧化層；形成經圖案化光阻劑層以曝光相鄰於第二閘極結構的第一源極/汲極結構的一部分及相鄰於第一閘極結構的二源極/汲極結構的一部分；將多個摻雜劑植入第一源極/汲極結構的經曝光部分中及第二源極/汲極結構的經曝光部分中以在第一源極/汲極結構中形成第一對接觸點區，及在第二源極/汲極結構中形成第二對接觸點區；及形成接觸第一對接觸點區及第二閘極結構的第一對接觸點，及接觸第二對接觸點區及第一閘極結構的第二對接觸點。
根據本揭露的一些實施例中，一種形成半導體結構的方法包含：在基板上形成第一主動區及第二主動區；形成在第一主動區上方延伸的第一閘極結構及在第二主動區上方延伸的第二閘極結構，第一閘極結構及第二閘極結構中的各者包含犧牲閘極堆疊及在犧牲閘極堆疊的多個側壁上的多個閘極間隔物；在第一主動區的未被第一閘極結構覆蓋的多個部分上形成第一源極/汲極結構，及在第二主動區的未被第二閘極結構覆蓋的多個部分上形成第二源極/汲極結構；將包含臭氧及去離子水的清洗溶液應用至第一源極/汲極結構及第二源極/汲極結構的多個表面，清洗在第一源極/汲極結構的表面上形成第一氧化層，及在第二源極/汲極結構的表面上形成第二氧化層；形成經圖案化光阻劑層以曝光近接於第二閘極結構的第一源極/汲極結構的一部分及近接於第一閘極結構的第二源極/汲極結構的一部分；在第一源極/汲極結構的經曝光部分中形成第一對接觸點區，及在第二源極/汲極結構的經曝光部分中形成第二對接觸點區，第一對接觸點區及第二對接觸點區包含具有與第一源極/汲極結構及第二源極/汲極結構中的多個摻雜劑相反的導電類型的多個摻雜劑；在基板上方沉積第一介電層以圍繞第一閘極結構及第二閘極結構；形成功能閘極堆疊以替換第一閘極結構及第二閘極結構中的各者中的犧牲閘極堆疊；在第一介電層與第一閘極結構及第二閘極結構上方沉積第二介電層；及在第一介電層及第二介電層內形成第一對接觸點及第二對接觸點，第一對接觸點將第一 對接觸點區連接至第二閘極結構，及第二對接觸點將第二對接觸點區連接至第一閘極結構。
100:半導體裝置配置
102:主動區
102a:源極/汲極結構
102b:對接觸點區
104:閘極結構
110:對接觸點
200:方法
202:操作
204:操作
206:操作
208:操作
210:操作
212:操作
214:操作
216:操作
218:操作
302:基板
302B:基部
308:隔離結構
312:第一主動區
314:第二主動區
316:第三主動區
318:第四主動區
322:閘極結構
324:閘極結構
326:閘極結構
328:閘極結構
332:閘極電介質
334:閘電極
336:閘極帽
338:閘極間隔物
342:源極/汲極結構
342C:源極/汲極觸點區
344:源極/汲極結構
344B:對接觸點區
344C:源極/汲極觸點區
346:源極/汲極結構
346B:對接觸點區
346C:源極/汲極觸點區
348:源極/汲極結構
348C:源極/汲極觸點區
352:氧化層
354:氧化層
356:氧化層
358:氧化層
360:經圖案化光阻劑層
364:ILD層
372:閘極電介質
374:閘電極
380:觸點級介電層
382:源極/汲極觸點開口
384:對接觸點開口
386:源極/汲極觸點
388:對接觸點
392:觸點襯裡
394:觸點插塞
1100:半導體結構
B-B':線
PD-1:第一下拉電晶體
PD-2:第二下拉電晶體
PG-1:第一通閘電晶體
PG-2:第二通閘電晶體
PU-1:第一上拉電晶體
PU-2:第二上拉電晶體
T1:第一電晶體
T2:第二電晶體
本揭露的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖係根據一些實施例的用於使用對接觸點耦合電晶體的半導體裝置配置。
第2圖係根據一些實施例的製造半導體結構的方法的流程圖。
第3A圖至第11B圖係根據一些實施例的第2圖的方法的各種階段中的半導體結構的各種視圖。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一(多個)元件或(多個)特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述符可類似地加以相應解釋。
在SRAM中，對接觸點廣泛用於將電晶體的源極/汲極結構連接至相鄰電晶體的閘極結構。第1圖示出了根據一些實施例的使用這種對接觸點110來耦合第一電晶體T1及第二電晶體T2的半導體裝置配置100。第一電晶體T1及第二電晶體T2中的各者包括主動區102及在主動區102上方延伸的閘極結構104。對接觸點110形成以與第一電晶體T1的閘極結構104及第二電晶體102的源極/汲極結構102a兩者接觸，且因此將第一電晶體T1電耦合至第二電晶體T2。
為了降低對接接觸電阻，將摻雜劑植入源極/汲極結構102a的對接末端以形成對接觸點區102b，在對接觸點區102b上方形成對接觸點110。因為對接觸點區102b中的摻雜劑具有與電晶體T2的源極/汲極結構102a中的摻雜劑的導電類型相反的導電類型，在形成對接觸點區102b的離子植入製程期間，需要用經圖案化光阻劑遮蔽相鄰於第一電晶體T1的閘極結構104的源極/汲極結構10 2a的一部分。經圖案化光阻劑係藉由將光阻劑層應用至基板上、經由光罩將光阻劑層曝光於輻射、然後藉由使用顯影劑蝕刻掉經曝光區或未曝光區中的一者而形成的。在應用光阻劑層之前，源極/汲極結構的表面經化學清洗以移除污染物。常用的清洗溶液係SPM，其係H2SO4及H2O2的混合溶液。SPM具有很強的氧化能力，且可在源極/汲極結構102a的頂部上形成相對厚的氧化層。在光阻劑圖案化製程中，厚氧化層傾向於反射大量光，在經圖案化光阻劑底部部分處的經圖案化光阻劑的側壁上形成槽口(即，底切)。在後續離子植入期間，摻雜劑可經由經圖案化光阻劑的側壁上的槽口植入源極/汲極結構的經遮蔽部分，導致對接觸點110的洩漏。隨著積體電路不斷縮小比例，對接觸點的洩漏成為一個重要的可靠性問題。因此，獲得無槽口的光阻圖案輪廓對於改善積體電路的可靠性至關重要。
因此，本揭露係關於有助於改善光阻圖案輪廓的清洗方法。在一些實施例中，在形成SRAM單元的源極/汲極結構之後，用臭氧溶液而非常規SPM清洗溶液來清洗源極/汲極結構。臭氧溶液減小了在源極/汲極結構上形成的原生氧化層的厚度，這有助於減小在光阻劑的圖案化期間原生氧化層的反射程度。結果，防止了經圖案化光阻劑的反射引起的槽口。消除經圖案化光阻劑的反射引起的槽口有助於減少在SRAM單元中形成的對接觸點洩漏。從而改善了裝置的可靠性。儘管本揭露的清洗方法被描述為用於S RAM單元中的對接觸點的形成，但應注意，當需要改善的經圖案化光阻輪廓時，本揭露的清洗方法適用於任何半導體製造製程。
第2圖係根據本揭露的一些實施例的製造半導體結構(例如，SRAM單元)1100的方法200的流程圖。第3A圖至第11B圖係根據一些實施例的方法200的各種階段中的半導體結構1100的各種視圖。下面參考第3A圖至第11B圖中的半導體結構1100以詳細討論方法200。在一些實施例中，在方法200之前、期間、及/或之後執行額外操作，或替換及/或消除所描述的一些操作。在一些實施例中，將額外特徵添加至半導體結構1100中。在一些實施例中，替換或消除下面描述的一些特徵。本領域的普通技術人員將理解，儘管一些實施例係用以特定次序執行的操作來討論的，但這些操作可以另一邏輯次序執行。
參考第2圖，方法200包括操作202，其中根據一些實施例，閘極結構322、324、326、328形成在各自的主動區312、314、316、318上。第3A圖係閘極結構322、324、326、328形成在各自的主動區312、314、316、318上之後的半導體結構的俯視圖。第3B圖係沿著線B-B'截取的第3A圖的半導體結構的橫截面圖。
參考第3A圖及第3B圖，提供了基板302。在一些實施例中，基板302係包括半導體材料或半導體材料堆疊的主體半導體基板，半導體材料，諸如舉例而言，矽(Si)、鍺(Ge)、矽鍺(SiGe)、摻碳矽(Si：C)、矽鍺碳(SiGeC)； 或III-V化合物半導體，諸如舉例而言，砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化鎵銦(GaInAs)、磷化銦鎵(GaInP)、或磷砷化鎵銦(GaInAsP)。在一些實施例中，主體半導體基板包括單晶半導體材料，諸如舉例而言，單晶矽。在一些實施例中，根據設計要求摻雜主體半導體基板。在一些實施例中，主體半導體基板摻雜有p型摻雜劑或n型摻雜劑。術語「p型」係指向本質半導體中添加雜質，從而產生價電子缺陷。示例性p型摻雜劑，即，p型雜質，包括但不限於硼、鋁、鎵、及銦。「N型」係指貢獻自由電子至本質半導體的雜質的添加。示例性n型摻雜劑，即，n型雜質，包括但不限於銻、砷、及磷。若經摻雜，則在一些實施例中，基板302具有自1.0x1014原子/立方公分至1.0x1017原子/立方公分範圍內的摻雜劑濃度，儘管摻雜劑濃度可更大或更小。
在一些實施例中，基板302係絕緣體上半導體(semiconductor-on-insulator，SOI)基板，包括在絕緣體層(未示出)上形成的頂部半導體層。頂部半導體層包括上述半導體材料，諸如舉例而言，Si、Ge、SiGe、Si：C、SiGeC；或III-V化合物半導體，包括GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInASP。絕緣體層係例如氧化矽層、或類似者。絕緣體層設定在基本基板上方，通常係 矽或玻璃基板。
隔離結構308形成在基板302中以界定各種主動區。主動區包括第一主動區312、第二主動區314、第三主動區316、及第四主動區318。在一些實施例中，第一及第四主動區312、318用於形成n型電晶體，而第二及第三主動區314，316用於在SRAM單元中形成p型電晶體。在一些實施例中，主動區312、314、316、318係本質(即，無摻雜)半導體區。在一些實施例中，後續形成n型電晶體的第一主動區312及第四主動區318摻雜有p型摻雜劑，且後續形成p型電晶體的第二主動區314及第三主動區316摻雜有n型摻雜劑。在一些實施例中，主動區312、314、316、318係在基板302的上部部分形成的用於形成平面FET(未示出)的平面區。在一些其他實施例中，且如第3B圖中所示，主動區312、314、316、318係自基板302的基部302B凸起的用於形成FinFET的半導體鰭片。在一些實施例中，半導體鰭片藉由微影術及蝕刻形成。在一些實施例中，將光阻劑層(未示出)應用在基板302上且進行圖案化以在基板302頂部提供經圖案化光阻劑層。接著藉由各向異性蝕刻將經圖案化光阻劑層中的圖案轉移至基板302中以提供半導體鰭片。在一些實施例中，用於圖案轉移的蝕刻製程包括乾式蝕刻，舉例而言，反應性離子蝕刻(reactive ion etch，RIE)、電漿蝕刻、離子束蝕刻或雷射剝蝕。在將圖案轉移至基板302中之後，利用諸如灰化的去阻劑製程來移除經圖案化光 阻劑層。在一些實施例中，使用諸如側壁影像轉移(sidewall image transfer，SIT)或定向自組裝(directional self-assembly，DSA)的其它方法來形成半導體鰭片。在又另一些實施例中，主動區312、314、316、318係半導體奈米片，諸如用於形成奈米導線FET的奈米導線(未示出)。
在一些實施例中，隔離結構308係淺溝槽隔離(shallow trench isolation，STI)結構。隔離結構308的形成包括在基板302中蝕刻溝槽(未示出)且用一或多種絕緣體材料(諸如二氧化矽、氮化矽、或氧氮化矽)填充溝槽。在一些實施例中，一或多個隔離結構308具有多層結構，包括熱氧化物襯裡及填充溝槽的氮化矽。在一些實施例中，藉由在基板302上應用光阻劑層(未示出)、微影術圖案化光阻劑層、及使用各向異性蝕刻(諸如RIE或電漿蝕刻)將光阻劑層中的圖案轉移至基板302的上部部分來形成溝槽。接著使用例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、或原子層沉積(atomic layer deposition，ALD)來沉積絕緣體材料以填充溝槽。接下來，執行化學機械平坦化(chemical mechanical planarization，CMP)製程來拋光多餘的絕緣體材料且平坦化隔離結構308的頂表面。在一些實施例中，隔離結構308藉由氧化或氮化基板302的部分來形成。在主動區312、314、316及318係半導體鰭片的實例中，絕緣體 材料經回蝕以實體地曝光半導體鰭片的上部部分。在一些實施例中，可使用濕式蝕刻來蝕刻絕緣體材料，濕式蝕刻使用諸如稀氫氟酸的蝕刻化學品。因此，隔離結構308圍繞半導體鰭片的底部部分。
閘極結構322、324、326、328形成在基板302上方。第一閘極結構322安置成跨主動區312、314延伸。第二閘極結構324安置成跨主動區316及318延伸。第三閘極結構326安置在主動區312上。第四閘極結構328安置在主動區318上。閘極結構322、324、326、328中的各者包括閘極堆疊及閘極堆疊的側壁上的閘極間隔物338。在一些實施例中，閘極堆疊自下而上包括閘極電介質332、閘電極334、及閘極帽336。
在一些實施例中，藉由在基板302上提供包括閘極介電層、閘電極層、及閘極帽層的閘極材料堆疊(未示出)、且微影術圖案化閘極材料堆疊來形成閘極堆疊(332、334、336)。
在一些實施例中，閘極介電層在基板302上且包括介電材料，諸如舉例而言，氧化矽、氮化矽、或氧氮化矽。在一些實施例中，閘極介電層包括具有大於氧化矽的介電常數的高k介電材料。示例性高k介電材料包括但不限於氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鈦(TiO2)、鈦酸鍶(SrTiO3)、鋁酸鑭(LaAlO3)、及氧化釔(Y2O3)。在一些實施例中，閘極介電層利用沉積製程形成，諸如舉例而言，CVD、電漿 增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、ALD、或PVD。在一些實施例中，閘極介電層藉由利用熱氧化或氮化對主動區312、314、316、318的表面部分進行轉化而形成。
閘電極層在閘極介電層上。在一些實施例中，閘電極層包括半導體材料，諸如多晶矽。在一些實施例中，閘電極層包括導電金屬，諸如舉例而言，鎢(W)、銅(Cu)、鋁(Al)、鈷(Co)、或其合金。在一些實施例中，閘電極層藉由適合的沉積製程形成，諸如舉例而言，CVD、PECVD、ALD、或PVD。
閘極帽層在閘電極層上。在一些實施例中，閘極帽層包括介電材料，諸如舉例而言，氧化矽、氮化矽、或氧氮化矽。在一些實施例中，利用沉積製程，諸如舉例而言，CVD、PECVD、ALD、或PVD形成閘極帽層。
在一些實施例中，閘極材料堆疊藉由微影術及蝕刻進行圖案化。舉例而言，將光阻劑層(未示出)應用在閘極材料堆疊的最頂表面上方，且藉由微影術曝光及顯影來進行微影術圖案化。藉由至少一各向異性蝕刻將光阻劑層中的圖案順序轉移至閘極材料堆疊中。各向異性蝕刻係例如RIE的乾式蝕刻、濕式蝕刻、或其組合。若未完全消耗，則在形成閘極材料堆疊之後的剩餘光阻劑層藉由例如灰化來移除。
在一些實施例中，閘極結構322、324、326、328係犧牲閘極結構，其中閘極堆疊(332、334、336) 係犧牲閘極堆疊。犧牲閘極堆疊後來藉由功能閘極堆疊替換。術語「犧牲閘極堆疊」在本揭露全文中用於表示用作後續形成的功能閘極堆疊的佔位的材料堆疊。本文中使用的術語「功能閘極堆疊」係指用於經由電場控制半導體裝置的輸出電流(即，通道中的載子流)的永久閘極堆疊。
在形成閘極堆疊(332、334、336)之後，閘極間隔物338形成在閘極堆疊(332、334、336)的側壁上。在一些實施例中，閘極間隔物338包括介電材料，諸如介電氧化物、介電氮化物、介電氧氮化物、或其組合。在一些實施例中，閘極間隔物338包括氮化矽。在一些實施例中，藉由在閘極堆疊(332、334、336)及基板302的經曝光表面上沉積閘極間隔物材料層(未示出)且蝕刻閘極間隔物材料層以移除閘極間隔物材料層的水平部分來形成閘極間隔物338。在一些實施例中，閘極間隔物材料層藉由適合的沉積製程提供，沉積製程包括，舉例而言，CVD、PECVD或ALD。閘極間隔物材料層的蝕刻藉由例如RIE的乾式蝕刻來執行。閘極堆疊(332、334、336)的側壁上的閘極間隔物材料層的剩餘垂直部分構成閘極間隔物338。
參考第2圖，根據一些實施例，方法200包括操作204，其中源極/汲極結構342、344、346、348形成在各自的主動區312、314、316、318的未被閘極結構322、324、326、328覆蓋的部分上。第4A圖係在各自的主動區312、314、316、318的未被閘極結構322、3 24、326、328佔據的部分上形成源極/汲極結構342、344、346、348之後的第3A圖及第3B圖的半導體結構的俯視圖。第4B圖係沿著線B-B'截取的第4A圖的半導體結構的橫截面圖。
參考第4A圖及第4B圖，源極/汲極結構342、344、346、348包括：第一源極/汲極結構342，其形成在第一主動區312的未被第一閘極結構322及第三閘極結構326覆蓋的部分上；第二源極/汲極結構344，其形成在第二主動區314的未被第一閘極結構322覆蓋的部分上；第三源極/汲極結構346，其形成在第三主動區316的未被第二閘極結構324覆蓋的部分上；及第四源極/汲極結構348，其形成在第四主動區318的未被第二閘極結構324及第四閘極結構328覆蓋的部分上。這裡，根據電晶體的佈線，源極/汲極結構用作源極或汲極。
源極/汲極結構342、344、346、348係摻雜的半導體結構。在一些實施例中，源極/汲極結構342、344、346、348獨立地包括半導體材料，諸如舉例而言，Si、SiGe、Si：C、Ge、或III-V材料，諸如GaAs、InP、GaP、或GaN。源極/汲極結構342、344、346、348含有適當導電類型的摻雜劑。舉例而言，第一源極/汲極結構342及第四源極/汲極結構348可含有用於形成n型電晶體的n型摻雜劑，而第二源極/汲極結構344及第三源極/汲極結構346可含有用於形成SRAM單元的p型電晶體的p型摻雜劑。源極/汲極結構342、344、346、348中 的摻雜濃度可係自約1×1019原子/立方公分至約2×1021原子/立方公分，儘管亦考慮較小或較大的摻雜濃度。
在一些實施例中，源極/汲極結構342、344、346、348係藉由一或多個選擇性磊晶生長製程形成的磊晶層。在選擇性磊晶生長期間，經沉積半導體材料僅在經曝光半導體表面(諸如主動區312、314、316、318的表面)上生長，但不在介電表面(諸如隔離結構308、閘極帽336、及閘極間隔物338的表面)上生長。在一些實施例中，當主動區312、314、316、318係半導體鰭片時，經沉積半導體材料在半導體鰭片的側壁及頂表面上生長。在一些實施例中，源極/汲極結構342、344、346、348藉由分子束磊晶(molecular beam epitaxy，MBE)形成。
在一些實施例中，源極/汲極結構342、344、346、348在磊晶生長製程期間原位摻雜有適當導電類型、n型或p型的摻雜劑。在一些實施例中，源極/汲極結構342、344、346、348在利用例如離子植入的磊晶生長製程之後經摻雜(非原位)。舉例而言，為了在主動區312及318中形成n型電晶體，諸如磷或砷的n型摻雜劑被植入主動區312及318上的經沉積半導體材料中，而主動區314及316被罩幕覆蓋。類似地，為了在主動區314及316中形成p型電晶體，諸如硼或BF2的p型摻雜劑被植入主動區314及316上的經沉積半導體材料中，而主動區312及318被罩幕覆蓋。
或者，在一些實施例中，源極/汲極結構342、34 4、346、348藉由將適當類型的摻雜劑植入相應主動區312、314、316、318的未被閘極結構322、324、326、328覆蓋的部分中而形成。
在一些實施例中，在形成源極/汲極結構342、344、346、348及/或在後續摻雜製程之後，源極/汲極結構342、344、346、348進一步曝光於退火製程以啟動源極/汲極結構342、344、346、348中的摻雜劑。在一些實施例中，源極/汲極結構342、344、346、348中的摻雜劑藉由包括快速熱退火製程、雷射退火製程、或爐退火製程的熱退火製程啟動。在一些實施例中，源極/汲極結構342、344、346、348中的摻雜劑擴散至下伏相應主動區312、314、316、318中，以摻雜相應主動區312、314、316、318的表面部分。
因此形成了用於SRAM單元的各種電晶體。這些電晶體包括用於構造SRAM單元的第一反向器的第一上拉電晶體PU-1及第一下拉電晶體PD-1、用於構造SRAM單元的第二反向器的第二上拉電晶體PU-2及第二下拉電晶體PD-2、以及第一通閘電晶體PG-1及第二通閘電晶體PG-2。
第一上拉電晶體PU-1包括主動區314的一部分上方的閘極結構322的第一部分及閘極結構322的第一部分的相對側上的源極/汲極結構344。第二上拉電晶體PU-2包括主動區316的一部分上方的閘極結構324的第一部分及閘極結構324的第一部分的相對側上的源極/汲極 結構346。
第一下拉電晶體PD-1包括主動區312的第一部分上方的閘極結構322的第二部分及閘極結構322的第二部分的相對側上的源極/汲極結構342。第二下拉電晶體PD-2包括主動區318的第一部分上方的閘極結構324的第二部分及閘極結構324的第二部分的相對側上的源極/汲極結構348。因此，第一下拉電晶體PD-1及第一上拉電晶體PU-1共享公共閘極結構(即，閘極結構322)，而第二下拉電晶體PD-2及第二上拉電晶體PU-2共享公共閘極結構(即，閘極結構324)。
第一通閘電晶體PG-1包括主動區312的第二部分上方的閘極結構326及閘極結構326的相對側上的源極/汲極結構342。在一些實施例中，第一通閘電晶體PG-1及第一下拉電晶體PD-1共享位於閘極結構322與326之間的公共源極/汲極結構342。第二通閘電晶體PG-2包括主動區318的第二部分上方的閘極結構328及閘極結構328的相對側上的源極/汲極結構348。在一些實施例中，第二通閘電晶體PG-2及第二下拉電晶體PD-2共享位於閘極結構324與328之間的公共源極/汲極結構348。
參考第2圖，方法200進行至操作206，其中根據一些實施例，執行濕法清洗製程以移除源極/汲極結構342、344、346、348中的污染物。第5A圖係在清洗製程之後的第4A圖及第4B圖的半導體結構的俯視圖。第5B圖係沿著線B-B'截取的第5A圖的半導體結構的橫截面 圖。
在一些實施例中，將包含臭氧(O3)及去離子水(deionized water，DIW)的清洗溶液應用至源極/汲極結構342、344、346、348以清洗源極/汲極結構342、344、346、348的表面，從而自源極/汲極結構342、344、346、348的表面移除任何污染物。在一些實施例中，清洗溶液基本上由臭氧及DIW組成。清洗溶液中的臭氧濃度可係自約20百萬分數(parts per million，ppm)至約70ppm。在一些實施例中，臭氧溶液中的臭氧濃度為約50ppm。若臭氧濃度過低，則源極/汲極結構可能無法充分清洗污染物。若臭氧濃度過高，則由源極/汲極結構的臭氧氧化形成的氧化層的厚度過大，這導致在經圖案化光阻劑的側壁上形成槽口。臭氧濕法清洗製程在約15℃至約40℃的溫度範圍內進行。在一些實施例中，在室溫(例如，約25℃)下執行臭氧濕法清洗製程。若清洗溫度過低，則可能無法充分清洗源極/汲極結構中的污染物。若清洗溫度過高，則由源極/汲極結構的臭氧氧化形成的氧化層的厚度過大，這導致在經圖案化光阻劑的側壁上形成槽口。清洗時間可控制在約5秒至約20秒。在一些實施例中，臭氧濕法清洗製程進行約10秒。若清洗時間過短，則可能無法充分清洗源極/汲極結構中的污染物。若清洗時間過長，則由源極/汲極結構的臭氧氧化形成的氧化層的厚度過大，這導致在經圖案化光阻劑的側壁上形成槽口。在清洗製程中，臭氧溶液可噴塗在源極/汲極結構342、344、346、 348的表面上。或者，源極/汲極結構342、344、346、348的表面可藉由將第5A圖及第5B圖的半導體結構浸入含有臭氧溶液的容器中而與臭氧溶液接觸。
使用含臭氧的溶液清洗源極/汲極結構342、344、346、348的表面亦氧化了源極/汲極結構342、344、346、348的表面，在各自的源極/汲極結構342、344、346、348上形成氧化層352、354、356、358。在源極/汲極結構342、344、346、348包括SiGe的情況下，氧化層352、354、356、358包括氧化矽。所形成的氧化層352、354、356、358的厚度可係自約0.1埃(angstrom，Å)至約0.4Å。在一些實施例中，氧化層352、354、356、358的厚度為約0.26Å。若氧化層的厚度過大，則可在經圖案化光阻劑中引起反射槽口。
與在相對較高的約90℃的溫度下使用包括硫酸(H2SO4)及過氧化氫(H2O2)的硫酸鹽/過氧化物混合物(sulphate/peroxide mixture，SPM)的常規清洗製程相比，低溫臭氧清洗製程有助於形成厚度小於由SPM清洗製程形成的氧化層的厚度的一半的氧化層。相對較薄的氧化層使得在後續光阻劑圖案化製程期間較少的光被反射。因此，臭氧清洗製程有助於防止在與氧化層的介面處的經圖案化光阻劑的側壁上形成頸縮。
參考第2圖，方法200進行至操作208，根據一些實施例，其中對接觸點區344B、346B形成在各自的源極/汲極結構344、346的對接末端中。第6A圖係在各自 的源極/汲極結構344、346的對接末端中形成對接觸點區344B、346B之後的第5A圖及第5B圖的半導體結構的俯視圖。第6B圖係沿著線B-B'截取的第6A圖的半導體結構的橫截面圖。
參考第6A圖及第6B圖，形成經圖案化光阻劑層360以覆蓋源極/汲極結構344、346的相鄰於各自的閘極結構322、324的部分，同時曝光源極/汲極結構344、346的遠離各自的閘極結構322、324的部分。經圖案化光阻劑層360藉由在基板302上方應用光阻劑層(未示出)、將光阻劑層曝光於具有預定圖案的光、執行曝光後烘烤、及顯影光阻劑而形成。因為氧化層354、356被製成具有薄的厚度，所以薄氧化物減少在光阻劑的曝光期間的光散射及反射，從而消除或最小化光阻劑的底部處的反射引起的槽口的形成。經圖案化光阻劑層360的所得側壁輪廓基本係直的、均勻的且沒有頸縮或槽口組態。
隨後，使用經圖案化光阻劑層360作為離子植入罩幕，將摻雜劑植入源極/汲極結構344、346的經曝光部分，在源極/汲極結構344中形成對接觸點區344B，及在源極/汲極結構346中形成對接觸點區346B。植入的摻雜劑具有不同於源極/汲極結構344、346中摻雜劑的導電性。舉例而言，當源極/汲極結構344、346摻雜有p型摻雜劑時，n型摻雜劑被植入源極/汲極結構344、346的經曝光部分中，且反之亦然。由於經圖案化光阻劑層360沒有頸縮缺陷，因此消除了摻雜劑經由槽口被植入源極/汲極結構 344、346的藉由經圖案化光阻劑層360覆蓋的部分中的風險。結果，各個對接觸點區344B、346B與相應源極/汲極結構344、346形成尖銳、突陡接面。
在離子植入之後，藉由例如灰化移除經圖案化光阻劑層360。
在一些實施例中，使用例如SPM的濕式清洗製程來移除經圖案化光阻劑層360的殘餘物。在一些實施例中，清洗製程亦移除氧化層352、354、356、358。源極/汲極結構342、344、346、及348的表面經實體曝光(未示出)。在其它實施例中，氧化層352、354、356、358在光阻劑清洗製程之後保留在結構中。
參考第2圖，在閘極堆疊(332、334、336)係犧牲閘極堆疊的情況下，方法200進行至操作210。在操作210中，根據一些實施例，在基板302上沉積層間電介質(interlevel dielectric，ILD)層364。第7A圖係在基板302上方形成ILD層364之後的第6A圖及第6B圖的半導體結構的俯視圖。第7B圖係沿著線B-B'截取的第7A圖的半導體結構的橫截面圖。
參考第7A圖及第7B圖，ILD層364沉積在基板302上方，圍繞閘極結構322、324、326及328。ILD層364填充閘極結構322、324、326及328之間的縫隙。在一些實施例中，ILD層364包括氧化矽。或者，在一些實施例中，ILD層364包括具有小於4的介電常數(k)的低k介電材料。在一些實施例中，低k介電材料具有 自約1.2至約3.5的介電常數。在一些實施例中，ILD層364包括四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、無摻雜矽玻璃或摻雜矽玻璃，諸如硼磷矽玻璃(borophosphosilicate glass，BPSG)、氟矽玻璃(fluorosilica glass，FSG)、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(boron doped silicon glass，BSG)、及/或其他適合的介電材料。在一些實施例中，ILD層364藉由CVD、PECVD、PVD或旋塗沉積。在一些實施例中，ILD層364經沉積以在閘極結構322、324、326及328的最頂表面(例如，閘極帽336的頂表面)之上具有頂表面。ILD層364隨後經平坦化，舉例而言，藉由CMP及/或使用閘極帽336作為拋光及/或蝕刻終止的凹槽蝕刻。在平坦化之後，ILD層364具有與閘極結構322、324、326及328的最頂表面共面的表面。
參考第2圖，方法200進行至操作212，其中根據一些實施例，用功能閘極堆疊(372、374)替換閘極堆疊(332、334、336)。第8A圖係用功能閘極堆疊(372、374)替換閘極堆疊(332、334、336)之後的第7A圖及第7B圖的半導體結構的俯視圖。第8B圖係沿著線B-B'截取的第8A圖的半導體結構的橫截面圖。
參考第8A圖及第8B圖，功能閘極堆疊(372、374)中的各者包括U形閘極電介質372及被閘極電介質372圍繞的閘電極374。在一些實施例中，閘極電介質3 72包括具有大於氧化矽的介電常數的高k介電材料。示例性高k介電材料包括但不限於HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、及Y2O3。在一些實施例中，形成包含不同閘極介電材料(例如，氧化矽)及高k閘極介電材料的多層閘極介電結構。在一些實施例中，閘電極374包括導電金屬，諸如W、Cu、Al、Co、或其合金。
為了形成功能閘極堆疊(372、374)，首先移除閘極堆疊(332、334、336)以提供閘極腔(未示出)。閘極堆疊(332、334、336)的各種組件可藉由至少一蝕刻選擇性地移除至主動區312、314、316及318、閘極間隔物338、以及ILD層364。至少一蝕刻可係濕式化學蝕刻(諸如氨蝕刻)或乾式蝕刻(諸如RIE)。各個閘極腔佔據自其中移除相應閘極堆疊(332、334、336)的體積，且藉由閘極間隔物338的內側壁側向約束。
隨後，共形介電層(未示出)沉積在閘極腔的底表面及側壁以及ILD層364的頂表面上。在一些實施例中，閘極介電層藉由例如CVD或ALD沉積。接著在閘極介電層上沉積閘電極層(未示出)以填充閘極腔的剩餘體積。在一些實施例中，閘電極層藉由例如CVD、PECVD、或ALD沉積。執行平坦化製程(諸如CMP)以自ILD層364的頂表面移除閘電極層及閘極介電層的部分。各個閘極腔內的閘電極層的剩餘部分構成閘電極374，且各個閘極腔內的閘極介電層的剩餘部分構成閘極電介質372。
在一些實施例中，當閘極結構322、324、326、328中的閘極堆疊(332、334、336)係功能閘極堆疊時，省略操作212及214。
參考第2圖，方法200進行至操作214，根據一些實施例，其中觸點級介電層380沉積在ILD層364及閘極結構322、324、326及328上。第9A圖係在ILD層364及閘極結構322、324、326及328上形成觸點級介電層380之後的第8A圖及第8B圖的半導體結構的俯視圖。第9B圖係沿著線B-B'截取的第9A圖的半導體結構的橫截面圖。
在一些實施例中，觸點級介電層380包括介電材料，諸如舉例而言，二氧化矽、TEOS、無摻雜矽玻璃、或摻雜矽玻璃，諸如BPSG、FSG、PSG、或BSG。在一些實施例中，觸點級介電層380包括相同於ILD層364的介電材料的介電材料。在一些實施例中，觸點級介電層380包括不同於ILD層364的介電材料的介電材料。在一些實施例中，舉例而言，使用CVD、PECVD、PVD、或旋塗來沉積觸點級介電層380。在一些實施例中，若觸點級介電層380非自平坦化的，則觸點級介電層380的頂表面例如藉由CMP進行平坦化。觸點級介電層380的經平坦化頂表面位於閘極結構322、324、326及328的最頂表面之上。
參考第2圖，方法200進行至操作216，根據一些實施例，其中在觸點級介電層380及ILD層364中形 成各種觸點開口382、384。第10A圖係在觸點級介電層380及ILD層364中形成各種觸點開口382、384之後的第9A圖及第9B圖的半導體結構的俯視圖。第10B圖係沿著線B-B'截取的第10A圖的半導體結構的橫截面圖。
參考第10A圖及第10B圖，源極/汲極觸點開口382形成為延伸穿過觸點級介電層380、ILD層364及氧化層352、354、356、358(若存在)，其中各者曝光源極/汲極觸點區342C、344C、346C、348C的一部分。對接觸點開口384形成為延伸穿過觸點級介電層380、ILD層364及氧化層356、356(若存在)，其中各者曝光上拉電晶體PU-1、PU-2中的一者的對接觸點區344B或346B的一部分及相鄰閘極結構(例如，閘極結構322或324)的閘電極374的一部分。
在一些實施例中，使用微影術蝕刻製程形成各種觸點開口382、384。在一些實施例中，形成觸點開口382、384包括使用一或多個蝕刻製程，諸如濕式蝕刻、諸如RIE或電漿蝕刻的乾式蝕刻、或其組合。在一些實施例中，形成觸點開口382、384包括使用一或多種蝕刻劑材料。在一些實施例中，形成觸點開口382、384包括使用Cl2、SF6、HBr、HCl、CF4、CHF3、C2F6、C4F8、或其他類似蝕刻劑材料中的一或多種。在一些實施例中，罩幕層(未示出)首先沉積在觸點級介電層380上方且經微影術圖案化以在其中形成開口。開口曝光觸點級介電層380的 部分，其中形成觸點開口382、384。在一些實施例中，罩幕層係光阻劑層或結合硬罩幕層(多個)的光阻劑層。罩幕層中的圖案經由觸點級介電層380及ILD層364轉移以在其中界定觸點開口382、384。隨後，例如使用基於氧的電漿蝕刻來移除經圖案化罩幕層。
參考第2圖，方法200進入操作218，其中根據一些實施例，形成包括源極/汲極觸點386及對接觸點388的各種觸點。第11A圖係在形成源極/汲極觸點386及對接觸點388之後的第10A圖及第10B圖的半導體結構的俯視圖。第11B圖係沿著線B-B'截取的第11A圖的半導體結構的橫截面圖。
參考第11A圖及第11B圖，源極/汲極觸點386形成在源極/汲極觸點開口382中。源極/汲極觸點386與各自的源極/汲極觸點區342C、344C、346C、348C直接接觸，從而提供電連接至用於SRAM單元中的電晶體PU-1、PU-2、PD-1、PD-2、PG-1及PG-2的各自的源極/汲極結構342、344、346、348。對接觸點388形成在對接觸點開口384中。對接觸點388與各自的對接觸點區344B、346B以及各自的閘極結構322、324的閘電極374直接接觸。對接觸點388在各自的對接觸點區344B、346B與SRAM單元中的電晶體PU-1、PD-1、PU-2及PD-2的閘極結構322、324之間形成交叉耦合連接。一個對接觸點388將電晶體PU-1的源極/汲極結構344耦合至電晶體PU-2及PD2的閘極結構324，而另一 對接觸點388將電晶體PU-2的源極/汲極結構346耦合至電晶體PU-1及PD-1的閘極結構322。
源極/汲極觸點386及對接觸點388中的各者包括觸點襯裡392及由觸點襯裡392圍繞的觸點插塞394。在一些實施例中，觸點襯裡392包括Ti、Ta、TiN、TaN、或其組合。在一些實施例中，觸點插塞394包括導電材料，諸如舉例而言，W、Al、Cu、或其合金。
在一些實施例中，藉由首先沿著觸點開口382、384的側壁及底表面以及觸點級介電層380的頂表面沉積觸點襯裡層(未示出)來形成各種觸點386、388。在一些實施例中，使用諸如CVD或ALD的共形沉積製程沉積觸點襯裡層。導電接觸材料層(未示出)隨後沉積在觸點襯裡層上以填充觸點開口382、384。在一些實施例中，導電接觸材料層使用CVD、PVD、電鍍、或其他適合的沉積製程沉積。使用諸如CMP的平坦化製程移除位於觸點級介電層380的頂表面之上的導電接觸材料層及觸點襯裡層的部分。觸點開口382、384中的各者內的觸點襯裡層的剩餘部分構成觸點襯裡392，而觸點開口382、384中的各者內的導電接觸材料層的剩餘部分構成觸點插塞394。
由於本揭露中利用的臭氧濕法清洗方法有助於形成具有經改善輪廓(輪廓在經圖案化光阻劑層360的側壁上沒有槽口)的經圖案化光阻劑，消除了在形成對接觸點區344C、346C的植入製程期間，摻雜劑經由槽口被植入源極/汲極結構344、346的藉由經圖案化光阻劑層360 遮蔽的部分中的風險。結果，避免了對接觸點388的洩漏，從而改善了裝置穩定性。
本說明書的一個態樣係關於形成半導體結構的方法。方法包括在基板的主動區上方形成閘極結構。方法進一步包括在閘極結構的相對側上的主動區的部分上方形成磊晶層，磊晶層包含第一導電類型的第一摻雜劑。方法進一步包括將包含臭氧及去離子水的清洗溶液應用至磊晶層，從而在磊晶層上形成氧化層。方法進一步包括在氧化層及閘極結構上方形成經圖案化光阻劑層，經圖案化光阻劑層曝光氧化層的一部分。方法進一步包括在磊晶層的未被經圖案化光阻劑層覆蓋的部分中形成觸點區，觸點區包含與第一導電類型相反的第二導電類型的第二摻雜劑。方法進一步包括形成上覆觸點區的觸點。
在本揭露一或多個實施方式中，上述之經圖案化光阻劑層的多個側壁在經圖案化光阻劑層的底部部分處沒有槽口。
在本揭露一或多個實施方式中，上述之第一摻雜劑係p型摻雜劑，及第二摻雜劑係n型摻雜劑。
在本揭露一或多個實施方式中，上述之氧化層具有自約0.1Å至約0.4Å範圍的厚度。
在本揭露一或多個實施方式中，上述之清洗溶液具有自約20ppm至約70ppm範圍的臭氧濃度。
在本揭露一或多個實施方式中，上述之清洗溶液在自約15℃至約40℃的溫度下應用。
在本揭露一或多個實施方式中，上述之磊晶層包含矽鍺。
在本揭露一或多個實施方式中，上述形成觸點區之步驟包含：使用經圖案化光阻劑層作為離子植入罩幕將第二摻雜劑植入磊晶層的未被經圖案化光阻劑層覆蓋的部分中。
在本揭露一或多個實施方式中，上述之清洗溶液基本上由臭氧及去離子水組成。
在本揭露一或多個實施方式中，上述形成觸點之步驟包含：在氧化層及閘極結構上方沉積至少一介電層；蝕刻至少一介電層及氧化層以形成觸點開口，觸點開口曝光觸點區；及在觸點開口中形成觸點。
本說明書的另一態樣係關於形成半導體結構的方法。方法包括形成第一電晶體，第一電晶體包含第一閘極結構及在第一閘極結構的相對側上的第一源極/汲極結構。方法進一步包括形成第二電晶體，第二電晶體包含第二閘極結構及在第二閘極結構的相對側上的第二源極/汲極結構。方法進一步包括使用包含臭氧及去離子水的清洗溶液清洗第一源極/汲極結構及第二源極/汲極結構的表面，清洗在第一源極/汲極結構的表面上形成第一氧化層，且在第二源極/汲極結構的表面上形成第二氧化層。方法進一步包括形成經圖案化光阻劑層以曝光相鄰於第二閘極結構的第一源極/汲極結構的一部分及相鄰於第一閘極結構的第二源極/汲極結構的一部分。方法進一步包括將摻雜劑植入第 一源極/汲極結構的經曝光部分及第二源極/汲極結構的經曝光部分以在第一源極/汲極結構中形成第一對接觸點區，及在第二源極/汲極結構中形成第二對接觸點區。方法進一步包括形成接觸第一對接觸點區及第二閘極結構的第一對接觸點，及接觸第二對接觸點區及第一閘極結構的第二對接觸點。
在本揭露一或多個實施方式中，上述之第一氧化層及第二氧化層獨立地具有在自約0.1Å至約0.4Å範圍內的厚度。
在本揭露一或多個實施方式中，上述之清洗溶液具有自約20ppm至約70ppm範圍的臭氧濃度。
在本揭露一或多個實施方式中，上述之清洗溶液在約15℃至約40℃的溫度下應用。
在本揭露一或多個實施方式中，上述之第一源極/汲極結構包含第一半導體材料，第一氧化層包含第一半導體材料的氧化物。
在本揭露一或多個實施方式中，上述之第二源極/汲極結構包含第二半導體材料，第一氧化層包含第二半導體材料的氧化物。
在本揭露一或多個實施方式中，上述之第一源極/汲極結構及第二源極/汲極結構包含第一導電類型的多個摻雜劑，且第一對接觸點區及第二對接觸點區包含與第一導電類型相反的第二導電類型的摻雜劑。
在本揭露一或多個實施方式中，上述形成經圖案化 光阻劑層之步驟包含：在第一源極/汲極結構及第二源極/汲極結構以及第一閘極結構及第二閘極結構上方沉積光阻劑層；將光阻劑層曝光於預定圖案；及顯影光阻劑層以形成經圖案化光阻劑層，其中經圖案化光阻劑層的相鄰於第一源極/汲極結構及第二源極/汲極結構的多個側壁沒有槽口。
本說明書的又另一態樣係關於形成半導體結構的方法。方法包括在基板上形成第一主動區及第二主動區。方法進一步包括形成在第一主動區上方延伸的第一閘極結構及在第二主動區上方延伸的第二閘極結構。第一及第二閘極堆疊中的各者包括犧牲閘極堆疊及在犧牲閘極堆疊的側壁上的閘極間隔物。方法進一步包括在第一主動區的未被第一閘極結構覆蓋的部分上形成第一源極/汲極結構，及在第二主動區的未被第二閘極結構覆蓋的部分上形成第二源極/汲極結構。方法進一步包括將包含臭氧及去離子水的清洗溶液應用至第一及第二源極/汲極結構的表面。清洗在第一源極/汲極結構的表面上形成第一氧化層，在第二源極/汲極結構的表面上形成第二氧化層。方法進一步包括形成經圖案化光阻劑層以曝光近接於第二閘極結構的第一源極/汲極結構的一部分及近接於第一閘極結構的第二源極/汲極結構的一部分。方法進一步包括在第一源極/汲極結構的經曝光部分中形成第一對接觸點區及在第二源極/汲極結構的經曝光部分中形成第二對接觸點區，第一及第二對接觸點區包含具有與第一及第二源極/汲極結構中的摻雜劑 相反的導電類型的摻雜劑。方法進一步包括在基板上方沉積第一介電層以圍繞第一及第二閘極結構。方法進一步包括形成功能閘極堆疊以替換第一及第二閘極結構中的各者中的犧牲閘極堆疊。方法進一步包括在第一介電層以及第一及第二閘極結構上方沉積第二介電層。方法進一步包括在第一介電層及第二介電層內形成第一對接觸點及第二對接觸點，第一對接觸點將第一對接觸點區連接至第二閘極結構，及第二對接觸點將第二對接觸點區連接至第一閘極結構。
在本揭露一或多個實施方式中，上述之方法進一步包含：移除經圖案化光阻劑層，其中移除經圖案化光阻劑層移除了第一氧化層及第二氧化層。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識至，此類、及類似者效構造且不偏離本揭露之精神及範疇，且此類、及類似者效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
200:方法
202:操作
204:操作
206:操作
208:操作
210:操作
212:操作
214:操作
216:操作
218:操作

Claims (10)

  1. 一種形成一半導體結構的方法，包含：在一基板的一主動區上方形成一閘極結構；在該閘極結構的多個相對側上的該主動區的多個部分上方形成一磊晶層，該磊晶層包含一第一導電類型的多個第一摻雜劑；將包含臭氧及去離子水的一清洗溶液應用至該磊晶層，從而在該磊晶層上形成一氧化層；在該氧化層及該閘極結構上方形成一經圖案化光阻劑層，該經圖案化光阻劑層曝光該氧化層的一部分；在該磊晶層的未被該經圖案化光阻劑層覆蓋的該部分中形成一觸點區，該觸點區包含與該第一導電類型相反的一第二導電類型的多個第二摻雜劑；及形成上覆該觸點區的一觸點。
  2. 如請求項1所述之方法，其中該氧化層具有自約0.1Å至約0.4Å範圍的一厚度。
  3. 如請求項1所述之方法，其中該清洗溶液具有自約20ppm至約70ppm範圍的一臭氧濃度。
  4. 如請求項1所述之方法，其中形成該觸點區之步驟包含：使用該經圖案化光阻劑層作為一離子植入罩幕將該些第二摻雜劑植入該磊晶層的未被該經圖案化光阻 劑層覆蓋的該部分中。
  5. 如請求項1所述之方法，其中形成該觸點之步驟包含：在該氧化層及該閘極結構上方沉積至少一介電層；蝕刻該至少一介電層及該氧化層以形成一觸點開口，該觸點開口曝光該觸點區；及在該觸點開口中形成該觸點。
  6. 一種形成一半導體結構的方法，包含：形成一第一電晶體，該第一電晶體包含一第一閘極結構及在該第一閘極結構的多個相對側上的一第一源極/汲極結構；形成一第二電晶體，該第二電晶體包含一第二閘極結構及在該第二閘極結構的多個相對側上的一第二源極/汲極結構；使用包含臭氧及去離子水的一清洗溶液清洗該第一源極/汲極結構及該第二源極/汲極結構的多個表面，該清洗在該第一源極/汲極結構的該些表面上形成一第一氧化層，及在該第二源極/汲極結構的該些表面上形成一第二氧化層；形成一經圖案化光阻劑層以曝光相鄰於該第二閘極結構的該第一源極/汲極結構的一部分及相鄰於該第一閘極結構的該二源極/汲極結構的一部分； 將多個摻雜劑植入該第一源極/汲極結構的該經曝光部分中及該第二源極/汲極結構的該經曝光部分中以在該第一源極/汲極結構中形成一第一對接觸點區，及在該第二源極/汲極結構中形成一第二對接觸點區；及形成接觸該第一對接觸點區及該第二閘極結構的一第一對接觸點，及接觸該第二對接觸點區及第一閘極結構的一第二對接觸點。
  7. 如請求項6所述之方法，其中該第一源極/汲極結構包含一第一半導體材料，該第一氧化層包含該第一半導體材料的一氧化物。
  8. 如請求項6所述之方法，其中該第一源極/汲極結構及該第二源極/汲極結構包含一第一導電類型的多個摻雜劑，且該第一對接觸點區及該第二對接觸點區包含與該第一導電類型相反的一第二導電類型的多個摻雜劑。
  9. 一種形成一半導體結構的方法，包含：在一基板上形成一第一主動區及一第二主動區；形成在該第一主動區上方延伸的一第一閘極結構及在該第二主動區上方延伸的一第二閘極結構，該第一閘極結構及該第二閘極結構中的各者包含一犧牲閘極堆疊及在該犧牲閘極堆疊的多個側壁上的多個閘極間隔物；在該第一主動區的未被該第一閘極結構覆蓋的多個部分 上形成一第一源極/汲極結構，及在該第二主動區的未被該第二閘極結構覆蓋的多個部分上形成一第二源極/汲極結構；將包含臭氧及去離子水的一清洗溶液應用至該第一源極/汲極結構及該第二源極/汲極結構的多個表面，該清洗在該第一源極/汲極結構的該些表面上形成一第一氧化層，及在該第二源極/汲極結構的該些表面上形成一第二氧化層；形成一經圖案化光阻劑層以曝光近接於該第二閘極結構的該第一源極/汲極結構的一部分及近接於該第一閘極結構的該第二源極/汲極結構的一部分；在該第一源極/汲極結構的該經曝光部分中形成一第一對接觸點區，及在該第二源極/汲極結構的該經曝光部分中形成一第二對接觸點區，該第一對接觸點區及該第二對接觸點區包含具有與該第一源極/汲極結構及該第二源極/汲極結構中的多個摻雜劑相反的一導電類型的多個摻雜劑；在該基板上方沉積一第一介電層以圍繞該第一閘極結構及該第二閘極結構；形成一功能閘極堆疊以替換該第一閘極結構及該第二閘極結構中的各者中的該犧牲閘極堆疊；在該第一介電層與該第一閘極結構及該第二閘極結構上方沉積一第二介電層；及在該第一介電層及該第二介電層內形成一第一對接觸點及一第二對接觸點，該第一對接觸點將該第一對接觸點區 連接至該第二閘極結構，及該第二對接觸點將該第二對接觸點區連接至該第一閘極結構。
  10. 如請求項9所述之方法，進一步包含：移除該經圖案化光阻劑層，其中移除該經圖案化光阻劑層移除了該第一氧化層及該第二氧化層。
TW110132357A 2021-05-07 2021-08-31 形成半導體結構的方法 TWI787985B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/315,201 2021-05-07
US17/315,201 US11551977B2 (en) 2021-05-07 2021-05-07 Methods for improvement of photoresist patterning profile

Publications (2)

Publication Number Publication Date
TW202245155A TW202245155A (zh) 2022-11-16
TWI787985B true TWI787985B (zh) 2022-12-21

Family

ID=83018330

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110132357A TWI787985B (zh) 2021-05-07 2021-08-31 形成半導體結構的方法

Country Status (3)

Country Link
US (3) US11551977B2 (zh)
CN (1) CN115000018A (zh)
TW (1) TWI787985B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784125B2 (en) * 2021-07-14 2023-10-10 International Business Machines Corporation Wrap around cross-couple contact structure with enhanced gate contact size

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046482A1 (en) * 2004-08-26 2006-03-02 Applied Materials, Inc. Semiconductor processing using energized hydrogen gas and in combination with wet cleaning
TW201250925A (en) * 2011-05-17 2012-12-16 Samsung Display Co Ltd Oxide semiconductor devices, methods of manufacturing oxide semiconductor devices, display devices having oxide semiconductor devices, methods of manufacturing display devices having oxide semiconductor devices
US20180130704A1 (en) * 2016-11-10 2018-05-10 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and fabrication method thereof
TW202025246A (zh) * 2018-11-30 2020-07-01 台灣積體電路製造股份有限公司 半導體裝置之形成方法
TW202025250A (zh) * 2018-08-31 2020-07-01 台灣積體電路製造股份有限公司 半導體結構的製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166900B1 (en) * 2005-08-17 2007-01-23 Infineon Technologies Ag Semiconductor memory device
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US8030154B1 (en) * 2010-08-03 2011-10-04 International Business Machines Corporation Method for forming a protection layer over metal semiconductor contact and structure formed thereon
US10396159B2 (en) * 2017-10-30 2019-08-27 Avago Technologies International Sales Pte. Limited FinFET cascode laterally-diffused semiconductor device
US10861859B2 (en) * 2018-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Memory cells with butted contacts and method of forming same
US11728223B2 (en) * 2019-12-20 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046482A1 (en) * 2004-08-26 2006-03-02 Applied Materials, Inc. Semiconductor processing using energized hydrogen gas and in combination with wet cleaning
TW201250925A (en) * 2011-05-17 2012-12-16 Samsung Display Co Ltd Oxide semiconductor devices, methods of manufacturing oxide semiconductor devices, display devices having oxide semiconductor devices, methods of manufacturing display devices having oxide semiconductor devices
US20180130704A1 (en) * 2016-11-10 2018-05-10 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and fabrication method thereof
TW202025250A (zh) * 2018-08-31 2020-07-01 台灣積體電路製造股份有限公司 半導體結構的製造方法
TW202025246A (zh) * 2018-11-30 2020-07-01 台灣積體電路製造股份有限公司 半導體裝置之形成方法

Also Published As

Publication number Publication date
CN115000018A (zh) 2022-09-02
US20240379441A1 (en) 2024-11-14
US12087634B2 (en) 2024-09-10
US11551977B2 (en) 2023-01-10
US20230238282A1 (en) 2023-07-27
US20220359297A1 (en) 2022-11-10
TW202245155A (zh) 2022-11-16

Similar Documents

Publication Publication Date Title
US11923430B2 (en) Gate structure and patterning method for multiple threshold voltages
TWI508265B (zh) 用於ｅＤＲＡＭ之增強電容深溝渠電容器
US10707132B2 (en) Method to recess cobalt for gate metal application
TWI648772B (zh) 半導體裝置與形成半導體裝置之方法
US20240292592A1 (en) Connection between source/drain and gate
TWI837706B (zh) 積體電路及其形成方法
TW202230740A (zh) 半導體裝置
CN113363213B (zh) 半导体器件及其形成方法
US11990378B2 (en) Semiconductor device and method
US20240379441A1 (en) Methods for improvement of photoresist patterning profile
TW201913751A (zh) 半導體元件及其形成方法
US20230197802A1 (en) Connection between gate and source/drain feature
TW202310404A (zh) 半導體裝置結構
US11978781B2 (en) Partial metal grain size control to improve CMP loading effect
US20230225098A1 (en) Epitaxial features in semiconductor devices and method of forming the same
TW202322398A (zh) 半導體結構及其製造方法
TW202512303A (zh) 半導體裝置結構及其形成方法