TWI837706B - 積體電路及其形成方法 - Google Patents
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Abstract
一種方法包含在基底上方提供具有第一通道構件和第二通道構件的結構。第一通道構件位於結構的第一區中，並且第二通道構件位於結構的第二區中。方法也包含在第一通道構件上方形成第一氧化物層並在第二通道構件上方形成第二氧化物層，在第一氧化物層上方形成第一介電層並在第二氧化物層上方形成第二介電層，以及在第二介電層上方而非第一介電層上方形成蓋層。方法更包含進行退火製程以增加蓋層下方的第二氧化物層的厚度。
Description
本發明實施例關於半導體製造技術，特別關於半導體裝置及其形成方法。
半導體積體電路（integrated circuit，IC）產業已經歷了指數型成長。積體電路材料和設計上的技術進展已產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，當幾何尺寸（亦即使用生產製程可以產生的最小元件（或線））縮減時，功能密度（亦即單位晶片面積的互連裝置數量）通常也增加。這種尺寸微縮製程通常藉由提高生產效率及降低相關成本而提供一些效益。這樣的尺寸微縮也增加了加工和製造積體電路的複雜度。
舉例來說，隨著積體電路技術向更小的技術節點發展，已經引入多閘極裝置以藉由增加閘極－通道耦合、減少截止狀態電流和降低短通道效應（short-channel effects，SCEs）來改善閘極控制。多閘極（multiple gate或multi-gate）裝置通常是指具有閘極結構或其部分的裝置，其設置在通道區的多於一側上方。奈米片電晶體，例如全繞式閘極（gate-all-around，GAA）電晶體，是多閘極裝置的範例，其已成為高性能和低漏電應用之流行且有希望的候選裝置。相較於平面電晶體，這樣的配置提供更好的通道控制並大幅降低短通道效應（特別是藉由降低次臨界（sub-threshold）漏電）。奈米片電晶體具有可以部分或完全環繞通道區延伸的閘極結構，以在所有側面上提供對通道區的進接。在一些實施方式中，奈米片電晶體的通道區包含垂直堆疊的多個奈米片（其水平延伸，藉此提供水平定向的通道構件）。通道區也可以由其他合適的奈米結構形成，例如奈米線。
積體電路裝置包含位於不同區（或區域）中的電晶體，其提供不同的功能，例如輸入/輸出（input/output，I/O）功能和核心功能。這些不同的功能要求電晶體具有不同的構造。同時，具有相似製程和相似製程寬裕度（process windows）來製造這些不同的電晶體以降低成本並提高產量是有利的。雖然現有的多閘極場效電晶體和製程通常足以滿足其預期目的，但它們並非在各個面向都完全令人滿意。舉例來說，I/O功能和核心功能可能偏好不同的閘極氧化物層厚度，以分別支持高壓和高速應用。因此，如何以適應不同應用的不同閘極氧化物層厚度持續縮減I/O裝置和核心裝置的閘極堆疊尺寸是半導體產業面臨的挑戰。本發明實施例是為了解決上述問題和其他相關問題。
根據一些實施例提供積體電路的形成方法。此方法包含在基底上方提供具有第一通道構件和第二通道構件的結構，其中第一通道構件位於結構的第一區中，並且第二通道構件位於結構的第二區中；在第一通道構件上方形成第一氧化物層並在第二通道構件上方形成第二氧化物層；在第一氧化物層上方形成第一介電層並在第二氧化物層上方形成第二介電層；在第二介電層上方而非第一介電層上方形成蓋層；以及進行退火製程以增加蓋層下方的第二氧化物層的厚度。
根據另一些實施例提供積體電路的形成方法。此方法包含在第一鰭片中形成多個第一懸浮層並在第二鰭片中形成多個第二懸浮層；形成包覆環繞第一鰭片中的第一懸浮層的第一界面層和包覆環繞第二鰭片中的第二懸浮層的第二界面層；形成包覆環繞第一界面層的第一高介電常數介電層和包覆環繞第二界面層的第二高介電常數介電層；沉積包覆環繞第一高介電常數介電層和第二高介電常數介電層的金屬層；從第一高介電常數介電層移除金屬層；進行退火製程，其中在退火製程期間，周圍環境中的氧被驅動經過金屬層、第二高介電常數介電層和第二界面層並到達第二懸浮層的外部，使得第二懸浮層的外部轉化為氧化物層；以及沉積包覆環繞第一高介電常數介電層的第一閘極電極層和包覆環繞第二高介電常數介電層的第二閘極電極層。
根據又一些實施例提供積體電路。此積體電路包含具有第一區和第二區的基底；位於第一區中的第一全繞式閘極裝置，第一全繞式閘極裝置包含沿第一方向縱向延伸的第一通道構件，以及包覆第一通道構件的通道區的第一閘極結構，第一閘極結構包含第一界面層；以及位於第二區中的第二全繞式閘極裝置，第二全繞式閘極裝置包含沿第一方向縱向延伸的第二通道構件，以及包覆第二通道構件的通道區的第二閘極結構，第二閘極結構包含第二界面層，第二界面層具有鄰近第二通道構件的第一部分和在第一部分上方的第二部分，第一部分的密度小於第二部分的密度。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。
另外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語涵蓋使用中或操作中的裝置之不同方位，以及圖式中描繪的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此使用的空間相對形容詞也將依轉向後的方位來解釋。更進一步，當用「約」、「近似」和類似的用語描述數字或數字範圍時，此用語係為了涵蓋所述數字之+/-10%內的數字，除非另有說明。舉例來說，用語「約5 nm」涵蓋4.5 nm至5.5 nm的尺寸範圍。
本發明實施例總體而言關於半導體裝置，並且更具體地關於在同一基底上具有奈米片通道之具有輸入/輸出（I/O）裝置（或電晶體）和核心裝置（或電晶體）的積體電路（IC）。在一實施例中，在積體電路的核心區中放置至少一個具有堆疊奈米片通道的全繞式閘極（GAA）裝置，例如用於實現高速應用，而在積體電路的I/O區放置至少一個全繞式閘極裝置，用於實現I/O應用或靜電放電（electrostatic discharge，ESD）應用。
用於I/O區的操作電壓可以類似於外部電壓（外部/外圍電路的電壓位準（voltage level））並高於核心區的操作電壓。為了適應更高的操作電壓，相較於核心區中的電晶體，I/O區中的電晶體可能具有較厚的閘極氧化物層。在核心區中，閘極氧化物層的厚度與電晶體的速度和漏電性能相關。由於閘極氧化物層較薄，全繞式閘極裝置更適合高速應用。為了進一步實施實施例，I/O區中的全繞式閘極裝置具有比核心區中的全繞式閘極裝置厚的閘極氧化物層。本發明實施例提供靈活的設計整合方案以適應同一積體電路中的不同電路。根據本發明實施例的製造方法可以輕易地整合至現有的半導體製造流程中。參照第1A～20圖描述本發明實施例中的各種實施例的細節。
共同參照第1A和1B圖，其中顯示根據本發明實施例的一實施例建構的半導體結構10（例如積體電路10）的示意性方框圖。積體電路10包含核心區12和I/O區14。核心區12包含邏輯電路、記憶體電路和其他核心電路。I/O區14包含I/O單元、靜電放電單元和其他電路。核心區12包含至少形成全繞式閘極裝置20的裝置區。I/O區14包含至少形成全繞式閘極裝置24的裝置區。在一些實施例中，核心區12和I/O區14彼此相鄰放置。在一些其他實施例中，核心區12和I/O區14是分開的，例如藉由其間的其他核心區或I/O區。
全繞式閘極裝置20和24各自包含在基底27之上垂直堆疊的多個通道構件26，如第1B圖所示，第1B圖是局部剖面圖。每個全繞式閘極裝置中的通道構件26的數量可以在2到10的範圍。每個通道構件26包含矽或其他合適的半導體材料。閘極介電層28a包覆環繞全繞式閘極裝置20的通道構件26，閘極介電層28a包含界面層（也稱為閘極氧化物層）30a和高介電常數介電層32a。閘極介電層28b包覆環繞全繞式閘極裝置24的通道構件26，閘極介電層28b包含界面層30b和高介電常數介電層32b。閘極電極（未繪示）包覆環繞每個閘極介電層28a和28b或在每個閘極介電層28a和28b上方。閘極電極可以包含一或多個功函數金屬層和塊體金屬層。全繞式閘極裝置20位於距全繞式閘極裝置24至少間距「S」的位置。在繪示的實施例中，間距S為通道構件26的寬度「W」的約四（4）倍。將間距S設計為藉由在將核心和I/O區中的裝置區圖案化時提供餘裕來簡化製造製程。
全繞式閘極裝置20和24具有不同的閘極氧化物層厚度。舉例來說，核心區12中的全繞式閘極裝置20包含薄的閘極氧化物層30a，其適合高速應用；I/O區14中的全繞式閘極裝置24包含厚的閘極氧化物層30b，其適合高壓應用。作為範例，閘極氧化物層30b可以比閘極氧化物層30a厚約30%至約50%。在特定範例中，閘極氧化物層30a的厚度為約5 Å（埃）至約20 Å，並且界面層30b的厚度與界面層30a的厚度之厚度比為約1.3：1至約1.5：1。如果閘極氧化物層30b比閘極氧化物層30a厚不到30%，則高壓性能可能會降低；如果界面層30b比界面層30a厚超過50%，則I/O裝置的閘極驅動能力可能由於相對大的閘極氧化物厚度而減弱。如下文進一步詳細解釋的，將通道構件26的結晶矽的頂部轉化為I/O區14中的氧化矽之閘極氧化物再成長製程造成界面層30b的額外厚度。因此，核心區12中的通道構件26的厚度「H1」可以大於I/O區14中的通道構件26的厚度「H2」，在一些實施例中例如大約1.5 Å至約2.5 Å。此外，在閘極介電層28a和28b內，高介電常數介電層32a和32b可以具有大致相同的厚度（例如約20 Å至約100 Å），而閘極氧化物層30a比閘極氧化物層30b薄，使得閘極介電層28a比閘極介電層28b薄。為了進一步實施實施例，包覆全繞式閘極裝置20的堆疊通道構件26之相鄰閘極介電層28a之間的距離「D1」大於包覆全繞式閘極裝置24的堆疊通道構件26之相鄰閘極介電層28b之間的距離「D2」。
第2A和2B圖根據本發明實施例的各個面向繪示形成多閘極電晶體的方法100的流程圖。以下將結合第3～20圖描述第2A和2B圖，第3～20圖是根據方法100之在製造的各個階段之工件的局部透視圖和剖面圖。方法100僅是範例，而非用於將本發明實施例限制於超出申請專利範圍中明確記載的範圍。可以在方法100之前、期間和之後提供額外的步驟，並且對於方法100的額外實施例，可以移動、替換或消除描述的一些步驟。可以在第3～20圖中描繪的半導體裝置中添加額外的部件，並且可以在半導體裝置的其他實施例中替換、修改或消除下文描述的一些部件。
在操作102，方法100（第2A圖）提供包含第一區202和第二區204的半導體結構200（或半導體裝置200），如第3圖所示。第一區202和第二區204各自包含具有不同功能的電晶體的裝置區。在一些實施例中，第一區202是核心區且第二區204是輸入/輸出（I/O）區。在那些實施例中，核心區（或核心區域）是指包含邏輯單元（例如反相器（inverter）、反及（NAND）、反或（NOR）、及（AND）、或（OR）和正反器（Flip-Flop））以及儲存單元（例如靜態隨機存取記憶體（static random access memory，SRAM）、動態隨機存取記憶體（dynamic random access memory，DRAM）和快閃記憶體）的裝置區。I/O區（或I/O區域）是指在核心裝置區和外部/外圍電路之間相接的裝置區，例如安裝半導體裝置200的印刷電路板（printed circuit board，PCB）上的電路。在繪示的實施例中，核心區202包含全繞式閘極核心裝置結構206a，用於形成第一全繞式閘極電晶體以用於高速應用；I/O區204包含全繞式閘極I/O裝置結構206b，用於形成用於I/O或靜電放電應用的第二全繞式閘極電晶體。
裝置結構206a和206b各自包含基底208、隔離結構210、鰭片212a或212b，鰭片212a或212b包含垂直堆疊的交替半導體層220和222（也稱為堆疊的鰭片212a或212b），以及接合堆疊的鰭片212a或212b之虛設閘極結構216。
在一些實施例中，基底208包含矽。替代地或額外地，基底208包含其他元素半導體，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺（SiGe）、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。在一些實施方式中，基底208包含一或多種III-V族材料、一或多種II-IV族材料或前述之組合。在一些實施方式中，基底208是絕緣體上覆半導體（semiconductor-on-insulator）基底，例如絕緣體上覆矽（silicon-on-insulator，SOI）基底、絕緣體上覆矽鍺（silicon germanium-on-insulator，SGOI）基底或絕緣體上覆鍺（germanium-on-insulator，GOI））基底。絕緣體上覆半導體基底的製造可以使用佈植氧分離（separation by implantation of oxygen，SIMOX）、晶圓接合及/或其他合適的方法。基底208可以包含根據半導體裝置200的設計要求配置之各種摻雜區。P型摻雜區可以包含p型摻質，例如硼、銦、其他p型摻質或前述之組合。N型摻雜區可以包含n型摻質，例如磷、砷、其他n型摻質或前述之組合。在一些實施方式中，基底208包含由p型摻質和n型摻質的組合形成的摻雜區。可以在基底208上及/或基底208中直接形成各種摻雜區，例如提供p井結構、n井結構、雙井（dual-well）結構、凸起結構或前述之組合。可以進行離子佈植製程、擴散製程及/或其他合適的摻雜製程以形成各種摻雜區。在一些實施例中，在n型井上方形成p型全繞式閘極裝置及/或p型鰭式場效電晶體（FinFET）裝置，而在p型井上方形成n型全繞式閘極裝置及/或n型鰭式場效電晶體裝置。裝置結構206a和206b各自可以單獨地是n型或p型裝置。
隔離結構210可以包含氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、低介電常數介電材料及/或其他合適的絕緣材料。隔離結構210可以是淺溝槽隔離（shallow trench isolation，STI）部件。可能是其他隔離結構，例如場氧化物、矽局部氧化（Local Oxidation of Silicon，LOCOS）及/或其他合適的結構。隔離結構210可以包含多層結構，例如具有一或多個熱氧化物襯層。
堆疊的鰭片212a和212b各自具有交替堆疊的半導體層220和222。半導體層220中的第一半導體材料與半導體層222中的第二半導體材料在材料及/或組成上不同。第一半導體材料和第二半導體材料各自可以包含矽、鍺、化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦、合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP。在本實施例中，半導體層220包含矽，並且半導體層222包含鍺或矽鍺合金。堆疊的鰭片212a和212b中的半導體層220和222可以另外包含摻質（例如磷、砷、硼及/或銦）以提高待形成的全繞式閘極電晶體的性能。
堆疊的鰭片212a和212b的形成可以藉由在基底208上方磊晶成長半導體層220和222，然後藉由任何合適的方法圖案化以形成單獨的堆疊的鰭片212a和212b。舉例來說，堆疊的鰭片212a和212b可以使用一或多個光微影製程來圖案化，包含雙重圖案化或多重圖案化製程。通常而言，雙重圖案或多重圖案製程結合光微影和自對準製程，其允許產生的圖案的例如節距（pitches）小於使用單一、直接光微影製程可獲得的圖案的節距。舉例來說，在一實施例中，在基底上方形成犧牲層並使用光微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物或心軸（mandrels）藉由蝕刻初始半導體層220、222和基底208來圖案化堆疊的鰭片212a和212b。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching，RIE）及/或其他合適的製程。在繪示的實施例中，堆疊的鰭片212a和212b在相同方向上縱向延伸（縱向軸線平行）。在一些實施例中，核心區202中的堆疊的鰭片212a在一方向（例如沿Y方向）上縱向延伸，而I/O區204中的堆疊的鰭片212b可以在不同方向上縱向延伸，例如在垂直方向（例如沿X方向）或其他方向。
虛設閘極結構216為金屬閘極堆疊保留區並且包含虛設界面層230、虛設閘極電極232、第一閘極硬遮罩層234和第二閘極硬遮罩層236。在每個堆疊的鰭片212a和212b的頂部和側壁表面上方以及隔離結構210的頂表面上方形成虛設界面層230。虛設界面層230可以包含介電材料，例如氧化物層（例如SiO
2）或氮氧化物層（例如SiON），並且可以藉由化學氧化、熱氧化、原子層沉積（atomic layer depositionALD）、化學氣相沉積（chemical vapor deposition，CVD）及/或其他合適的方法來沉積。
虛設閘極電極232可以包含多晶矽（poly-Si）並且可以藉由合適的沉積製程形成，例如低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）和電漿輔助化學氣相沉積（plasma-enhanced CVD，PECVD）。第一閘極硬遮罩層234和第二閘極硬遮罩層236各自可以包含一或多層介電材料，例如氧化矽及/或氮化矽，並且可以藉由化學氣相沉積或其他合適的方法形成。舉例來說，第一閘極硬遮罩層234可以包含鄰近虛設閘極電極232的氧化矽層，並且第二閘極硬遮罩層236可以包含氮化矽層。可以藉由光微影和蝕刻製程將虛設界面層230、虛設閘極電極232、第一閘極硬遮罩層234和第二閘極硬遮罩層236圖案化。
為了清楚地描述和說明，第4～6圖包含沿第3圖所示之剖面A-A的全繞式閘極核心裝置結構206a的部分剖面圖，剖面A-A沿堆疊的鰭片212a的長度方向穿過相應的通道區（在Y-Z平面中）。全繞式閘極I/O裝置結構206b在Y-Z平面中的剖面圖與第4～6圖所示的相似，並為了簡化而省略。第7～20圖包含半導體裝置200沿第3圖所示之剖面B-B的局部剖面圖，剖面B-B沿垂直於堆疊的鰭片212a和212b的長度方向的方向穿過多個通道區（在X-Z平面中）。
在操作104，方法100（第2A圖）在虛設閘極結構216的側壁上方形成閘極間隔物238，如第4圖所示。閘極間隔物238可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或前述之組合，並且可以包含一或多層材料。閘極間隔物238可以藉由在半導體裝置200上方沉積間隔物材料作為毯覆層來形成。然後藉由非等向性蝕刻製程蝕刻間隔物材料。間隔物材料在虛設閘極結構216的側壁上的部分成為閘極間隔物238。操作104進一步在源極/汲極（S/D）區中形成源極/汲極部件240，如第5圖所示。舉例來說，操作104可以蝕刻凹槽進入堆疊的鰭片212a和212b，並在凹槽中磊晶成長半導體材料。半導體材料可以升高到相應鰭片的頂表面之上。操作104可以為n型和p型裝置分別形成源極/汲極部件240。舉例來說，操作104可以採用用於n型裝置的n型摻雜矽和用於p型裝置的p型摻雜矽鍺形成源極/汲極部件240。操作104可以進一步在源極/汲極部件240上方形成接觸蝕刻停止層（contact etch stop，CESL）242，並在接觸蝕刻停止層242上方形成層間介電（inter-layer dielectric，ILD）層244。接觸蝕刻停止層242可以包含具有氧（O）或碳（C）元素的氮化矽、氮氧化矽、氮化矽及/或其他材料；並且可以藉由化學氣相沉積、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積或其他合適的方法形成。層間介電層244可以包含四乙氧基矽烷（tetraethylorthosilicate，TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、熔融矽玻璃（fused silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、摻雜硼的矽玻璃（boron doped silicon glass，BSG）及/或其他合適的介電材料。層間介電層244的形成可以藉由電漿輔助化學氣相沉積或可流動式化學氣相沉積（flowable CVD，FCVD）或其他合適的方法。可以在操作104之後進行化學機械研磨（CMP）製程以移除過多的介電材料。在一些實施例中，化學機械研磨製程也移除閘極硬遮罩234和236並暴露出虛設閘極電極232。
在操作106，方法100（第2A圖）移除虛設閘極電極232和虛設界面層230，產生閘極溝槽246，如第6圖所示。操作106可以包含一或多個蝕刻製程，其對虛設閘極電極232和虛設界面層230中的材料有選擇性。藉由選擇抗蝕刻閘極間隔物238和層間介電層244的蝕刻劑，閘極間隔物238和層間介電層244暴露在閘極溝槽246中的部分沒有明顯的蝕刻損失。這可能會增加光微影製程的耐受度（tolerance）。蝕刻製程可以包含任何合適的蝕刻技術，例如濕式蝕刻、乾式蝕刻、反應離子蝕刻、灰化（ashing）及/或其他蝕刻方法。在一範例中，蝕刻製程是乾式蝕刻製程，其使用以氟為主的蝕刻劑（例如CF
4、CHF
3、CH
2F
2等）。在操作106之後，堆疊的鰭片212a和212b暴露在閘極溝槽246中，如第7圖所示。
在操作108，方法100（第2A圖）從閘極溝槽246釋放全繞式閘極裝置結構206a和206b的通道區中的通道構件，如第8圖所示。在繪示的實施例中，通道構件是奈米片。用語奈米片在本文中用於表示具有奈米級或甚至微米級尺寸並具有細長形狀的任何材料部分，與此部分的剖面形狀無關。因此，此用語指代圓形和大致圓形剖面的細長材料部分，以及包含例如圓柱形或大致矩形剖面的樑狀或棒狀材料部分。為了簡化和清楚，在操作108之後，半導體層220被表示為奈米片220。在本實施例中，半導體層220包含晶體矽，並且半導體層222包含矽鍺。可以選擇性地移除多個半導體層222。在一些實施方式中，選擇性移除製程包含使用合適的氧化劑（例如臭氧（O
3））來氧化多個半導體層222。此後，可以選擇性地移除氧化的半導體層222。為了進一步實施此實施例，操作110包含乾式蝕刻製程以選擇性地移除半導體層222，例如藉由在500°C至700°C的溫度下施加HCl氣體、或施加CF
4、SF
6和CHF
3的氣體混合物。此時，如第8圖所示，在全繞式閘極核心裝置結構206a的通道區和全繞式閘極I/O裝置結構206b的通道區形成垂直堆疊的奈米片220。雖然第8圖對每個堆疊繪示四個奈米片220，但在各種實施例中可以存在更少或更多垂直堆疊的奈米片220。舉例來說，每個全繞式閘極裝置結構中的奈米片220的數量可以在2至10的範圍。
在操作110，方法100（第2A圖）在奈米片220上形成閘極氧化物層（或稱為界面層）248並包覆所有奈米片220。閘極氧化物層248可以包含氧化矽（SiO
2），其可以藉由電漿輔助原子層沉積形成。或者，閘極氧化物層248的形成可以藉由化學氣相沉積、使用水蒸汽（H
2O）或O
2的熱氧化、或使用例如過氧化氫（H
2O
2）或臭氧（O
3）的氧化劑之氣相或液相化學氧化。閘極氧化物層248具有適合核心應用的厚度，例如約5 Å至約20 Å的厚度。在此階段，核心區202和I/O區204上的閘極氧化物層248的厚度大致相同。為了清楚，閘極氧化物層248包覆全繞式閘極核心裝置結構206a的奈米片220的部分表示為閘極氧化物層248a；閘極氧化物層248包覆全繞式閘極I/O裝置結構206b的奈米片220之其他部分表示為閘極氧化物層248b。
在操作112，方法100（第2A圖）在閘極溝槽246中形成高介電常數介電層250，如第10圖所示，藉此分別在全繞式閘極核心裝置結構206a和全繞式閘極I/O裝置結構206b的通道區中形成閘極介電層252a和252b（統稱為閘極介電層252）。為了清楚，高介電常數介電層250包覆全繞式閘極核心裝置結構206a的閘極氧化物層248a的部分表示為高介電常數介電層250a；高介電常數介電層250包覆全繞式閘極I/O裝置結構206b的閘極氧化物層248b的其他部分表示為高介電常數介電層250b。換言之，閘極介電層252a包含包覆全繞式閘極核心裝置結構206a的奈米片220之閘極氧化物層248a以及包覆閘極氧化物層248a的高介電常數介電層250a，而閘極介電層252b包含包覆全繞式閘極I/O裝置結構206b的奈米片220之閘極氧化物層248b以及包覆閘極氧化物層248b的高介電常數介電層250b。在繪示的實施例中，閘極氧化物層248a和248b以及高介電常數介電層250a和250b被沉積為大致共形的層。核心區202和I/O區204上方的高介電常數介電層250的厚度大致相同。高介電常數介電層250的沉積可以使用任何合適的技術，例如原子層沉積、化學氣相沉積、金屬有機化學氣相沉積（metal-organic CVD，MOCVD）、物理氣相沉積、熱氧化、前述之組合及/或其他合適的技術。高介電常數介電層250可以包含金屬氧化物（例如LaO、AlO、ZrO、TiO、Ta
2O
5、Y
2O
3、SrTiO
3（STO）、BaTiO
3（BTO）、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、(Ba,Sr)TiO
3（BST）、Al
2O
3等）、金屬矽酸鹽（例如HfSiO、LaSiO、AlSiO等）、金屬或半導體氮化物、金屬或半導體氮氧化物、前述之組合及/或其他合適的材料。在具體範例中，高介電常數介電層250的厚度為約30 Å至約100 Å。
在操作114，方法100（第2A圖）在核心區202和I/O區204兩者中沉積厚度調製層260，如第11圖所示。厚度調製層260包覆閘極介電層252a和252b，也被稱為蓋層260。厚度調製層260可以包含一或多個材料層。厚度調製層260包含對來自周圍環境的氧具有更高親和力的材料。如將在下文進一步詳細解釋的，厚度調製層260將有助於將氧從周圍環境轉移到閘極氧化物層248b下方的奈米片220之晶體矽的頂部，用於閘極氧化物再成長製程。厚度調製層260可以是金屬層，其包含金屬或金屬化合物（例如金屬氮化物），例如TiN、AlN、WN或前述之組合，例如TiAlN或TiAlC。厚度調製層260也可以由金屬氧化物形成，例如TiO、AlO或前述之組合。沉積方法包含物理氣相沉積、化學氣相沉積、原子層沉積或其他合適的方法。選擇厚度調製層260的厚度，使得相鄰包覆的通道構件之間的間隙（具有第11圖表示的垂直距離「d」）不閉合。在一些實施例中，垂直距離d至少為0.9 nm，這使得厚度調製層260能夠從所有方向吸收來自周圍環境的氧並大致均勻地輸送到下方的奈米片220。厚度調製層260的厚度可以為約10 Å至約30 Å。厚度小於10 Å可能無法提供足夠的氧親和性，而厚度大於30 Å可能會關閉相鄰包覆的通道構件之間的間隙、或者需要通道構件之間更大的距離來容納如此厚的蓋層，進而增加裝置長寬比。
在操作116，方法100（第2B圖）沉積犧牲層262包覆厚度調製層260，如第12圖所示。在繪示的實施例中，犧牲層262填充相鄰包覆的奈米片220之間的間隙，並在間隙外具有約2 Å至約20 Å的厚度。犧牲層262作為佔位元件並保留相鄰包覆的奈米片220之間的間隙，以防止在後續製程中使用的化學物質（例如光阻材料）洩漏到相對狹窄的間隙中並密封間隙。犧牲層262可以包含一或多個材料層。在繪示的實施例中，犧牲層262包含在填充窄間隙中表現出強間隙填充能力並在隨後的選擇性蝕刻製程中相對容易移除的良好蝕刻對比度的材料。在一些實施例中，犧牲層262是金屬氧化物層。在進一步的實施例中，犧牲層262包含富含金屬的AlO，例如約1.05：1或約2：1的Al：O比率。沉積方法包含物理氣相沉積、化學氣相沉積、原子層沉積或其他合適的方法。
在操作118，方法100（第2B圖）從全繞式閘極裝置結構206a和206b的頂部和外側壁表面部分地移除犧牲層262，其中保留犧牲層262堆疊在相鄰包覆的奈米片220之間的部分，如第13圖所示。可以例如藉由濕式蝕刻、乾式蝕刻、反應離子蝕刻或其他合適的蝕刻方法移除犧牲層262。在一範例中，在非等向性蝕刻製程中部分地移除犧牲層262，使得堆疊在相鄰包覆的奈米片220之間的犧牲層262的部分完好無損。在另一範例中，在濕式蝕刻製程中部分地移除犧牲層262。（例如藉由計時器）控制蝕刻時間，使得犧牲層262堆疊在相鄰包覆的奈米片220之間的部分由於負載效應（loading effect）而比暴露在間隙之外的其他部分蝕刻得更慢並大致保留。
在操作120，方法100（第2B圖）形成覆蓋全繞式閘極I/O裝置結構206b並暴露出全繞式閘極核心裝置結構206a的圖案化遮罩層264，如第14圖所示。在一些實施例中，遮罩層264是光阻層，例如底部抗反射塗層（bottom antireflective coating，BARC）層。犧牲層262堆疊在相鄰包覆的奈米片220之間的剩餘部分防止遮罩層264的光阻材料洩漏到間隙中，這是難以移除的。在形成遮罩層264時，操作120可以包含微影製程（例如光微影或電子束微影），其可以更包含光阻塗層（例如旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥（例如旋轉乾燥及/或硬烘烤）、其他合適的微影技術及/或前述之組合。
在操作122，方法100（第2B圖）在蝕刻製程中從全繞式閘極核心裝置結構206a移除厚度調製層260和犧牲層262，如第15圖所示。蝕刻製程可以包含任何合適的蝕刻技術，例如濕式蝕刻、乾式蝕刻、反應離子蝕刻、灰化及/或其他蝕刻方法。在一範例中，蝕刻製程是使用以氟為主的蝕刻劑（例如CF
4、CHF
3、CH
2F
2等）之乾式蝕刻製程或使用以HF為主的濕式蝕刻劑的濕式蝕刻製程。在操作122之後，可以移除遮罩層264，例如藉由蝕刻、灰化或光阻剝除。此時，僅保留全繞式閘極I/O裝置結構206b中的厚度調製層260和犧牲層262，如第16圖所示。
在操作124中，從全繞式閘極I/O裝置結構206b中移除堆疊在相鄰包覆的奈米片220之間的間隙之間的犧牲層262的剩餘部分，如第17圖所示。犧牲層262的移除可以例如藉由濕式蝕刻製程。在一些實施例中，濕式蝕刻製程可以包含在稀氫氟酸（DHF）、氫氧化鉀（KOH）溶液、氨、含有氫氟酸（HF）、硝酸（HNO
3）及/或乙酸（CH
3COOH）的溶液或其他合適的濕式蝕刻劑中蝕刻。此時，僅保留在全繞式閘極I/O裝置結構206b中的包覆閘極介電層252b的厚度調製層260，並且此厚度調製層260完全被周圍環境包圍。
在操作126，方法100（第2B圖）進行退火製程（由第18圖中的箭頭270所示）以在閘極氧化物層248b上啟動氧化物再成長製程，使得全繞式閘極I/O裝置結構206b中的奈米片220被消耗並化學轉化為氧化矽。在一些實施例中，全繞式閘極I/O裝置結構206b中的整個氧化物層的厚度可以增加約30%至約50%。退火製程包含具有含氧周圍環境的尖波退火（spike annealing）製程，初始溫度在約500°C和約700°C之間，並且峰值溫度在約700°C和約900°C之間。在升高的溫度下，厚度調製層260從周圍環境中吸收氧並經由擴散將氧輸送到下方的層中。先前由犧牲層262保留之相鄰包覆的通道構件之間的間隙允許厚度調製層260從所有方向大致均勻地吸收氧。
第18圖也繪示I/O區204中的區域272的放大圖。箭頭274被繪示以指示由於厚度調製層260的氧傳輸而導致的區域272中氧原子的移動。當氧原子到達閘極氧化物層248b和奈米片220之間的界面時，氧原子與奈米片220的矽原子發生化學反應並形成氧化矽。因此，在閘極氧化物層248b下方形成額外的氧化矽層221。額外的氧化矽層221是藉由消耗奈米片220外部的晶體矽形成的，導致全繞式閘極I/O裝置結構206b中奈米片220的寬度和高度尺寸都縮小。在一些實施例中，全繞式閘極I/O裝置結構206b中的通道構件的寬度和高度（在X-Z平面中）各自變得比全繞式閘極核心裝置結構206a中的寬度和高度小約1.5 Å至約2.5 Å。相較於閘極氧化物層248b，額外氧化矽層221中的氧化物組成由於不同的成長製程可能具有較小的密度。舉例來說，藉由氣相H
2O
2化學氧化製程形成的閘極氧化物層248b可以具有約2.65 g/cm
3的氧化矽密度，而藉由在退火製程270下由矽消耗形成形成的額外氧化矽層221可以具有約2.55 g/cm
3的氧化矽密度。在一些實施例中，額外的氧化矽層221是氧化矽和矽的混合化合物，使得氧化矽在靠近閘極氧化物層248b處具有較高的莫耳百分比，並在遠離閘極氧化物層248b處具有較低的莫耳百分比。在進一步的實施例中，額外的氧化矽層221是氧化矽和晶體矽的混合化合物。或者，氧原子侵入矽的晶格和尖波退火製程可能會破壞晶格並導致氧化矽和多晶矽或非晶矽的混合化合物。閘極氧化物層248b和額外的氧化矽層221統稱為閘極氧化物層248b’，相較於核心區202中的閘極氧化物層248a具有增加的厚度。
退火製程也將氧從厚度調製層260輸送至高介電常數介電層250b中。高介電常數介電層250b因此可以具有比高介電常數介電層250a中更高的氧濃度。此外，高介電常數介電層250b中氧的莫耳百分比可以具有梯度，當靠近厚度調製層260時較高，而當遠離厚度調製層260時較低。在退火製程期間，厚度調製層260的底部中的金屬元素也可以與高介電常數介電層250b的頂部混合以形成混合化合物。舉例來說，當高介電常數介電層250b包含Hf且厚度調製層260包含Ti時，混合化合物可以包含合金氧化物HfTiO。此外，在退火製程期間，高介電常數介電層250b的底部可以與閘極氧化物層248b的頂部混合以形成金屬矽酸鹽。舉例來說，當高介電常數介電層250b包含Hf時，金屬矽酸鹽為矽酸鉿（HfSiO
4）。在特定範例中，在退火製程之後，高介電常數介電層250b的頂部包含合金氧化物（例如HfTiO）、中間部分包含高介電常數金屬氧化物（例如HfO
2）以及底部包含金屬矽酸鹽（例如HfSiO
4）。作為比較，核心區202中的高介電常數介電層250a包含大致均勻分佈的高介電常數金屬氧化物（例如HfO
2）。
在操作128，方法100（第2B圖）在選擇性蝕刻製程中移除厚度調製層260，暴露出閘極溝槽246中的閘極介電層252a和252b，如第19圖所示。選擇性蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）及/或其他合適的製程。由於閘極氧化物層248a和248b’的厚度不同，核心區202中的閘極介電層252a的厚度小於I/O區204中的閘極介電層252b的厚度。
在操作130，方法100（第2B圖）在閘極溝槽246中形成閘極電極層282，分別在核心區202和I/O區204中包覆閘極介電層252a和252b。閘極電極層282是包含一或多個金屬層的導電層，例如一（些）功函數金屬層、一（些）導電阻擋層和一（些）金屬填充層。對於可以使用不同金屬層的n型和p型電晶體，可以分別形成閘極電極層282。功函數金屬層可以是p型或n型功函數層。p型功函數層包含有效功函數足夠大的金屬，選自但不限於氮化鈦（TiN）、氮化鉭（TaN）、釕（Ru）、鉬（Mo）、鎢（W）、鉑（Pt）或前述之組合的群組。n型功函數層包含有效功函數足夠低的金屬，選自但不限於鈦（Ti）、鋁（Al）、碳化鉭（TaC）、碳化鉭（TaCN）、鉭氮化矽（TaSiN）、鈦矽氮化物（TiSiN）或前述之組合的群組。閘極電極層282可以包含多個功函數金屬層，例如第一金屬層和第二金屬層。作為範例，第一金屬層可以包含TiN，並且第二金屬層可以包含TiAl或Ti、Ta、C、Al的其他組合，例如TiAlC或TaAlC。閘極電極層282也包含金屬填充層。金屬填充層可以包含鋁（Al）、鎢（W）、鈷（Co）及/或其他合適的材料。在各種實施例中，閘極電極層282的金屬填充層的形成可以藉由電鍍、原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程。在各種實施例中，可以進行化學機械研磨製程以從閘極堆疊的金屬層移除過多的金屬，藉此提供大致平坦的頂表面。
在方法100（第2B圖）的操作132，半導體裝置200可以經歷進一步製程以形成本技術領域已知的各種部件和區域。舉例來說，後續製程可以形成接觸開口、接觸金屬以及各種接觸件/導孔（vias）/線和多層互連部件（例如金屬層和層間介電質），其被配置以連接各種部件以形成功能電路，功能電路可以包含一或多個多閘極裝置。在進一步範例中，多層互連可以包含例如導孔或接觸件的垂直互連，以及例如金屬線的水平互連。各種互連部件可以採用各種導電材料，包含銅、鎢及/或矽化物。在一範例中，使用鑲嵌及/或雙鑲嵌製程來形成銅相關的多層互連結構。此外，可以在方法100之前、期間和之後實施額外的製程步驟，並且可以根據方法100的各種實施例替換或消除上述的一些製程步驟。
本發明實施例的一或多個實施例為半導體裝置及其形成提供許多益處，但並非用於限制。舉例來說，本發明實施例在同一基底上和同一積體電路中提供多閘極高速電晶體和多閘極高壓電晶體。多閘極高速電晶體，例如全繞式閘極高速電晶體，放置在積體電路的核心區中，用於實現高速電路或SRAM，而多閘極高壓電晶體，例如全繞式閘極高壓電晶體，放置在積體電路的I/O區中，用於實現I/O電路或靜電放電電路。多閘極高速裝置和多閘極高壓裝置具有不同的閘極氧化物層厚度，以在不同區域產生性能差異。本實施例使電路設計者能夠藉由選擇不同的閘極氧化物厚度來最佳化積體電路不同區域中的電路。
在一例示性面向，本發明實施例關於一種方法。此方法包含一種方法。此方法包含在基底上方提供具有第一通道構件和第二通道構件的結構，其中第一通道構件位於結構的第一區中，並且第二通道構件位於結構的第二區中；在第一通道構件上方形成第一氧化物層並在第二通道構件上方形成第二氧化物層；在第一氧化物層上方形成第一介電層並在第二氧化物層上方形成第二介電層；在第二介電層上方而非第一介電層上方形成蓋層；以及進行退火製程以增加蓋層下方的第二氧化物層的厚度。在一些實施例中，蓋層的形成包含在第一介電層和第二介電層上方沉積蓋層；在第二介電層上方形成覆蓋蓋層的一部分之圖案化遮罩；以及從第一介電層移除蓋層的另一部分。在一些實施例中，此方法更包含在蓋層上方沉積犧牲層；以及蝕刻犧牲層的多個垂直部分，而第一區中的犧牲層的第一水平部分和第二區中的犧牲層的第二水平部分保持大致完整。在一些實施例中，此方法更包含在蝕刻犧牲層的垂直部分之後，形成圖案化遮罩覆蓋犧牲層的第一水平部分和第二介電層上方的蓋層；以及蝕刻犧牲層的第二水平部分。在一些實施例中，犧牲層是金屬氧化物層。在一些實施例中，蓋層是金屬氮化物層。在一些實施例中，退火製程的進行包含尖波退火製程，其具有含氧周圍環境、攝氏約500度至攝氏約700度的初始溫度以及攝氏約700度至攝氏約900度的峰值溫度。在一些實施例中，第一氧化物層和第二氧化物層的形成包含用H
2O
2處理第一通道構件和第二通道構件。在一些實施例中，第一區是結構的核心區且第二區是結構的輸入/輸出（I/O）區。在一些實施例中，在進行退火製程之後，第二氧化物層的厚度比第一氧化物層的厚度大約30%至約50%。
在另一例示性面向，本發明實施例關於一種方法。此方法包含在第一鰭片中形成多個第一懸浮層並在第二鰭片中形成多個第二懸浮層；形成包覆環繞第一鰭片中的第一懸浮層的第一界面層和包覆環繞第二鰭片中的第二懸浮層的第二界面層；形成包覆環繞第一界面層的第一高介電常數介電層和包覆環繞第二界面層的第二高介電常數介電層；沉積包覆環繞第一高介電常數介電層和第二高介電常數介電層的金屬層；從第一高介電常數介電層移除金屬層；進行退火製程，其中在退火製程期間，周圍環境中的氧被驅動經過金屬層、第二高介電常數介電層和第二界面層並到達第二懸浮層的外部，使得第二懸浮層的外部轉化為氧化物層；以及沉積包覆環繞第一高介電常數介電層的第一閘極電極層和包覆環繞第二高介電常數介電層的第二閘極電極層。在一些實施例中，此方法更包含在進行退火製程之後，從第二高介電常數介電層移除金屬層。在一些實施例中，此方法更包含在從第一高介電常數介電層移除金屬層之前，沉積犧牲層填充相鄰的第二懸浮層之間的間隙；以及形成圖案化遮罩覆蓋第二鰭片。在一些實施例中，在沉積犧牲層之後，犧牲層也填充相鄰的第一懸浮層之間的間隙。在一些實施例中，金屬層包含TiN、AlN、TiAlN、WN和TiAlC之一。在一些實施例中，從第二懸浮層的外部轉化之氧化物層的厚度為第一界面層的厚度的約30%至約50%。
在另一例示性面向，本發明實施例關於一種積體電路。此積體電路包含具有第一區和第二區的基底；位於第一區中的第一全繞式閘極（GAA）裝置，第一全繞式閘極裝置包含沿第一方向縱向延伸的第一通道構件，以及包覆第一通道構件的通道區的第一閘極結構，第一閘極結構包含第一界面層；以及位於第二區中的第二全繞式閘極裝置，第二全繞式閘極裝置包含沿第一方向縱向延伸的第二通道構件，以及包覆第二通道構件的通道區的第二閘極結構，第二閘極結構包含第二界面層，第二界面層具有鄰近第二通道構件的第一部分和在第一部分上方的第二部分，第一部分的密度小於第二部分的密度。在一些實施例中，第二界面層的第一部分具有在第二方向上測量的第一厚度，第二方向大致垂直於第一方向，第二界面層的第二部分具有在第二方向上測量的第二厚度，並且第一界面層具有在第二方向上測量的第三厚度，並且其中第二厚度大致等於第三厚度。在一些實施例中，第一厚度為第二厚度的約30%至約50%。在一些實施例中，第二界面層的第一部分是氧化矽和矽的複合層。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
10:積體電路
12:核心區
14:I/O區
20,24:全繞式閘極裝置
26:通道構件
27,208:基底
28a,28b,252,252a,252b:閘極介電層
30a,30b:界面層
32a,32b,250,250a,250b:高介電常數介電層
100:方法
102,104,106,108,110,112,114,116,118,120,122,124:操作
126,128,130,132:操作
200:半導體結構
202:第一區
204:第二區
206a,206b:裝置結構
210:隔離結構
212a,212b:鰭片
216:虛設閘極結構
220,222:半導體層
221:額外的氧化矽層
230:虛設界面層
232:虛設閘極電極
234:第一閘極硬遮罩層
236:第二閘極硬遮罩層
238:閘極間隔物
240:源極/汲極部件
242:接觸蝕刻停止層
244:層間介電層
246:閘極溝槽
248,248a,248b,248b’:閘極氧化物層
260:厚度調製層
262:犧牲層
264:遮罩層
270:退火製程
272:區域
274:氧原子的移動
282:閘極電極層
A-A,B-B:剖面
d,D1,D2:距離
H1,H2:厚度
S:間距
W:寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A和1B圖根據本發明實施例的面向繪示半導體裝置的示意性方框圖和核心和I/O區中的兩個多閘極電晶體之相應的局部剖面圖。
第2A和2B圖根據本發明實施例的面向繪示形成第1A～1B圖所示之多閘極電晶體的方法的流程圖。
第3圖根據本發明實施例的面向繪示半導體裝置的圖解透視圖。
第4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19和20圖根據本發明實施例的各種實施例繪示根據第2A和2B圖的方法的製造製程期間之半導體結構的剖面圖。
200:半導體結構
202:第一區
204:第二區
206a,206b:裝置結構
208:基底
210:隔離結構
220:半導體層
221:額外的氧化矽層
246:閘極溝槽
248a,248b,248b’:閘極氧化物層
250a,250b:高介電常數介電層
252a,252b:閘極介電層
260:厚度調製層
270:退火製程
272:區域
274:氧原子的移動
Claims (10)
- 一種積體電路的形成方法，包括：在一基底上方提供具有一第一通道構件和一第二通道構件的一結構，其中該第一通道構件位於該結構的一第一區中，並且該第二通道構件位於該結構的一第二區中；在該第一通道構件上方形成一第一氧化物層並在該第二通道構件上方形成一第二氧化物層；在該第一氧化物層上方形成一第一介電層並在該第二氧化物層上方形成一第二介電層；在該第二介電層上方而非該第一介電層上方形成一蓋層；以及在暴露出該第一介電層的同時進行退火製程以增加該蓋層下方的該第二氧化物層的厚度。
- 如請求項1之積體電路的形成方法，更包括：在該蓋層上方沉積一犧牲層；以及蝕刻該犧牲層的多個垂直部分，而該第一區中的該犧牲層的一第一水平部分和該第二區中的該犧牲層的一第二水平部分保持大致完整。
- 如請求項2之積體電路的形成方法，更包括：在蝕刻該犧牲層的該些垂直部分之後，形成一圖案化遮罩覆蓋該犧牲層的該第一水平部分和該第二介電層上方的該蓋層；以及蝕刻該犧牲層的該第二水平部分。
- 如請求項1至3中任一項之積體電路的形成方法，其中該退火製程的進行包含尖波退火製程，該尖波退火製程具有含氧周圍環境、攝氏約500 度至攝氏約700度的初始溫度以及攝氏約700度至攝氏約900度的峰值溫度。
- 如請求項1至3中任一項之積體電路的形成方法，其中該第一氧化物層和該第二氧化物層的形成包含用H2O2處理該第一通道構件和該第二通道構件。
- 一種積體電路的形成方法，包括：在一第一鰭片中形成複數個第一懸浮層並在一第二鰭片中形成複數個第二懸浮層；形成包覆環繞該第一鰭片中的該些第一懸浮層的一第一界面層和包覆環繞該第二鰭片中的該些第二懸浮層的一第二界面層；形成包覆環繞該第一界面層的一第一高介電常數介電層和包覆環繞該第二界面層的一第二高介電常數介電層；沉積包覆環繞該第一高介電常數介電層和該第二高介電常數介電層的一金屬層；從該第一高介電常數介電層移除該金屬層；在暴露出該第一高介電常數介電層的同時進行退火製程，其中在該退火製程期間，周圍環境中的氧被驅動經過該金屬層、該第二高介電常數介電層和該第二界面層並到達該些第二懸浮層的外部，使得該些第二懸浮層的該外部轉化為氧化物層；以及沉積包覆環繞該第一高介電常數介電層的一第一閘極電極層和包覆環繞該第二高介電常數介電層的一第二閘極電極層。
- 如請求項6之積體電路的形成方法，其中從該第二懸浮層的該外部轉化之該氧化物層的厚度為該第一界面層的厚度的約30%至約50%。
- 一種積體電路，包括：一基底，具有一第一區和一第二區；一第一全繞式閘極裝置，位於該第一區中，該第一全繞式閘極裝置包含：一第一通道構件，沿一第一方向縱向延伸，以及一第一閘極結構，包覆該第一通道構件的通道區，該第一閘極結構包含一第一界面層和一第一高介電常數介電層；以及一第二全繞式閘極裝置，位於該第二區中，該第二全繞式閘極裝置包含：一第二通道構件，沿該第一方向縱向延伸，以及一第二閘極結構，包覆該第二通道構件的通道區，該第二閘極結構包含一第二界面層和一第二高介電常數介電層，該第二界面層具有鄰近該第二通道構件的一第一部分和在該第一部分上方的一第二部分，該第一部分的密度小於該第二部分的密度，其中該第二高介電常數介電層的頂部包含合金氧化物且底部包含金屬矽酸鹽，該第一高介電常數介電層包含大致均勻分佈的高介電常數金屬氧化物。
- 如請求項8之積體電路，其中該第二界面層的該第一部分具有在一第二方向上測量的一第一厚度，該第二方向大致垂直於該第一方向，該第二界面層的該第二部分具有在該第二方向上測量的一第二厚度，並且該第一界面層具有在該第二方向上測量的一第三厚度，並且其中該第二厚度大致等於該第三厚度。
- 如請求項8或9之積體電路，其中該第二界面層的該第一部分是氧化矽和矽的複合層。
Applications Claiming Priority (2)
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|---|---|---|---|
| US17/461,849 US11894276B2 (en) | 2021-08-30 | 2021-08-30 | Multiple gate field-effect transistors having various gate oxide thicknesses and methods of forming the same |
| US17/461,849 | 2021-08-30 |
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| Publication Number | Publication Date |
|---|---|
| TW202320222A TW202320222A (zh) | 2023-05-16 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210202323A1 (en) | 2019-12-27 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-all-around devices having gate dielectric layers of varying thicknesses and method of forming the same |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210202323A1 (en) | 2019-12-27 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-all-around devices having gate dielectric layers of varying thicknesses and method of forming the same |
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