JP2815262B2 - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ、より詳
細には一層のポリシリコン電極によって形成されたＤＲ
ＡＭとＥＥＰＲＯＭとを具備した不揮発性メモリに関す
る。
細には一層のポリシリコン電極によって形成されたＤＲ
ＡＭとＥＥＰＲＯＭとを具備した不揮発性メモリに関す
る。
【０００２】
【従来の技術】従来から、揮発性半導体メモリと不揮発
性半導体メモリとを組み合わせた不揮発性メモリが提案
されている。この不揮発性メモリにおける不揮発性半導
体メモリ部は記憶内容の保持の必要性に応じて動作を切
り替えられるようになっており、揮発性メモリ部の記憶
データを不揮発性メモリ部へ転送することができるよう
に構成されている。この種の不揮発性メモリを図面に基
づいて説明する。
性半導体メモリとを組み合わせた不揮発性メモリが提案
されている。この不揮発性メモリにおける不揮発性半導
体メモリ部は記憶内容の保持の必要性に応じて動作を切
り替えられるようになっており、揮発性メモリ部の記憶
データを不揮発性メモリ部へ転送することができるよう
に構成されている。この種の不揮発性メモリを図面に基
づいて説明する。
【０００３】図５に示したように、半導体基板上に３個
のＭＯＳトランジスタＭＴ１、ＭＴ２、ＭＴ３が直列に
形成されており、ＭＯＳトランジスタＭＴ１とＭＯＳト
ランジスタＭＴ２の間にキャパシタＣが接続されてい
る。実際のメモリはこの組み合わせが多数配列されて構
成されているが、便宜上１個の単位セルとして動作する
部分を取り出して説明する。
のＭＯＳトランジスタＭＴ１、ＭＴ２、ＭＴ３が直列に
形成されており、ＭＯＳトランジスタＭＴ１とＭＯＳト
ランジスタＭＴ２の間にキャパシタＣが接続されてい
る。実際のメモリはこの組み合わせが多数配列されて構
成されているが、便宜上１個の単位セルとして動作する
部分を取り出して説明する。
【０００４】この不揮発性メモリはＤＲＡＭ３０部、Ｅ
ＥＰＲＯＭ３１部及び切り替え用トランジスタ３２とか
ら構成されており、ＤＲＡＭ３０部は選択トランジスタ
ＭＴ１とキャパシタＣ、ＥＥＰＲＯＭ３１部はフローテ
ィングゲート型トランジスタＭＴ２から形成されてい
る。図６において、４０はＰ型シリコン基板を示してお
り、シリコン基板４０表面層にはフィールド酸化膜（図
示せず）が形成されることによって活性領域が形成され
ている。活性領域には複数個のＮ+ 拡散層３３、３９、
３８が形成されており、シリコン基板４０上であって、
Ｎ+ 拡散層３３とＮ+ 拡散層３９との間にはゲート絶縁
膜であるＳｉＯ2 膜４１を介して選択ゲート電極Ｇ１が
配設されている。また、Ｎ+ 拡散層３９上にはキャパシ
タ絶縁膜であるＳｉＯ2 膜４２を介してキャパシタ電極
ＣＧが、Ｎ+ 拡散層３９とＮ+ 拡散層３８との間にわた
って、ゲート絶縁膜であるＳｉＯ2 膜４３及びＮ+ 拡散
層３９上に存在するトンネル絶縁膜であるＳｉＯ2 膜４
４を介してフローティングゲート電極３６が、さらに、
Ｎ+ 拡散層３８上からフローティングゲート電極３６上
にわたって切り替え用トランジスタＭＴ３のゲート電極
Ｇ３とフローティングゲート型トランジスタＭＴ２のコ
ントロール電極Ｇ２がＳｉＯ2 膜４５を介して一体化し
て配設されている。
ＥＰＲＯＭ３１部及び切り替え用トランジスタ３２とか
ら構成されており、ＤＲＡＭ３０部は選択トランジスタ
ＭＴ１とキャパシタＣ、ＥＥＰＲＯＭ３１部はフローテ
ィングゲート型トランジスタＭＴ２から形成されてい
る。図６において、４０はＰ型シリコン基板を示してお
り、シリコン基板４０表面層にはフィールド酸化膜（図
示せず）が形成されることによって活性領域が形成され
ている。活性領域には複数個のＮ+ 拡散層３３、３９、
３８が形成されており、シリコン基板４０上であって、
Ｎ+ 拡散層３３とＮ+ 拡散層３９との間にはゲート絶縁
膜であるＳｉＯ2 膜４１を介して選択ゲート電極Ｇ１が
配設されている。また、Ｎ+ 拡散層３９上にはキャパシ
タ絶縁膜であるＳｉＯ2 膜４２を介してキャパシタ電極
ＣＧが、Ｎ+ 拡散層３９とＮ+ 拡散層３８との間にわた
って、ゲート絶縁膜であるＳｉＯ2 膜４３及びＮ+ 拡散
層３９上に存在するトンネル絶縁膜であるＳｉＯ2 膜４
４を介してフローティングゲート電極３６が、さらに、
Ｎ+ 拡散層３８上からフローティングゲート電極３６上
にわたって切り替え用トランジスタＭＴ３のゲート電極
Ｇ３とフローティングゲート型トランジスタＭＴ２のコ
ントロール電極Ｇ２がＳｉＯ2 膜４５を介して一体化し
て配設されている。
【０００５】このように構成された不揮発性メモリにお
いて、選択トランジスタＭＴ１の端子３３は、通常、シ
リコン基板４０のＮ+ 拡散層３３となり、メモリの列線
に接続され、選択ゲート電極Ｇ１に接続された端子３４
はメモリの行線に接続されている。また、キャパシタＣ
はシリコン基板４０のＮ+ 拡散層３９を一方の電極と
し、さらにキャパシタ電極ＣＧに接続された端子３５か
ら所定の電圧が印加される。一体化して形成された切り
替え用トランジスタＭＴ３のゲート電極Ｇ３とコントロ
ール電極Ｇ２には、これに接続された端子３７から所定
の電圧が印加される。また、切り替え用トランジスタＭ
Ｔ３の端子３８は、通常、シリコン基板４０のＮ+ 拡散
層３８となり、メモリの列線に接続されている。
いて、選択トランジスタＭＴ１の端子３３は、通常、シ
リコン基板４０のＮ+ 拡散層３３となり、メモリの列線
に接続され、選択ゲート電極Ｇ１に接続された端子３４
はメモリの行線に接続されている。また、キャパシタＣ
はシリコン基板４０のＮ+ 拡散層３９を一方の電極と
し、さらにキャパシタ電極ＣＧに接続された端子３５か
ら所定の電圧が印加される。一体化して形成された切り
替え用トランジスタＭＴ３のゲート電極Ｇ３とコントロ
ール電極Ｇ２には、これに接続された端子３７から所定
の電圧が印加される。また、切り替え用トランジスタＭ
Ｔ３の端子３８は、通常、シリコン基板４０のＮ+ 拡散
層３８となり、メモリの列線に接続されている。
【０００６】
【発明が解決しようとする課題】上記した不揮発性メモ
リはフローティングゲート型トランジスタＭＴ２から形
成されているために、ポリシリコンゲート構造が２層に
なっており、同一基板上にこの種の不揮発性メモリと、
論理回路等の他のデバイスとを形成する場合には、製造
工程が複雑なものになるという課題があった。
リはフローティングゲート型トランジスタＭＴ２から形
成されているために、ポリシリコンゲート構造が２層に
なっており、同一基板上にこの種の不揮発性メモリと、
論理回路等の他のデバイスとを形成する場合には、製造
工程が複雑なものになるという課題があった。
【０００７】本発明はこのような課題を鑑みなされたも
のであり、同一基板上に論理回路等の他のデバイスとと
もに形成する場合にも、製造工程が複雑なものとならな
いように製造することができる不揮発性メモリを提供す
ることを目的としている。
のであり、同一基板上に論理回路等の他のデバイスとと
もに形成する場合にも、製造工程が複雑なものとならな
いように製造することができる不揮発性メモリを提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
基板上に複数の不純物拡散層を有する同一活性領域に形
成された選択トランジスタとキャパシタとからなるＤＲ
ＡＭと、前記キャパシタに隣接するフローティングゲー
ト型トランジスタと補助トランジスタとからなるＥＥＰ
ＲＯＭとを具備しており、前記選択トランジスタは第１
の不純物拡散層と第２の不純物拡散層との間にゲート酸
化膜を介して配設された選択ゲート電極を有し、前記キ
ャパシタは前記第２の不純物拡散層を一方の電極とし
て、該電極上にキャパシタ絶縁膜を介して配設されたキ
ャパシタゲート電極を有し、前記フローティングゲート
型トランジスタは前記第２の不純物拡散層上から第３の
不純物拡散層にかけて、ゲート酸化膜とトンネル絶縁膜
とを介して配設されたフローティングゲート電極と、該
フローティングゲート電極の下方であって前記活性領域
と独立した活性領域に形成された第４の不純物拡散層を
コントロールゲート電極として有し、さらに、補助トラ
ンジスタは前記第３の不純物拡散層と第５の不純物拡散
層との間にゲート酸化膜を介して配設された補助ゲート
電極を有している不揮発性メモリが提供される。
基板上に複数の不純物拡散層を有する同一活性領域に形
成された選択トランジスタとキャパシタとからなるＤＲ
ＡＭと、前記キャパシタに隣接するフローティングゲー
ト型トランジスタと補助トランジスタとからなるＥＥＰ
ＲＯＭとを具備しており、前記選択トランジスタは第１
の不純物拡散層と第２の不純物拡散層との間にゲート酸
化膜を介して配設された選択ゲート電極を有し、前記キ
ャパシタは前記第２の不純物拡散層を一方の電極とし
て、該電極上にキャパシタ絶縁膜を介して配設されたキ
ャパシタゲート電極を有し、前記フローティングゲート
型トランジスタは前記第２の不純物拡散層上から第３の
不純物拡散層にかけて、ゲート酸化膜とトンネル絶縁膜
とを介して配設されたフローティングゲート電極と、該
フローティングゲート電極の下方であって前記活性領域
と独立した活性領域に形成された第４の不純物拡散層を
コントロールゲート電極として有し、さらに、補助トラ
ンジスタは前記第３の不純物拡散層と第５の不純物拡散
層との間にゲート酸化膜を介して配設された補助ゲート
電極を有している不揮発性メモリが提供される。
【０００９】本発明における不揮発性メモリは半導体基
板上の同一活性領域にＤＲＡＭ部とＥＥＰＲＯＭ部とを
具備しており、ＥＥＰＲＯＭ部には、電荷を注入して書
き込みを可能とする補助ゲート電極、注入された電荷を
蓄積するフローティングゲート電極及びフローティング
ゲート電極の電位を制御しうるコントロールゲート電極
が形成されている。
板上の同一活性領域にＤＲＡＭ部とＥＥＰＲＯＭ部とを
具備しており、ＥＥＰＲＯＭ部には、電荷を注入して書
き込みを可能とする補助ゲート電極、注入された電荷を
蓄積するフローティングゲート電極及びフローティング
ゲート電極の電位を制御しうるコントロールゲート電極
が形成されている。
【００１０】本発明において、ＤＲＡＭ部とＥＥＰＲＯ
Ｍ部とを構成する補助ゲート電極、フローティングゲー
ト電極、キャパシタゲート電極及び選択ゲート電極は一
層の多結晶シリコンゲート電極で形成され、その膜厚は
１５００〜３０００Å程度で形成するのが好ましい。ま
た、補助ゲート電極、フローティングゲート電極、キャ
パシタゲート電極及び選択ゲート電極はそれぞれ２００
〜３００Å程度のゲート酸化膜、例えば、ＳｉＯ2 膜を
介して配設されており、第２の不純物拡散層と重なるフ
ローティングゲート電極の一部は８０〜１２０Å程度の
トンネル絶縁膜、例えば、ＳｉＯ2 膜が配設されてい
る。
Ｍ部とを構成する補助ゲート電極、フローティングゲー
ト電極、キャパシタゲート電極及び選択ゲート電極は一
層の多結晶シリコンゲート電極で形成され、その膜厚は
１５００〜３０００Å程度で形成するのが好ましい。ま
た、補助ゲート電極、フローティングゲート電極、キャ
パシタゲート電極及び選択ゲート電極はそれぞれ２００
〜３００Å程度のゲート酸化膜、例えば、ＳｉＯ2 膜を
介して配設されており、第２の不純物拡散層と重なるフ
ローティングゲート電極の一部は８０〜１２０Å程度の
トンネル絶縁膜、例えば、ＳｉＯ2 膜が配設されてい
る。
【００１１】本発明における不純物拡散層のうち、第２
の不純物拡散層及び第４の不純物拡散層は各ゲート電極
形成前に、例えば、Ｐ、Ａｓ等を４０〜８０ｋｅＶ、１
×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 程度の濃度でイ
オン注入して形成される。また、第１、第３、第５の不
純物拡散層は各ゲート電極を形成後、各ゲート電極をマ
スクとして、例えば、Ｐ等を４０〜８０ｋｅＶ、１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 程度の濃度でイオン
注入して形成される。
の不純物拡散層及び第４の不純物拡散層は各ゲート電極
形成前に、例えば、Ｐ、Ａｓ等を４０〜８０ｋｅＶ、１
×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 程度の濃度でイ
オン注入して形成される。また、第１、第３、第５の不
純物拡散層は各ゲート電極を形成後、各ゲート電極をマ
スクとして、例えば、Ｐ等を４０〜８０ｋｅＶ、１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 程度の濃度でイオン
注入して形成される。
【００１２】
【作用】上記の構成によれば、フローティングゲート型
トランジスタを構成するフローティングゲート電極の電
位を制御しうるコントロールゲート電極が、半導体基板
上に形成された不純物拡散層によって形成されているの
で、ゲート電極の構造が一層のポリシリコンで構成され
ることとなり、フローティングゲート型トランジスタを
有する不揮発性メモリが簡単な製造プロセスで得られ
る。
トランジスタを構成するフローティングゲート電極の電
位を制御しうるコントロールゲート電極が、半導体基板
上に形成された不純物拡散層によって形成されているの
で、ゲート電極の構造が一層のポリシリコンで構成され
ることとなり、フローティングゲート型トランジスタを
有する不揮発性メモリが簡単な製造プロセスで得られ
る。
【００１３】
【実施例】本発明に係る不揮発性メモリの実施例を説明
する。なお、発明の便宜上、本実施例はｎチャネルトラ
ンジスタについて説明するが、ｐチャネルトランジスタ
でも本質的に同様であり、本発明もまた当然それらに及
ぶものである。本実施例における不揮発性メモリの構造
を図面に基づいて説明する。
する。なお、発明の便宜上、本実施例はｎチャネルトラ
ンジスタについて説明するが、ｐチャネルトランジスタ
でも本質的に同様であり、本発明もまた当然それらに及
ぶものである。本実施例における不揮発性メモリの構造
を図面に基づいて説明する。
【００１４】図１に示したように、不揮発性メモリはＥ
ＥＰＲＯＭ１４部とＤＲＡＭ１５部とにより形成されて
おり、ＥＥＰＲＯＭ１４部はフローティングゲート型ト
ランジスタ１８と補助トランジスタ１９、ＤＲＡＭ１５
部は選択トランジスタ１６とキャパシタ１７とから構成
されている。図２〜図４において、１はＰ型シリコン基
板を示しており、シリコン基板１表面層にはフィールド
酸化膜２２が形成されることによって活性領域６、７が
形成されている。活性領域６、７には複数個のＮ+ 拡散
層９、１０、１１、１２、１３が形成されており、シリ
コン基板１上であって、Ｎ+ 拡散層９とＮ+ 拡散層１０
との間にはゲート絶縁膜であるＳｉＯ2 膜２１ｄを介し
て補助トランジスタ１９の補助ゲート電極（ＡＧ）２
が、Ｎ+ 拡散層１０からＮ+ 拡散層１１上の一部にわた
って、ゲート絶縁膜であるＳｉＯ2 膜２１ｃ及びトンネ
ル絶縁膜であるＳｉＯ2 膜２０を介してＦＬＯＴＯＸ型
フローティングゲート電極（ＦＧ）３が、Ｎ+ 拡散層１
１上にはキャパシタ絶縁膜であるＳｉＯ2 膜２１ｂを介
してキャパシタゲート電極（ＣＧ）４が、Ｎ+ 拡散層１
１から延設されたＮ+ 拡散層１１ａとＮ+ 拡散層１２と
の間にはゲート絶縁膜であるＳｉＯ2 膜２１ａを介して
選択ゲート電極（ＳＧ）５が配設されている。また、フ
ローティングゲート型トランジスタ１８のコントロール
ゲート電極（ＭＧ）はＮ+ 拡散層１３によって形成され
ている。
ＥＰＲＯＭ１４部とＤＲＡＭ１５部とにより形成されて
おり、ＥＥＰＲＯＭ１４部はフローティングゲート型ト
ランジスタ１８と補助トランジスタ１９、ＤＲＡＭ１５
部は選択トランジスタ１６とキャパシタ１７とから構成
されている。図２〜図４において、１はＰ型シリコン基
板を示しており、シリコン基板１表面層にはフィールド
酸化膜２２が形成されることによって活性領域６、７が
形成されている。活性領域６、７には複数個のＮ+ 拡散
層９、１０、１１、１２、１３が形成されており、シリ
コン基板１上であって、Ｎ+ 拡散層９とＮ+ 拡散層１０
との間にはゲート絶縁膜であるＳｉＯ2 膜２１ｄを介し
て補助トランジスタ１９の補助ゲート電極（ＡＧ）２
が、Ｎ+ 拡散層１０からＮ+ 拡散層１１上の一部にわた
って、ゲート絶縁膜であるＳｉＯ2 膜２１ｃ及びトンネ
ル絶縁膜であるＳｉＯ2 膜２０を介してＦＬＯＴＯＸ型
フローティングゲート電極（ＦＧ）３が、Ｎ+ 拡散層１
１上にはキャパシタ絶縁膜であるＳｉＯ2 膜２１ｂを介
してキャパシタゲート電極（ＣＧ）４が、Ｎ+ 拡散層１
１から延設されたＮ+ 拡散層１１ａとＮ+ 拡散層１２と
の間にはゲート絶縁膜であるＳｉＯ2 膜２１ａを介して
選択ゲート電極（ＳＧ）５が配設されている。また、フ
ローティングゲート型トランジスタ１８のコントロール
ゲート電極（ＭＧ）はＮ+ 拡散層１３によって形成され
ている。
【００１５】以下、上記の不揮発性メモリの製造方法に
ついて説明する。まず、Ｐ型のシリコン基板１上に素子
分離領域を形成することによって、活性領域６、７を確
保し、活性領域６、７全面にトンネル絶縁膜２０として
１００Å程度、ゲート酸化膜２１ａ、２１ｂ、２１ｃ、
２１ｄとして２５０Å程度の厚さのＳｉＯ2 膜を形成し
た。次いで、シリコン基板１上で、かつ後工程でキャパ
シタゲート電極（ＣＧ）４が形成される領域及びコント
ロールゲート電極１３となる領域にＰ、Ａｓ等のＮ型の
不純物を４０ｋｅＶ、１×１０14ｉｏｎｓ・ｃｍ-2程度
の濃度でイオン注入し、Ｎ+ 拡散層１１、１３を形成す
る。
ついて説明する。まず、Ｐ型のシリコン基板１上に素子
分離領域を形成することによって、活性領域６、７を確
保し、活性領域６、７全面にトンネル絶縁膜２０として
１００Å程度、ゲート酸化膜２１ａ、２１ｂ、２１ｃ、
２１ｄとして２５０Å程度の厚さのＳｉＯ2 膜を形成し
た。次いで、シリコン基板１上で、かつ後工程でキャパ
シタゲート電極（ＣＧ）４が形成される領域及びコント
ロールゲート電極１３となる領域にＰ、Ａｓ等のＮ型の
不純物を４０ｋｅＶ、１×１０14ｉｏｎｓ・ｃｍ-2程度
の濃度でイオン注入し、Ｎ+ 拡散層１１、１３を形成す
る。
【００１６】そして、シリコン基板１上にポリシリコン
を３０００Å積層し、公知のエッチング法によりパター
ニングして補助ゲート電極（ＡＧ）２、フローティング
ゲート電極（ＦＧ）３、キャパシタゲート電極（ＣＧ）
４、選択ゲート電極（ＳＧ）５を同時に形成する。そし
て、これら補助ゲート電極（ＡＧ）２、フローティング
ゲート電極（ＦＧ）３、キャパシタゲート電極（ＣＧ）
４、選択ゲート電極（ＳＧ）５をマスクとして、例えば
Ｐを４０ｋｅＶ、１×１０14ｉｏｎｓ・ｃｍ-2程度の濃
度でイオン注入し、Ｎ+ 拡散層９、１０、１１ａ、１２
を形成する。
を３０００Å積層し、公知のエッチング法によりパター
ニングして補助ゲート電極（ＡＧ）２、フローティング
ゲート電極（ＦＧ）３、キャパシタゲート電極（ＣＧ）
４、選択ゲート電極（ＳＧ）５を同時に形成する。そし
て、これら補助ゲート電極（ＡＧ）２、フローティング
ゲート電極（ＦＧ）３、キャパシタゲート電極（ＣＧ）
４、選択ゲート電極（ＳＧ）５をマスクとして、例えば
Ｐを４０ｋｅＶ、１×１０14ｉｏｎｓ・ｃｍ-2程度の濃
度でイオン注入し、Ｎ+ 拡散層９、１０、１１ａ、１２
を形成する。
【００１７】その後、通常の配線を行うことにより不揮
発性メモリを形成する。なお、コントロールゲート電極
１３にも電圧を印加するための配線を形成しておく。こ
のように構成された不揮発性メモリにおいて、揮発性メ
モリの記憶データをデータの保持の必要性に応じて、不
揮発性メモリに転送する方法は以下のとおりである。
発性メモリを形成する。なお、コントロールゲート電極
１３にも電圧を印加するための配線を形成しておく。こ
のように構成された不揮発性メモリにおいて、揮発性メ
モリの記憶データをデータの保持の必要性に応じて、不
揮発性メモリに転送する方法は以下のとおりである。
【００１８】まず、この不揮発性メモリを揮発性メモ
リ、すなわちＤＲＡＭ１５として動作させるときは、補
助ゲート電極（ＡＧ）２、コントロールゲート電極（Ｍ
Ｇ）１３、キャパシタゲート電極（ＣＧ）４及びソース
となるＮ+ 拡散層９を接地することにより、例えば、ド
レインをＶCC＝０Ｖに固定し、選択ゲート電極（ＳＧ）
５に、例えば、８Ｖの電圧を印加してＤＲＡＭ部に
「０」を書き込む。あるいは、補助ゲート電極（ＡＧ）
２、コントロールゲート電極（ＭＧ）１３、キャパシタ
ゲート電極（ＣＧ）４及びソースとなるＮ+ 拡散層９を
接地し、例えば、ドレインをＶCC＝５Ｖに固定し、選択
ゲート電極（ＳＧ）５に、例えば、８Ｖの電圧を印加す
ることにより、ＤＲＡＭ１５部に「１」を書き込む。
リ、すなわちＤＲＡＭ１５として動作させるときは、補
助ゲート電極（ＡＧ）２、コントロールゲート電極（Ｍ
Ｇ）１３、キャパシタゲート電極（ＣＧ）４及びソース
となるＮ+ 拡散層９を接地することにより、例えば、ド
レインをＶCC＝０Ｖに固定し、選択ゲート電極（ＳＧ）
５に、例えば、８Ｖの電圧を印加してＤＲＡＭ部に
「０」を書き込む。あるいは、補助ゲート電極（ＡＧ）
２、コントロールゲート電極（ＭＧ）１３、キャパシタ
ゲート電極（ＣＧ）４及びソースとなるＮ+ 拡散層９を
接地し、例えば、ドレインをＶCC＝５Ｖに固定し、選択
ゲート電極（ＳＧ）５に、例えば、８Ｖの電圧を印加す
ることにより、ＤＲＡＭ１５部に「１」を書き込む。
【００１９】そして、ＤＲＡＭ１５部のデータを不揮発
性メモリ、すなわちＥＥＰＲＯＭ１４部のフローティン
グゲート電極（ＦＧ）３に転送するときは、補助ゲート
電極（ＡＧ）２、コントロールゲート電極（ＭＧ）１
３、選択ゲート電極（ＳＧ）５、ソースとなるＮ+ 拡散
層９及びドレインとなるＮ+ 拡散層１２を接地し、キャ
パシタゲート電極（ＣＧ）４に、例えば、９．５Ｖの電
圧を印加することにより、ＤＲＡＭ１５部のデータがＥ
ＥＰＲＯＭ１４部のフローティングゲート電極（ＦＧ）
３に蓄積されることとなる。
性メモリ、すなわちＥＥＰＲＯＭ１４部のフローティン
グゲート電極（ＦＧ）３に転送するときは、補助ゲート
電極（ＡＧ）２、コントロールゲート電極（ＭＧ）１
３、選択ゲート電極（ＳＧ）５、ソースとなるＮ+ 拡散
層９及びドレインとなるＮ+ 拡散層１２を接地し、キャ
パシタゲート電極（ＣＧ）４に、例えば、９．５Ｖの電
圧を印加することにより、ＤＲＡＭ１５部のデータがＥ
ＥＰＲＯＭ１４部のフローティングゲート電極（ＦＧ）
３に蓄積されることとなる。
【００２０】また、本実施例においては、選択ゲート電
極（ＳＧ）５及びキャパシタゲート電極（ＣＧ）にそれ
ぞれ８Ｖ及び９．５Ｖの電圧を印加した場合について説
明しているが、上記実施例における各素子を動作させる
ことができる電圧であれば、これに限定されるものでは
ない。
極（ＳＧ）５及びキャパシタゲート電極（ＣＧ）にそれ
ぞれ８Ｖ及び９．５Ｖの電圧を印加した場合について説
明しているが、上記実施例における各素子を動作させる
ことができる電圧であれば、これに限定されるものでは
ない。
【００２１】
【発明の効果】本発明に係る不揮発性メモリによれば、
フローティングゲート型トランジスタを構成するフロー
ティングゲート電極の電位を制御しうるコントロールゲ
ート電極が、半導体基板上に形成された不純物拡散層に
よって形成されているので、ゲート電極の構造が一層の
ポリシリコンで構成されることとなり、フローティング
ゲート型トランジスタを有する不揮発性メモリを簡単な
製造プロセスで得ることができる。
フローティングゲート型トランジスタを構成するフロー
ティングゲート電極の電位を制御しうるコントロールゲ
ート電極が、半導体基板上に形成された不純物拡散層に
よって形成されているので、ゲート電極の構造が一層の
ポリシリコンで構成されることとなり、フローティング
ゲート型トランジスタを有する不揮発性メモリを簡単な
製造プロセスで得ることができる。
【００２２】従って、同一基板上に論理回路等の他のデ
バイスとともに形成する場合にも、製造工程が簡略化し
た不揮発性メモリを得ることが可能となる。
バイスとともに形成する場合にも、製造工程が簡略化し
た不揮発性メモリを得ることが可能となる。
【図１】本発明に係る不揮発性メモリを示す等価回路で
ある。
ある。
【図２】不揮発性メモリを示す平面図である。
【図３】図２におけるＸ−Ｘ線断面図である。
【図４】図２におけるＹ−Ｙ線断面図である。
【図５】従来の不揮発性メモリを示す等価回路である。
【図６】従来の不揮発性メモリを示す概略断面図であ
る。
る。
１ シリコン基板（半導体基板） ２ 補助ゲート電極 ３ フローティングゲート電極 ４ キャパシタ電極 ５ 選択ゲート電極 ６ コントロール・ゲート電極 ９ 第５の不純物拡散層 １０ 第３の不純物拡散層 １１ 第２の不純物拡散層 １２ 第１の不純物拡散層 １３ 第４の不純物拡散層 １４ ＥＥＰＲＯＭ １５ ＤＲＡＭ １６ 選択トランジスタ １７ キャパシタ １８ フローティングゲート型トランジスタ １９ 補助トランジスタ ２０ ＳｉＯ2 膜（トンネル絶縁膜） ２１ａ、２１ｂ、２１ｃ、２１ｄ ＳｉＯ2 膜（ゲート
酸化膜）
酸化膜）
Claims (1)
- 【請求項１】 半導体基板上に複数の不純物拡散層を有
する同一活性領域に形成された選択トランジスタとキャ
パシタとからなるＤＲＡＭと、前記キャパシタに隣接す
るフローティングゲート型トランジスタと補助トランジ
スタとからなるＥＥＰＲＯＭとを具備しており、前記選
択トランジスタは第１の不純物拡散層と第２の不純物拡
散層との間にゲート酸化膜を介して配設された選択ゲー
ト電極を有し、前記キャパシタは前記第２の不純物拡散
層を一方の電極として、該電極上にキャパシタ絶縁膜を
介して配設されたキャパシタゲート電極を有し、前記フ
ローティングゲート型トランジスタは前記第２の不純物
拡散層上から第３の不純物拡散層にかけて、ゲート酸化
膜とトンネル絶縁膜とを介して配設されたフローティン
グゲート電極と、該フローティングゲート電極の下方で
あって前記活性領域と独立した活性領域に形成された第
４の不純物拡散層をコントロールゲート電極として有
し、さらに、補助トランジスタは前記第３の不純物拡散
層と第５の不純物拡散層との間にゲート酸化膜を介して
配設された補助ゲート電極を有していることを特徴とす
る不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107998A JP2815262B2 (ja) | 1992-04-27 | 1992-04-27 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107998A JP2815262B2 (ja) | 1992-04-27 | 1992-04-27 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304298A JPH05304298A (ja) | 1993-11-16 |
| JP2815262B2 true JP2815262B2 (ja) | 1998-10-27 |
Family
ID=14473396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107998A Expired - Lifetime JP2815262B2 (ja) | 1992-04-27 | 1992-04-27 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815262B2 (ja) |
-
1992
- 1992-04-27 JP JP4107998A patent/JP2815262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05304298A (ja) | 1993-11-16 |
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