KR910006977A - 분리병합형 홈의 구조를 갖는 d램 셀과 그 제조방법 - Google Patents

분리병합형 홈의 구조를 갖는 d램 셀과 그 제조방법 Download PDF

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Abstract

내용 없음

Description

분리병합형 홈의 구조를 갖는 D램 셀과 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 분리 병합형 홈의 구조를 갖는 D램 셀의 단면도.
제4도는 본 발명의 분리병합형 홈의 구조를 갖는 D램 셀의 배열을 나타낸 개략도.

Claims (5)

  1. 실리콘 기판(33)상에 P-Well을 형성하고 1차 홈식각을 1000~2000Å정도하여 질화 규소막(35)을 증착하는 단계와, 저장전극과 트랜스퍼 트랜지스터의 소스가 접촉되는 부분만 질화 규소막(37)을 형성하고 2차 홈식각을 1.5㎛정도하여 마스컴 규소 산화막을 형성하는 단계와, 3차 홈 식각을 3~4㎛정도하여 노출된 실리콘 기판(33)에 PSG로 n+도핑하는 단계와, 마스컴 규소산화막을 습식 식각한후 1차 캐패시터 유전체(40)를 형성하는 단계와 2차 캐패시터유전체(43)를 형성하고 1000Å정도의 다결정규소(44)를 n+도핑하고 반응성 이온부식으로 식각하여 홈 바닥의 다결정규소와 유전체를 제거하는 단계와, 다결정규소(45)를 재 증착하고 에치백하여 다결정 규소플레이트 전극을 형성하는 단계들에 의하여 캐패시터가 형성되도록 함을 특징으로 하는 분리병합형 홈의 구조를 갖는 D램 셀.
  2. 실리콘 기판(33)상에 P-Well을 형성하고 1차 홈식각을 1000~2000Å정도하여 질화 규소막(35)을 증착하는 단계와, 저장전극과 트랜스퍼 트랜지스터의 소스가 접촉되는 부분만 질화 규소막(37)을 형성하고 2차 홈식각을 1.5㎛정도하여 마스컴 규소 산화막을 형성하는 단계와, 3차 홈 식각을 3~4㎛정도하여 노출된 실리콘 기판(33)에 PSG로 N+도핑하는 단계와, 마스컴 규소 산화막을 습식 식각한후 1차 캐패시터 유전체(40)를 형성하는 단계와, 규소막 스페이서를 습식 식각으로 제거하면서 전하저장 전극을 형성하도록 홈의 벽면에만 n+도핑된 다결정 규소의 전극(4)을 남기도록 한 단계와, 2차 캐패시터 유전체(43)를 형성하고 1000Å정도의 다결정 규소(44)를 증착하는 단계와, 다결정 규소(44)를 n+도핑하고 반응성 이온부식으로 식각하여 홈 바닥의 다결정 규소와 유전체를 제거하는 단계와, 다결정규소(45)를 재증착하고 에치백하여 다결정 규소플레이트 전극을 형성하는 단계등에 의하여 캐패시터가 제조되도록 함을 특징으로 하는 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.
  3. 제2항에 있어서, 홈안의 저장전극과 N+층 및 다결정규소플레이트 사이의 캐패시터를 모두 전하 저장용 캐패시터로 사용하도록 한 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.
  4. 제2항에 있어서, 3차에 걸쳐 홈을 식각하여 n+다결정규소저항 전극과 트랜스퍼 트랜지스터의 소스 연결과, n+다결정규소플레이트와 n+확산층플레이트간의 연결이 이루어지도록 한 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.
  5. 제2항에 있어서, 플레이트와 n+다결정규소를 연결하여 하프 Vcc전원을 인가할 수 있도록 한 분리병합형 홈의 구조를 갖는 D램셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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