JPH04171760A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH04171760A JPH04171760A JP2299307A JP29930790A JPH04171760A JP H04171760 A JPH04171760 A JP H04171760A JP 2299307 A JP2299307 A JP 2299307A JP 29930790 A JP29930790 A JP 29930790A JP H04171760 A JPH04171760 A JP H04171760A
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- 239000010410 layer Substances 0.000 claims abstract description 21
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置及びその製造方法に関し、特に
ＭＯ８型半導体ダイナミックＲＡＭのメモリセルの構造
及びその形成方法に関する。
ＭＯ８型半導体ダイナミックＲＡＭのメモリセルの構造
及びその形成方法に関する。
従来ＭＯ８型半導体ダイナミック’ＲＡＭの半導体装置
に於いては、高集積化に伴い溝掘りキャパシタ構造、ス
タックキャパシタ構造、溝スタックキャパシタ構造など
が採用されきた。
に於いては、高集積化に伴い溝掘りキャパシタ構造、ス
タックキャパシタ構造、溝スタックキャパシタ構造など
が採用されきた。
従来例として、溝掘りキャパシタ構造を持つＭＯ８型半
導体ダイナミックＲＡＭ半導体装置のチップ断面図を第
５図に示す。３０１はシリコン基板、３０２はフィール
ド酸化膜領域、３０３はゲート酸化膜、３０４はゲート
電極、３０５はドレイン拡散層、３０６はソース拡散層
、３１２は電荷蓄積領域、３１３は容量絶縁膜、３１４
はセルプレート電極、３０７は層間絶縁膜である。
導体ダイナミックＲＡＭ半導体装置のチップ断面図を第
５図に示す。３０１はシリコン基板、３０２はフィール
ド酸化膜領域、３０３はゲート酸化膜、３０４はゲート
電極、３０５はドレイン拡散層、３０６はソース拡散層
、３１２は電荷蓄積領域、３１３は容量絶縁膜、３１４
はセルプレート電極、３０７は層間絶縁膜である。
次に、この従来例の製造方法について説明する。
まずシリコン基板３０１にフィールド酸化膜３０２を選
択的に形成する。次にフィールド酸化膜で区画された素
子形成領域にゲート酸化膜３０３゜ゲート電極３０４．
ソース拡散層３０６．ドレイン拡散層３０５から成るＭ
ＯＳＦＥＴを形成する。
択的に形成する。次にフィールド酸化膜で区画された素
子形成領域にゲート酸化膜３０３゜ゲート電極３０４．
ソース拡散層３０６．ドレイン拡散層３０５から成るＭ
ＯＳＦＥＴを形成する。
次にトレイン拡散層の半導体基板に溝を掘った内壁に導
伝性領域３１２を形成する。さらに容量絶１１１ｉ３１
３とセルプレート電極３１４を形成した後層間絶縁膜３
０７を形成する。
伝性領域３１２を形成する。さらに容量絶１１１ｉ３１
３とセルプレート電極３１４を形成した後層間絶縁膜３
０７を形成する。
しかしながら従来の溝掘りキャパシタ構造では、容量を
増やすためには、溝を深く形成する必要があった。又、
従来のスタックキャパシタ構造、溝スタックキャパシタ
構造では電荷蓄積電極を形成容量のＭＯ８型半導体ダイ
ナミックＲＡＭを提供することにある。
増やすためには、溝を深く形成する必要があった。又、
従来のスタックキャパシタ構造、溝スタックキャパシタ
構造では電荷蓄積電極を形成容量のＭＯ８型半導体ダイ
ナミックＲＡＭを提供することにある。
本発明の半導体記憶装置は、半導体基板に形成されたＭ
ＯＳＦＥＴと、該ＭＯＳＦＥＴ上に堆積された層間絶縁
膜と、前記ＭＯＳＦＥＴのドレイン拡散層表面を露出す
るように該層間絶縁膜に形成された開孔部分と、該開孔
部分に対して自己整合的に半導体基板に掘られた溝と、
前記開孔部分及び該溝の側壁に形成された導電材料から
なり前記ドレイン拡散層と電気的に接続されたサイドウ
オール膜と、前記サイドウオール膜を電荷蓄積電極の一
部とするメモリキャパシタとを有するメモリセルを含む
というものである。
ＯＳＦＥＴと、該ＭＯＳＦＥＴ上に堆積された層間絶縁
膜と、前記ＭＯＳＦＥＴのドレイン拡散層表面を露出す
るように該層間絶縁膜に形成された開孔部分と、該開孔
部分に対して自己整合的に半導体基板に掘られた溝と、
前記開孔部分及び該溝の側壁に形成された導電材料から
なり前記ドレイン拡散層と電気的に接続されたサイドウ
オール膜と、前記サイドウオール膜を電荷蓄積電極の一
部とするメモリキャパシタとを有するメモリセルを含む
というものである。
又、本発明の半導体記憶装置の製造方法は、半導体基板
にＭＯＳＦＥＴを形成する工程と、該ＭＯＳＦＥＴの上
に層間絶縁膜を堆積する工程と、前記ＭＯＳＦＥＴのド
レイン拡散層表面を露出するように該層間絶縁膜に開孔
部分を形成する工程と、該開孔部分に対して自己整合的
に半導体基板に溝を形成する工程と、該開孔部分の開孔
径の半径よりも薄い導電材料膜を堆積する工程と、前記
層間絶縁膜の上の前記導電材料膜を除去すると共に前記
開孔部分及び半導体基板に形成された溝の側壁に導電材
料からなるサイドウオール膜を形成する工程と、次いで
容量絶縁膜とセルプレート電極を形成する工程とを有す
るというものである。
にＭＯＳＦＥＴを形成する工程と、該ＭＯＳＦＥＴの上
に層間絶縁膜を堆積する工程と、前記ＭＯＳＦＥＴのド
レイン拡散層表面を露出するように該層間絶縁膜に開孔
部分を形成する工程と、該開孔部分に対して自己整合的
に半導体基板に溝を形成する工程と、該開孔部分の開孔
径の半径よりも薄い導電材料膜を堆積する工程と、前記
層間絶縁膜の上の前記導電材料膜を除去すると共に前記
開孔部分及び半導体基板に形成された溝の側壁に導電材
料からなるサイドウオール膜を形成する工程と、次いで
容量絶縁膜とセルプレート電極を形成する工程とを有す
るというものである。
第１図を参照すると、本発明の半導体記憶装置の第１の
実施例は、Ｐ型のシリコン基板１に形成されたＭＯＳＦ
ＥＴと、このＭＯＳＦＥＴ上に堆積された層間絶縁膜１
０７と、前述のＭＯＳＦＥＴのＮ型のドレイン拡散層１
０５表面を露出する一５＝ ように層間絶縁膜１０７に形成された開孔部分と、この
開孔部分に対して自己整合的にシリコン基板に掘られた
溝と、前述の開孔部分及び溝の側壁に形成された導電性
のポリシリコン膜１１１からなり、ドレイン拡散層１０
５と電気的に接続されたサイドウオール膜と、サイドウ
オール膜であるポリシリコン膜１１１を電荷蓄積電極の
一部とするメモリキャパシタとを有するメモリセルを含
むというものである。
実施例は、Ｐ型のシリコン基板１に形成されたＭＯＳＦ
ＥＴと、このＭＯＳＦＥＴ上に堆積された層間絶縁膜１
０７と、前述のＭＯＳＦＥＴのＮ型のドレイン拡散層１
０５表面を露出する一５＝ ように層間絶縁膜１０７に形成された開孔部分と、この
開孔部分に対して自己整合的にシリコン基板に掘られた
溝と、前述の開孔部分及び溝の側壁に形成された導電性
のポリシリコン膜１１１からなり、ドレイン拡散層１０
５と電気的に接続されたサイドウオール膜と、サイドウ
オール膜であるポリシリコン膜１１１を電荷蓄積電極の
一部とするメモリキャパシタとを有するメモリセルを含
むというものである。
次に、第２図（ａ）〜第２図（ｅ）を参照して本発明半
導体記憶装置の製造方法の第１の実施例について説明す
る。
導体記憶装置の製造方法の第１の実施例について説明す
る。
ます、第２図（ａ）に示すように、Ｐ型のシリコン基板
１０１上にフィールド酸化膜１０２を選択的に形成する
。次に、フィールド酸化膜１０２で区画された素子形成
領域にゲート酸化膜１０３゜ゲート電極１０４．Ｎ型の
ドレイン拡散層１０５゜ソース拡散層１０６から成るＭ
ＯＳＦＥＴを形成する。これらの上に層間絶縁膜１０７
を堆積する。
１０１上にフィールド酸化膜１０２を選択的に形成する
。次に、フィールド酸化膜１０２で区画された素子形成
領域にゲート酸化膜１０３゜ゲート電極１０４．Ｎ型の
ドレイン拡散層１０５゜ソース拡散層１０６から成るＭ
ＯＳＦＥＴを形成する。これらの上に層間絶縁膜１０７
を堆積する。
次に、第２図（ｂ）に示すように、層間絶縁膜１０７の
ドレイ、ン拡散層１０５上部にホトレジスト膜１０８を
マスクに開孔領域１０９を形成する。
ドレイ、ン拡散層１０５上部にホトレジスト膜１０８を
マスクに開孔領域１０９を形成する。
さらにこの開孔領域１０９に対して自己整合的に溝１１
０をシリコン基板に設ける。次に、第２図（Ｃ）に示す
ように、ホトレジスト膜１０８を除去したのち、ポリシ
リコン膜１１１を堆積する。
０をシリコン基板に設ける。次に、第２図（Ｃ）に示す
ように、ホトレジスト膜１０８を除去したのち、ポリシ
リコン膜１１１を堆積する。
次に、第２図（ｄ）に示すように、全面異方性エツチン
グにより、層間絶縁膜１０７上のポリシリコン膜１１１
を除去し、開孔領域１０９、及び溝１１０の内壁にポリ
シリコン膜１１１のサイドウオール膜を形成する。この
際溝の底部ではシリコン基板があられになる。
グにより、層間絶縁膜１０７上のポリシリコン膜１１１
を除去し、開孔領域１０９、及び溝１１０の内壁にポリ
シリコン膜１１１のサイドウオール膜を形成する。この
際溝の底部ではシリコン基板があられになる。
次に、第２図（ｅ）に示すように、ドレイン拡散層と同
型（同型）の不純物をポリシリコン膜のサイドウオール
１１１及び溝１１０底部のシリコン基板表面部に導入す
る。この際、溝１１０の底部には導電性領域１１２が形
成される。
型（同型）の不純物をポリシリコン膜のサイドウオール
１１１及び溝１１０底部のシリコン基板表面部に導入す
る。この際、溝１１０の底部には導電性領域１１２が形
成される。
次に、第１図に示すように、容量絶縁膜１１３とセルプ
レート電極１１４を形成する。
レート電極１１４を形成する。
シリコン基板に形成された溝の深さをｄ１層間絶縁膜の
厚さをＸ、開孔領域１０７の半径をｒ。
厚さをＸ、開孔領域１０７の半径をｒ。
ポリシリコン膜の膜厚をａ、単位面積あたりの容量値を
Ｃをとすると、この実施例により得られるキャパシタの
容量値は（２π（ｒ−ａ）Ｘ（ｘ十ｄ）十π（ｒ−ａ）
２）Ｘｃと見積れる。従来の溝掘りキャパシタでは（２
πｒｄ＋πｒ２）ｃなので ｒ＝０．４μｍ、ａ＝０．
０５μｍ、ｄ＝１μｍ、ｘ＝０．４μｍとすると約６０
％の容量値の増加が可能である。
Ｃをとすると、この実施例により得られるキャパシタの
容量値は（２π（ｒ−ａ）Ｘ（ｘ十ｄ）十π（ｒ−ａ）
２）Ｘｃと見積れる。従来の溝掘りキャパシタでは（２
πｒｄ＋πｒ２）ｃなので ｒ＝０．４μｍ、ａ＝０．
０５μｍ、ｄ＝１μｍ、ｘ＝０．４μｍとすると約６０
％の容量値の増加が可能である。
第３図は本発明半導体記憶装置の第２の実施例を示す断
面図である。
面図である。
この実施例では層間絶縁膜２０７の表面を越えてポリシ
リコン膜２１１が突出していて、その突出部は容量絶縁
膜２１２で覆われている。従ってより一層大きな容量値
が得られる。
リコン膜２１１が突出していて、その突出部は容量絶縁
膜２１２で覆われている。従ってより一層大きな容量値
が得られる。
製造方法について説明する。第２図（ａ）〜第２に
図（ｅ）を参照して説明して工程の後に、第４図に示す
ように、層間絶縁膜２０７をエツチングしポリシリコン
膜２１１からなるサイドウオールの外改し 壁を露する。次に容量絶縁膜２１３．セルプレート電極
２１４を形成する。
ように、層間絶縁膜２０７をエツチングしポリシリコン
膜２１１からなるサイドウオールの外改し 壁を露する。次に容量絶縁膜２１３．セルプレート電極
２１４を形成する。
以上説明したように、本発明はＭＯＳＦＥＴ上に堆積さ
れた層間絶縁膜に形成された開孔領域及びそれに対して
自己整合的に形成され半導体基板に設けられた溝の側壁
に設けられたサイドウオールをメモリキャパシタの電荷
蓄積電極として利用しており、層間絶縁膜を厚くするこ
とにより電荷蓄積電極の表面積を増大することができる
という効果を持つ。又、本発明では電荷蓄積電極にポリ
シリコン膜を利用しているにもかかわらずポリシリコン
膜のパターニングを必要としておらず従来のスタックキ
ャパシタ構造、溝スタックキャパシタ構造に比べてプロ
セスを簡易化することができるという効果を持つ。
れた層間絶縁膜に形成された開孔領域及びそれに対して
自己整合的に形成され半導体基板に設けられた溝の側壁
に設けられたサイドウオールをメモリキャパシタの電荷
蓄積電極として利用しており、層間絶縁膜を厚くするこ
とにより電荷蓄積電極の表面積を増大することができる
という効果を持つ。又、本発明では電荷蓄積電極にポリ
シリコン膜を利用しているにもかかわらずポリシリコン
膜のパターニングを必要としておらず従来のスタックキ
ャパシタ構造、溝スタックキャパシタ構造に比べてプロ
セスを簡易化することができるという効果を持つ。
第１図は本発明半導体記憶装置の第１の実施例を示す半
導体チップの断面図、第２図（ａ）〜（平）は本発明の
半導体記憶装置の製造方法の第１の実施例を説明するた
めの工程順断面図、第３図は本の半導体チップの断面図
である。 １０１．２０１，３０１・・・・・・シリコン基板、１
０２．２０２，３０２・・・・・・フィールド酸化膜領
域、１０３，２０３，３０３・・・・・・ゲート酸化膜
、１０４．２０４，３０４・・・・・・ゲート電極、１
０５゜２０５．３０５・・・・・・ドレイン拡散層、１
０６゜２０６．３０６・・・・・・ソース拡散層、１０
７．．２０７゜３０７・・・・・・層間絶縁膜、１０８
・・・・・・ホトレジスト膜、１０９，２０９・・・・
・・開孔部分、１１０・・印・溝、１１１．２１１・・
・・・・ポリシリコンＬ１１２゜２１２・・・・・・導
伝性領域、１１３，２１３，３１３・・・・・・容量絶
縁膜、１１４，２１４，３１４・・団・セルプレート電
極。 代理人 弁理士 内 原 音 ［＞ 寸 Ｃつ ＼ｏ ？− ミ αゴ Ｇつ ＼ｉ−Ｃ’−（イ） ＼０ ！−／−へ
ゝ 」コ
導体チップの断面図、第２図（ａ）〜（平）は本発明の
半導体記憶装置の製造方法の第１の実施例を説明するた
めの工程順断面図、第３図は本の半導体チップの断面図
である。 １０１．２０１，３０１・・・・・・シリコン基板、１
０２．２０２，３０２・・・・・・フィールド酸化膜領
域、１０３，２０３，３０３・・・・・・ゲート酸化膜
、１０４．２０４，３０４・・・・・・ゲート電極、１
０５゜２０５．３０５・・・・・・ドレイン拡散層、１
０６゜２０６．３０６・・・・・・ソース拡散層、１０
７．．２０７゜３０７・・・・・・層間絶縁膜、１０８
・・・・・・ホトレジスト膜、１０９，２０９・・・・
・・開孔部分、１１０・・印・溝、１１１．２１１・・
・・・・ポリシリコンＬ１１２゜２１２・・・・・・導
伝性領域、１１３，２１３，３１３・・・・・・容量絶
縁膜、１１４，２１４，３１４・・団・セルプレート電
極。 代理人 弁理士 内 原 音 ［＞ 寸 Ｃつ ＼ｏ ？− ミ αゴ Ｇつ ＼ｉ−Ｃ’−（イ） ＼０ ！−／−へ
ゝ 」コ
Claims (2)
- （１）半導体基板に形成されたＭＯＳＦＥＴと、該ＭＯ
ＳＦＥＴ上に堆積された層間絶縁膜と、前記ＭＯＳＦＥ
Ｔのドレイン拡散層表面を露出するように該層間絶縁膜
に形成された開孔部分と、該開孔部分に対して自己整合
的に半導体基板に掘られた溝と、前記開孔部分及び該溝
の側壁に形成された導電材料からなり前記ドレイン拡散
層と電気的に接続されたサイドウォール膜と、前記サイ
ドウォール膜を電荷蓄積電極の一部とするメモリキャパ
シタとを有するメモリセルを含むことを特徴とする半導
体記憶装置。 - （２）半導体基板にＭＯＳＦＥＴを形成する工程と、該
ＭＯＳＦＥＴの上に層間絶縁膜を堆積する工程と、前記
ＭＯＳＦＥＴのドレイン拡散層表面を露出するように該
層間絶縁膜に開孔部分を形成する工程と、該開孔部分に
対して自己整合的に半導体基板に溝を形成する工程と、
該開孔部分の開孔径の半径よりも薄い導電材料膜を堆積
する工程と、前記層間絶縁膜の上の前記導電材料膜を除
去すると共に前記開孔部分及び半導体基板に形成された
溝の側壁に導電材料からなるサイドウォール膜を形成す
る工程と、次いで容量絶縁膜とセルプレート電極を形成
する工程とを有することを特徴とする半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299307A JPH04171760A (ja) | 1990-11-05 | 1990-11-05 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299307A JPH04171760A (ja) | 1990-11-05 | 1990-11-05 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171760A true JPH04171760A (ja) | 1992-06-18 |
Family
ID=17870846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299307A Pending JPH04171760A (ja) | 1990-11-05 | 1990-11-05 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171760A (ja) |
-
1990
- 1990-11-05 JP JP2299307A patent/JPH04171760A/ja active Pending
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