KR900019237A - 홈에 배치된 2전극 캐패시터를 갖는 반도체 메모리 구조와 그것의 제작방법 - Google Patents

홈에 배치된 2전극 캐패시터를 갖는 반도체 메모리 구조와 그것의 제작방법 Download PDF

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KR900019237A
KR900019237A KR1019900007316A KR900007316A KR900019237A KR 900019237 A KR900019237 A KR 900019237A KR 1019900007316 A KR1019900007316 A KR 1019900007316A KR 900007316 A KR900007316 A KR 900007316A KR 900019237 A KR900019237 A KR 900019237A
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KR
South Korea
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groove
insulating layer
capacitor
electrode
forming
Prior art date
Application number
KR1019900007316A
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English (en)
Inventor
발터-울리히 켈너
카를-하인쯔 퀴스터스
볼프강 뮐러
프란쯔-크사버 슈텔쯔
Original Assignee
발도로프, 피켄셔
지멘슨 악티엔게젤샤프트
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Publication date
Application filed by 발도로프, 피켄셔, 지멘슨 악티엔게젤샤프트 filed Critical 발도로프, 피켄셔
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract

내용 없음

Description

홈에 배치된 2전극 캐패시터를 갖는 반도체 메모리 구조와 그것의 제작방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1-5도는 방법의 실시예 단계를 설명한 홈 캐패시터의 개략적 단면도.

Claims (272)

  1. 표면을 가진 반도체 기판내의 반도체 메모리 구조가, 비트선들, 단어선들과, 2개의 전도지역 및 게이트 전극을 가진 상기 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터를 포함한 각각의 메모리 셀들과, 트랜지스터의 상기 전도지역중 하나에 연결된 각각의 메모리 캐패시터와, 상기 비트선중 하나에 연결된 상기 트랜지스터의 또다른 전도지역과, 상기 단어선들중 하나에 연결된 상기 트랜지스터의 게이트 전극과, 절연 필드 산화무 또는 매몰 절연 산화물과, 내부홈 벽 표면을 갖고 절연 필드 산화무 또는 매몰 절연 산화물과 겹치는 홈과, 상기 내부홈 벽 표면을 덮는 제1절연층과, 완전히 상기홈 내부의 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극과, 상기 제1전극상 배치된 제2절연층과, 상기 홈내 상기 제2절연층상에 수직으로 배치된 제2전극과, 상기 캐패시터의 제1전극과 상기 내부홈 벽 표면상 제1절연층 내에 구성된 개구부를 통해 측방향으로 인 트랜지스터의 전도지역중 하나 사이에 연결된 접점으로 구성된 반도체 메모리 구조.
  2. 제1항에 있어서, 상기 제1절연층이 실리콘 산화물 및 폴리실리콘 산화물로 구성된 그룹으로 부터의 재료로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  3. 제1항에 있어서, 제1절연층이 실리콘 질화물로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  4. 제1항에 있어서, 상기 제2절연층이 폴리실리콘 산화물, 실리콘 질화물 및 질화 산화물로 구성된 3-층 유전체인 것을 특징으로 하는 반도체 메모리 구조.
  5. 제1항에 있어서, 기판이 도핑된 실리콘으로 구성되고 제1 및 제2 전극이 반대 전도형의 도핑된 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  6. 제1항에 있어서, 상기 캐패시터에 연결된 트랜지스터의 전도지역이 소오스 지역인 것을 특징으로 하는 반도체 메모리 구조.
  7. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  8. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  9. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  10. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  11. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  12. 제1항에 있어서, 상기 제1절연층이 실리콘 산화물 및 폴리실리콘 산화물로 구성된 그룹으로 부터의 재료로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  13. 제1항에 있어서, 제1절연층이 실리콘 질화물로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  14. 제1항에 있어서, 상기 제2절연층이 폴리실리콘 산화물, 실리콘 질화물 및 질화 산화물로 구성된 3-층 유전체인 것을 특징으로 하는 반도체 메모리 구조.
  15. 제1항에 있어서, 기판이 도핑된 실리콘으로 구성되고 제1 및 제2 전극이 반대 전도형의 도핑된 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  16. 제1항에 있어서, 상기 캐패시터에 연결된 트랜지스터의 전도지역이 소오스 지역인 것을 특징으로 하는 반도체 메모리 구조.
  17. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  18. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  19. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  20. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  21. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  22. 제1항에 있어서, 제1절연층이 실리콘 질화물로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  23. 제1항에 있어서, 상기 제2절연층이 폴리실리콘 산화물, 실리콘 질화물 및 질화 산화물로 구성된 3-층 유전체인 것을 특징으로 하는 반도체 메모리 구조.
  24. 제1항에 있어서, 기판이 도핑된 실리콘으로 구성되고 제1 및 제2 전극이 반대 전도형의 도핑된 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  25. 제1항에 있어서, 상기 캐패시터에 연결된 트랜지스터의 전도지역이 소오스 지역인 것을 특징으로 하는 반도체 메모리 구조.
  26. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  27. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  28. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  29. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  30. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  31. 제1항에 있어서, 상기 제2절연층이 폴리실리콘 산화물, 실리콘 질화물 및 질화 산화물로 구성된 3-층 유전체인 것을 특징으로 하는 반도체 메모리 구조.
  32. 제1항에 있어서, 기판이 도핑된 실리콘으로 구성되고 제1 및 제2 전극이 반대 전도형의 도핑된 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  33. 제1항에 있어서, 상기 캐패시터에 연결된 트랜지스터의 전도지역이 소오스 지역인 것을 특징으로 하는 반도체 메모리 구조.
  34. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  35. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  36. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  37. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  38. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  39. 제1항에 있어서, 기판이 도핑된 실리콘으로 구성되고 제1 및 제2 전극이 반대 전도형의 도핑된 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 메모리 구조.
  40. 제1항에 있어서, 상기 캐패시터에 연결된 트랜지스터의 전도지역이 소오스 지역인 것을 특징으로 하는 반도체 메모리 구조.
  41. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  42. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  43. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  44. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  45. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  46. 제1항에 있어서, 상기 캐패시터에 연결된 트랜지스터의 전도지역이 소오스 지역인 것을 특징으로 하는 반도체 메모리 구조.
  47. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  48. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  49. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  50. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  51. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  52. 제1항에 있어서, 상기 홈이 상부 에치를 가지고, 제1절연층내 상기 개구부가 상기 홈의 상부 에치에서 구성되고 상기 제1전극의 재료부분으로 채워지는 것을 특징으로 하는 반도체 메모리 구조.
  53. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  54. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  55. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  56. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  57. 제1항에 있어서, 제2전극이 상기 홈을 완전히 채우는 것을 특징으로 하는 반도체 메모리 구조.
  58. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  59. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  60. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  61. 각각이 1개의 홈 캐패시터 및 1개의 MOS 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 형성하는 방법이, 메모리 캐패시터를 받아들이기 위하여 반도체 기판내에서 상부 에치 및 내부홈 벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 기판에 대한 접점을 형성하기 위한 홈의 상부 에칭상에 위치하는 제1절연층에 개구부를 구성하는 단계와, 캐패시터의 제1전극을 구성하기 위하여 제1절연층을 비등방적으로 에칭백하고 분포시키는 단계와, 캐패시터의 유전체로서 제2절연층을 분포시키는 단계와, 제2전극을 구성하기 위하여 제2전도층을 분포시키고, 홈을 채우는 제2전도층을 분포시키는 단계와, 제1절연에 있는 개구부를 통한 제1전극을 가진 전기적 접점 내에 트랜지스터 전도지역에 대하여 홈 근방에 있는 트랜지스터를 형성시키는 단계와, 단어선 및 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  62. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  63. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  64. 1개의 홈 캐패시터와 1개의 MOS 선택 트랜지스터를 포함하는 각각 메모리 셀을 갖는 반도체 기판에서 반도체 메모리 구조를 발생시키는 방법이, 캐패시터를 받아들이기 위하여 반도체 기판 내에 상부 에치 및 내부홈벽을 가진 홈을 구성하는 단계와, 내부홈 벽상 제1절연층을 형성시키는 단계와, 도전 또는 전도층을 배치시키고 비등방적으로 에칭백하는 단계와, 기판에 대하여 접점을 형성시키기 위하여 홈의 상부 위치상에 있는 제1절연층이 있는 개구부를 형성시키는 단계와, 개구부를 통해 기판을 결합하는 제1전도층을 분포시키고 비등방적으로 에칭백함에 의해 캐패시터 제1전극을 구성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 분포시키고 제2전극을 구성하기 위하여 제2전도층을 분배하는 단계와, 제1절연층내의 개구부를 통하여 제1전극에 대한 전기적 트랜지스터 전도지역에 대한 홈 근방에서 트랜지스터를 구성하는 단계와, 단어선들과 비트선들을 형성하는 단계로 이루어지는 반도체 메모리 구조 제작방법.
  65. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  66. 표면을 갖는 반도체 기판에서, 1개의 MOS선택 트랜지스터 및 1개의 홈 캐패시터를 포함한 각각의 메모리 셀들을 갖는 반도체 메모리 구조를 형성시키기 위한 방법이, 추후 형성된 홈 접점의 깊이 아래까지 반도체 기판에서 내부홈 벽에 대한 홈을 구성하는 단계와, 홈접점을 위한 보호층을 적층하는 단계와, 내부홈 벽 부분으로 부터 및 기판표면에 대해 평행인 표면으로부터 보호층을 제거하는 단계와, 추후 형성된 캐패시터의 전체 깊이 아래까지 홈을 깊게하는 단계와, 내부홈 벽까지 제1절연층을 적층하는 단계와, 홈 접점을 발생하기 위하여 홈의 상부 에치에서 잔여 보호층을 제거하는 단계와, 제1캐패시터 전극을 구성하는 제1전도층을 비등방적으로 에칭백하고 분포시키고 홈 접점을 형성하는 단계와, 캐패시터 유전체로서 제2절연층을 분포시키는 단계와, 홈을 채우는 제2전도층을 적층하는 단계와 제2전극을 구성하기 위하여 제2전도층을 분포시키는 단계와, 제1절연층 내에 구성된 개구부를 통하여 제1전극에 대한 전기적 접점에서 트랜지스터 전도지역에 대한 홈 근방에 있는 트랜지스터를 형성하는 단계와, 단어선 및 비트선을 형성하는 단계로 이루어진 반도체 메모리 구조 제작 방법.
  67. 제9항에 있어서, 내부홈 벽의 열적산화에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  68. 제10항에 있어서, 내부홈 벽의 열적산화에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  69. 제11항에 있어서, 내부홈 벽의 열적산화에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  70. 제9항에 있어서, SiO₂분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  71. 제10항에 있어서, SiO₂ 분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  72. 제9항에 있어서, 홈의 상부 에치가 벗겨지고 현상되지 않은 레지스트가 홈접점 형성후 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  73. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  74. 제10항에 있어서, 내부홈 벽의 열적산화에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  75. 제11항에 있어서, 내부홈 벽의 열적산화에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  76. 제9항에 있어서, SiO₂분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  77. 제10항에 있어서, SiO₂ 분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  78. 제9항에 있어서, 홈의 상부 에치가 벗겨지고 현상되지 않은 레지스트가 홈접점 형성후 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  79. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  80. 제11항에 있어서, 내부홈 벽의 열적산화에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  81. 제9항에 있어서, SiO₂분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  82. 제10항에 있어서, SiO₂ 분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  83. 제9항에 있어서, 홈의 상부 에치가 벗겨지고 현상되지 않은 레지스트가 홈접점 형성후 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  84. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  85. 제9항에 있어서, SiO₂분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  86. 제10항에 있어서, SiO₂ 분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  87. 제9항에 있어서, 홈의 상부 에치가 벗겨지고 현상되지 않은 레지스트가 홈접점 형성후 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  88. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  89. 제10항에 있어서, SiO₂ 분포에 의해 제1절연층을 구성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  90. 제9항에 있어서, 홈의 상부 에치가 벗겨지고 현상되지 않은 레지스트가 홈접점 형성후 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  91. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  92. 제9항에 있어서, 홈의 상부 에치가 벗겨지고 현상되지 않은 레지스트가 홈접점 형성후 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  93. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  94. 제10항에 있어서, 홈의 상부 에치가 빗겨지고 현상되지 않은 레지스트가 홈접점 홈 하부에 잔류하는 포토그래픽 기술에 대한 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  95. 제9항에 있어서, 광노출량을 변경시킴에 의해 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  96. 제9항에 있어서, 광노출 기간을 변경시킴에 의해 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  97. 제10항에 있어서, 제1 및 제2레지스트층을 형성하고 홈 접점 마스크를 가진 제2레지스트층을 빛에 노출시킴에 의해 포토그래픽 기술로 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  98. 제9항에 있어서, 광노출 기간을 변경시킴에 의해 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  99. 제10항에 있어서, 제1 및 제2레지스트층을 형성하고 홈 접점 마스크를 가진 제2레지스트층을 빛에 노출시킴에 의해 포토그래픽 기술로 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  100. 제10항에 있어서, 제1 및 제2레지스트층을 형성하고 홈 접점 마스크를 가진 제2레지스트층을 빛에 노출시킴에 의해 포토그래픽 기술로 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  101. 제10항에 있어서, 제1 및 제2레지스트층을 형성하고 홈 접점 마스크를 가진 제2레지스트층을 빛에 노출시킴에 의해 포토그래픽 기술로 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  102. 제21항에 있어서, 제1 및 제2레지스트층의 응용 사이에 백에칭으로 이루어진 반도체 메모리 구조 제작 방법.
  103. 제22항에 있어서, 제1 및 제2레지스트층의 응용 사이에 백에칭으로 이루어진 반도체 메모리 구조 제작 방법.
  104. 제21항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  105. 제22항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  106. 제9항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  107. 제10항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  108. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  109. 제22항에 있어서, 제1 및 제2레지스트층의 응용 사이에 백에칭으로 이루어진 반도체 메모리 구조 제작 방법.
  110. 제21항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  111. 제22항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  112. 제9항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  113. 제10항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  114. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  115. 제21항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  116. 제22항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  117. 제9항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  118. 제10항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  119. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  120. 제22항에 있어서, 제1레지스트층의 현상후 홈 바닥상에 노출되지 않은 레지스트가 남아있는 동안 빛에 제1레지스트층을 노출시키고, 그후 제2레지스트층을 도포하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  121. 제9항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  122. 제10항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  123. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  124. 제9항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  125. 제10항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  126. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  127. 제10항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  128. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  129. 제11항에 있어서, 비소-TEOS 도움으로 제1도전층을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  130. 제9항에 있어서, 반응이온 도움을 갖는 제1도전층을 비등방성적으로 에칭백하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  131. 제10항에 있어서, 반응이온 도움을 갖는 제1도전층을 비등방성적으로 에칭백하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  132. 제11항에 있어서, 반응이온 도움을 갖는 제1도전층을 비등방성적으로 에칭백하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  133. 제10항에 있어서, 반응이온 도움을 갖는 제1도전층을 비등방성적으로 에칭백하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  134. 제11항에 있어서, 반응이온 도움을 갖는 제1도전층을 비등방성적으로 에칭백하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  135. 제11항에 있어서, 반응이온 도움을 갖는 제1도전층을 비등방성적으로 에칭백하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  136. 제9항에 있어서, 폴리실리콘 산화물, 질화물, 산화질화물의 3층으로서 제2절연층을 형성하는 반도체 메모리 구조 제작 방법.
  137. 제10항에 있어서, 폴리실리콘 산화물, 질화물, 산화질화물의 3층으로서 제2절연층을 형성하는 반도체 메모리 구조 제작 방법.
  138. 제11항에 있어서, 폴리실리콘 산화물, 질화물, 산화질화물의 3층으로서 제2절연층을 형성하는 반도체 메모리 구조 제작 방법.
  139. 제9항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  140. 제10항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  141. 제11항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  142. 제10항에 있어서, 다결정 실리콘으로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  143. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  144. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  145. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  146. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  147. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  148. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  149. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  150. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  151. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  152. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  153. 제11항에 있어서, 폴리실리콘 산화물, 질화물, 산화질화물의 3층으로서 제2절연층을 형성하는 반도체 메모리 구조 제작 방법.
  154. 제9항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  155. 제10항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  156. 제11항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  157. 제10항에 있어서, 다결정 실리콘으로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  158. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  159. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  160. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  161. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  162. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  163. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  164. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  165. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  166. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  167. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  168. 제9항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  169. 제10항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  170. 제11항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  171. 제10항에 있어서, 다결정 실리콘으로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  172. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  173. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  174. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  175. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  176. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  177. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  178. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  179. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  180. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  181. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  182. 제10항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  183. 제11항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  184. 제10항에 있어서, 다결정 실리콘으로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  185. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  186. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  187. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  188. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  189. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  190. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  191. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  192. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  193. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  194. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  195. 제11항에 있어서, 제2전극하의 전체 표면에 걸쳐서 제2절연층을 잔류시키는 것으로 이루어진 반도체 기판의 메모리 구조 제작 방법.
  196. 제10항에 있어서, 다결정 실리콘으로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  197. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  198. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  199. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  200. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  201. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  202. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  203. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  204. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  205. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  206. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  207. 제10항에 있어서, 다결정 실리콘으로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  208. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  209. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  210. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  211. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  212. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  213. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  214. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  215. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  216. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  217. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  218. 제39항에 있어서, 다결정 실리콘을 도핑하는 것과, 도핑되지 않은 제1전도층을 구성하는 폴리실리콘을 분포시키는 것과, 그것 아래 위치된 다결정 실리콘을 벗어난 확산에 의해 폴리실리콘을 도핑하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  219. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  220. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  221. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  222. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  223. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  224. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  225. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  226. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  227. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  228. 제10항에 있어서, 실리콘 질화물로부터 전도 또는 절연층을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  229. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  230. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  231. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  232. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  233. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  234. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  235. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  236. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  237. 제10항에 있어서, 자기-조정 방법에서 홈 접점을 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  238. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  239. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  240. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  241. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  242. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  243. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  244. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  245. 제10항에 있어서, 습식 에칭으로 제1절연층 내에 개구부를 형성하는 것과 에칭시간을 변경시킴에 의하여 홈접점의 깊이를 조정하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  246. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  247. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  248. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  249. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  250. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  251. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  252. 제11항에 있어서, 실리콘 질화물의 보호층으 형성하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  253. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  254. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  255. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  256. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  257. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  258. 제11항에 있어서, 보호층 도포전 표면을 산화하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  259. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  260. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  261. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  262. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  263. 제11항에 있어서, 비등방성적 에칭백에 의해 기판 표면에 평행인 표면으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  264. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  265. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  266. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  267. 제11항에 있어서, 포토그래픽 기술로 등방성적으로 에칭함에 의해 내부홈 벽인 부분으로부터 보호층을 제거하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  268. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
  269. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
  270. 제11항에 있어서, 홈 접점 깊이 아래까지 내려가는 홈형성을 위해 사용되는 동일 마스크부를 사용함에 의해 홈을 깊게하는 것으로 이루어진 반도체 메모리 구조 제작 방법.
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  272. 비트선들 및 단어선들을 갖는 반도체 기판에서 반도체 메모리 구조의 적어도 4개의 메모리 셀로 구성된 메모리 매트릭스에서, 각각의 상기 메모리셀이 중앙 및 주어진 폭과, 2개의 전도지역 및 게이트 전극을 갖는 홈 캐패시터 외부에 분포된 1개의 MOS 선택 트랜지스터 및 1개의 홈 메모리 캐패시터와, 트랜지스터 전도지역중 하나에 연결되는 각각의 메모리 캐패시터, 비트선중 하나에 연결되는 또다른 트랜지스터 전도지역, 단어선들중 하나에 연결된 트랜지스터 게이트 전극과, 절연 필드 산화물 또는 매몰 절연 산화물과, 절연 필드 산화물과 겹치는 홈 또는 매몰 절연 산화물 및 내부홈 벽 표면을 갖는 것과, 상기 내부홈 벽 표면을 덮은 제1절연층 및 완전히 상기 홈 내부 및 제1절연층상의 기판 표면에 수직으로 배치된 캐패시터의 제1전극 및 상기 제1전극상 분포된 제2절연층 및, 상기 홈에서 제2절연층상에 수직으로 분포된 제2전극과, 내부홈 벽 표면상 제1절연층에 구성된 개구부를 통해 측방향이 트랜지스터 전도지역중 하나와 캐패시터 제1전극 사이에 연결된 접점과, 캐패시터와 제1방향에서 협동된 선택트랜지스터 사이 연결선에 병렬인 메모리 셀과 2개의 연속인 셀의 중앙부를 통해 제1방향으로 수직으로 신장한 대칭축에 대해 미러 대칭으로 분포된 2개의 연속 셀과, 제1방향에 수직인 제2방향에서 주어진 셀의 1/2에 의해 상쇄되는 각각의 상기 메모리 셀을 포함하는 메모리 매트릭스.
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