KR100929335B1 - 수직 대체 게이트 접합 전계 효과 트랜지스터 - Google Patents

수직 대체 게이트 접합 전계 효과 트랜지스터

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폴 아더 레이만
존 러셀 믹맥켄
로스 톰슨
잭 큉쉥 즈하오
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에이저 시스템즈 가디언 코포레이션
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Abstract

수직 JFET를 생성하기 위한 아키텍쳐이다. 일반적으로, 집적 회로 구조물은 평면을 따라 형성된 주 표면을 갖는 반도체 영역, 및 그 표면에 형성된 제1 소스/드레인 도핑 영역을 포함한다. 제1 영역과 상이한 도전형의 채널을 형성하는 제2 도핑 영역은 제1 영역 상에 배치된다. 제 3 도핑 영역은 제2 도핑 영역에 대하여 반대의 도전형을 갖는 제2 도핑 영역 상에 형성되고, 소스/드레인 영역을 형성한다. 게이트가 수직 JFET를 형성하기 위해 채널 상에 형성된다.
반도체 디바이스를 제조하는 관련된 방법에 있어서, 제1 소스/드레인 영역은 반도체층 내에 형성된다. 채널 및 게이트 전극을 포함하는 전계 효과 트랜지스터 게이트 영역은 제1 소스/드레인 영역 상에 형성된다. 이어서, 제2 소스/드레인 영역이 적절한 도전형을 갖는 채널 상에 형성된다.

Description

수직 대체 게이트 접합 전계 효과 트랜지스터{A vertical replacement-gate junction field-effect transistor}
본 발명은 도전형들을 변화시키는 접합들을 포함하는 반도체 디바이스 및 그러한 디바이스의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 대체 게이트(vertical replacement-gate; VRG) 접합 전계 효과 트랜지스터 디바이스 및 그러한 디바이스들을 포함하는 집적 회로의 제조 방법에 관한 것이다.
반도체 디바이스 성능의 증진 및 디바이스 밀도(단위 면적당 디바이스들의 수)의 증가는 계속하여 반도체 업계의 중요한 목적이 되고 있다. 디바이스 밀도는 개개의 디바이스들을 보다 더 작게 만들고 디바이스들을 보다 더 컴팩트하게 패킹(packing)함으로써 증가된다. 그러나, 디바이스 치수(모양 크기 또는 설계 규칙이라 칭하기도 함)가 감소함에 따라, 디바이스들 및 그들의 구성 요소들을 형성하는 방법들은 적응되어야 한다. 예를 들면, 생산 디바이스 크기는 현재 0.25미크론 내지 0.12미크론 범위이고, 불가피하게도 보다 작은 치수로 되는 추세이다. 그러나, 디바이스 치수들이 작아짐에 따라, 특정 제조 제약들이 특히 리소그래피 공정들에 대해 야기되고 있다. 사실상, 기존의 리소그래피 공정들은 근래의 디바이스 사용자들에 의해 요구되는 필요한 최소 크기로 디바이스들을 정확하게 제조하는 것이 불가능한 위치에 가까워지고 있다.
현재 대부분의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들은 회방향 구성으로 형성되고, 전류는 기판 또는 본체 표면의 주 평면에 대해 평행하게 흐른다. 이들 MOSFET 디바이스들의 크기가 증가된 디바이스 밀도를 달성하기 위해 감소함에 따라, 제조 공정은 점점 어려워지고 있다. 특히, 리소그래픽 패턴에서 이미지의 윤곽을 묘사하는데 사용된 방사선의 파장이 디바이스 치수에 도달하기 때문에, 게이트 채널을 생성하기 위한 리소그래픽 공정은 문제가 된다. 따라서, 횡방향 MOSFET들에 대해, 게이트 길이는 그것이 리소그래피 기술을 통해 정밀하게 조절될 수 없는 지점에 도달하고 있다.
MOSFET와 같이, 접합 전계 효과 트랜지스터들(JFET들)은 리소그래픽적으로 정의된 채널 길이들을 사용하여 형성되어 왔다. 채널 길이가 디바이스 밀도를 증가시키기 위해 감소함에 따라, 채널 길이는 종래의 포토리소그래피 기술을 사용하여 조절될 수 없다. 대신에, 고가의 X선 및 전자 빔 리소그래피 장비가 종래 기술 상태의 채널 길이로 MOSFET들 및 JFET들을 모두 형성하는데 필요할 수도 있다.
일반적으로, 집적 회로들은 레지스터들 및 커패시터들 등의 수동 부품들뿐만 아니라 MOSFET들, JFET들 및 바이폴러 접합 트랜지스터들을 포함하는 복수의 능동 디바이스들을 포함한다. 본 명세서에서 참고 문헌으로서 포함되는, 공동 소유의 미합중국 특허 제6,027,975호 및 제6,197,441호에는 수직 대체 게이트(VRG) MOSFET들의 제조를 위한 소정의 기술들이 교시되어 있다. 따라서, 집적 회로 제조 단가를 감소시키기 위해 MOSFET들의 제조에 사용된 것들과 유사하고 호환가능한 처리 단계들을 사용하여 JFET들을 제조하는 것이 유리하다.
증착된 막 두께를 통해 정밀하게 조절된 게이트 길이들을 갖는 JFET들의 제조에 한층 더 나은 장점들을 제공하기 위해, 수직 대체 게이트(VRG) JFET 디바이스들을 제조하기 위한 아키텍쳐가 제공된다.
본 발명의 일 실시예에 따르면, 반도체 디바이스는 반도체 물질의 제1층 및 그 안에 형성된 제1 도핑 영역을 포함한다. 제1 영역과는 다른 도전형의 제2 도핑 영역이 제1 영역 위에 형성된다. 제3 도핑 영역은 제2 도핑 영역과는 다른 도전형을 갖고 제2 도핑 영역 위에 형성된다.
제1 영역은 접합 전계 효과 트랜지스터의 소스/드레인 영역이고, 제2 도핑 영역은 채널이다. 제2 소스/드레인 영역은 채널 위에 형성되고, 제3 도핑 영역을 포함한다.
관련된 제조 방법에 있어서, 집적 회로 구조물이, 디바이스 형성에 적절한 반도체 층을 제공하고 제1 평면을 따라 형성된 제1 표면을 가짐으로써 제조된다. JFET 디바이스에 대해, 제1 디바이스 영역은 반도체 층 내에 형성되고, 디바이스 영역은 소스 영역 및 드레인 영역 사이에서 선택된다. JFET에 대한 게이트 영역은 제1 디바이스 영역 상에 형성된다. 수직 JFET의 제조에 있어서, 게이트 길이는 희생층의 사용을 통해 정밀하게 조절된다. JFET들 및 MOSFET들 모두는 동일한 기본 제조 공정을 사용하여 제조될 수 있다.
게이트는 채널을 완전히 포위하고 채널은 수평 단면을 따라 균일하게 도핑되기 때문에, 본 발명의 교시에 따라 제조된 JFET는 균일한 소모층(depletion layer)(또는 균일한 핀치오프(pinch-off) 조건)을 제공한다. 선행 기술에서, 채널은 수평으로 배향되고, 캐리어들은 그것을 통해 수평으로 흐른다. 채널은 반도체 기판내로의 확산에 의해 형성되고, 따라서 상부 채널 영역은 하부 영역보다 더 높은 도핑 밀도를 갖는다. 결과적으로, 소모층은 임의의 주어진 수직 방향을 따라 균일하지 않게 된다. 또한, 본 발명에 따른 반도체 기판에서 이중 웰(well)들을 생성하는 것은 밀접하게 매치된 JFET 쌍들의 제조를 가능하게 한다.
증착된 막 두께를 통해 정밀하게 조절된 게이트 길이들을 갖는 JFET들의 제조에 한층 더 나은 장점들을 제공하기 위해, 수직 대체 게이트(VRG) JFET 디바이스들을 제조하기 위한 아키텍쳐가 제공된다.
도 1a 내지 도 1r은 순차적인 제조 단계들에서 본 발명의 일 실시예에 따른 회로 구조를 단면으로 예시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명
200: 집적 회로 205: 소스 영역
210, 220: 절연층 211. 216: 에칭 정지층
215: 희생층 225, 227: 윈도우
230, 231: 결정질 반도체 물질 235: 드레인층
250: 게이트 유전층 265, 266: 게이트
270, 272: 소스/드레인 확장부
280, 282: 채널
본 발명은 하기의 양호한 실시예들의 설명 및 첨부 도면들에 비추어 고려할 때, 보다 용이하게 이해될 수 있고, 추가의 장점들 및 그의 용도들이 보다 쉽게 명백해질 것이다.
통상적인 실무에 따라, 여러 가지 기술된 특징들이 일정 축적비례에 따라 도시되어 있지 않지만, 본 발명에 관련한 특정 특징들을 강조하도록 도시되어 있다. 참조 문자들은 도면 및 명세서 전체에서 동일한 요소들을 나타낸다.
트랜지스터들 및 집적 회로들의 제조에 관하여, "주 표면"이라는 용어는 복수개의 트랜지스터들이 예를 들면 2차원 공정에서 제조되는 경우 및 그에 관련하여 반도체층의 표면을 칭한다. 본 명세서에서 사용되는, "수직"이라는 용어는 주 표면에 대해 실질적으로 직교함을 의미한다. 전형적으로, 주 표면은 전계 효과 트랜지스터 디바이스들이 제조되는 단결정질 규소층의 <100> 평면을 따른다. "수직 트랜지스터"라는 용어는 전류가 소스로부터 드레인으로 수직으로 흐르도록 주 표면에 관하여 수직 배향된 개개의 반도체 부품들을 갖는 트랜지스터를 의미한다. 일 예로써, 수직 JFET에 대해, 소스, 채널 및 드레인 영역들은 주 표면에 관하여 비교적 수직 정렬로 형성된다.
도 1a 내지 도 1r은 본 발명에 따른 전형적인 디바이스를 형성하기 위한 여러 제조 단계 동안의 집적 회로 구조물(200)의 단면도를 예시한다. 그 설명으로부터, 수직 대체 게이트 접합 전계 효과 트랜지스터가 어떻게 수직 대체 게이트 금속 산화물 반도체 전계 효과 트랜지스터와 독립적으로 또는 그와 관련하여 제조될 수 있는지 명백해질 것이다.
VRG MOSFET 및 JFET 모두를 형성하기 위한 제조 공정은 도 1a 내지 도 1r을 참조하여 예시한다. VRG MOSFET 및 VRG JFET 모두의 형성은 단일 제조 공정에서 디바이스 유형들 모두를 제조하는 호환성을 나타내도록 예시된다. 그러나, 본 발명은 VRG MOSFET 및 VRG JFET가 나란한 배향으로 또는 심지어 동일한 공정에서 제조되는 경우의 실시예들에 제한되지 않는다. 본 명세서에 개시된 여러 가지 반도체 특징부들 및 영역들은 실리콘으로 구성되는 것이 바람직하지만, 본 발명의 다른 실시예들이 화합물 또는 헤테로접합 반도체들 단독 또는 그 조합을 포함하는 다른 반도체 물질들에 기초할 수 있음이 당업계의 숙련자들에게 알려져 있다.
도 1a를 참조하면, 중도핑된 소스 영역(205)은 실리콘 기판(200), 바람직하게는 노출된 주표면(203)을 따라 <100> 결정 배향을 갖는 기판 내에 형성된다. 수직 MOSFET 및 수직 JFET의 이러한 예시에서, 디바이스의 소스 영역은 실리콘 기판 내에 형성되고, 드레인 영역은 순차로 형성된 수직 채널의 꼭대기에 형성되며, 이는 이후에 고찰할 것이다. 대안으로, 드레인 영역은 수직 채널 꼭대기에 형성된 소스 영역과 함께 기판 내에 형성될 수 있다. 전자의 실시예는 본 명세서의 요지이다. 그러나, 이러한 설명으로부터, 당업계의 숙련자라면 드레인 영역이 실리콘 기판 내에 형성되고 소스 영역이 순차로 형성되는 수직 채널 상으로 형성되는 디바이스를 용이하게 형성할 수 있다.
중도핑된 소스 영역(205)의 깊이, 내부의 도펀트의 농도 및 도펀트의 유형(예, n형 또는 p형)은 모두 디자인 선택의 문제이다. 도펀트가 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)인 전형적인 소스 영역(205)은 약 1x1019 원자들/㎤ 내지 약 5x1020 원자들/㎤ 범위의 도펀트 농도를 갖는다. 약 200nm의 소스 영역 깊이가 적절하다. 바람직하게는, 소스 영역(205)은 1 내지 100KeV 에너지에 의해 1x1014 내지 약 1x1016 원자들/㎠ 범위의 높은 도우즈의 이온 주입에 의해 형성된다. 도 1b에서, 다수의 재료 층들은 실리콘 기판(200) 내의 소스 영역(205) 상에 형성된다. 일 실시예에서, 5개의 재료층들(210, 211, 215, 216 및 220)은 실리콘 기판(200) 내의 소스 영역(205) 상에 형성된다. 절연층(210)은 결과적으로 위에 놓이는 게이트일 수 있는 것으로부터 소스 영역(205)을 절연시킨다. 따라서, 절연층(210)은 어떤 재료로 구성되고, 이러한 절연 목적과 일치하는 두께를 갖는다. 적절한 재료들의 예로는 도핑된 실리콘 산화물을 포함한다. 도핑된 절연층의 사용은 특정 실시예에서 절연층(210)이 이하 더 상세히 설명하게 되는 바와 같이, 수직 디바이스 채널 내에 순차로 형성된 소스/드레인 확장 영역들을 도핑하기 위한 도펀트 소스로서 작용한다. 실리콘 산화물 도핑 소스의 일 예는 PSG(포스포실리케이트 유리, 즉, 인 도핑된 실리콘 산화물) 또는 BSG(보로실리케이트 유리, 즉, 붕소 도핑된 실리콘 산화물)이다. 당업계의 숙련자라면 기판 상에 PSG 또는 BSG층을 형성하기에 적절한 방책, 예를 들면 플라즈마 강화 화학 기상 증착(PECVD)을 알고 있다. 절연층(210)의 적절한 두께는 약 25nm 내지 약 250nm 범위이다. 절연층(210)은 1x1021/㎤ 치수의 큰 도펀트 농도를 함유한다.
당업계의 숙련자들에게 알려진 에칭 정지제는 에천트가 아래 놓인 층 또는 위에 놓인 층 또는 층들로 진행하는 것을 방지하도록 설계되어 있다. 따라서, 에칭 정지는 에칭될 인접층 또는 층들보다 선택된 에천트에 대해 현저하게 큰 에칭 저항을 갖는다. 이러한 경우에 특히, 선택된 에천트에 대해서, 에칭 정지층(211)의 에칭율은 아래 고찰하게 되는 바와 같이 희생층인 위에 놓인 층의 에칭율보다 훨씬 더 느려진다. 본 발명에 따라, 실리콘 산화물(예, 테트라에틸렌 오르토 실리케이트(TEOS)로부터 형성된 실리콘 산화물)의 희생층을 제거하기 위해, 적절한 에칭 정지 물질은 아래 놓인 층에 대한 에천트의 작용을 제한한다.
에칭 정지층(211)은 절연층(210) 상에 형성된다. 질화규소(Si3N4)는 적절한 에칭 정지 물질이다. 에칭 정지층의 두께는 에칭 공정을 통해 제거될 자료 두께에 상대적으로 선택된 에칭에 대한 에칭 정지 물질의 저항에 의존한다. 에천트가 아래 놓인 층에 대해 작용하는 것을 방지하는 것 외에, 에칭 정지층(211)은 소스/드레인 확장부를 생성하기 위해 사용된 도펀트들에 대한 확산 배리어로서 작용하기도 하고, 그에 따라 게이트에 대해 상대적인 소스/드레인 확장부의 스페이싱 및 길이를 제한한다. 에칭 정지층(211)은 약 5nm 내지 약 50nm 범위의 두께를 갖는다.
희생층(215)은 에칭 정지층(211) 상에 (예를 들면 TEOS 증착 공정에 의해) 형성된다. 후속 공정에서, 희생층(215)이 제거되고, 디바이스의 게이트는 희생층(215)에 의해 비워진 공간에 형성된다. 따라서, 희생층(215)의 절연 물질은 에천트가 에칭 정지층(211)에 대해 상대적으로 희생층(215)을 제거하기 위한 현저히 큰 선택성을 갖도록 선택된다. 희생층(215)의 두께는 최종 디바이스의 채널 길이에 대응하도록 선택된다. 결정질 규소는 희생층(215)에 대한 적절한 반도체 물질의 예이다.
바람직하게는, 희생층(215)은 테트라에틸 오르토실리케이트 전구 물질 또는 TEOS, Si(OC2H5)4의 분해에 의해 증착된다. 산화규소막(본 명세서에서 TEOS 증착된 산화물이라 칭함)을 형성하기 위한 기화된 액체 TEOS의 분해는 전형적으로 산소 환경에서 650℃ 내지 750℃에서 화학 기상 증착(CVD)에 의해 발생한다. 그러한 TEOS 증착은 양호한 균일성 및 필요할 경우 스텝 커버리지를 제공하는 것으로 알려져 있다. 일반적으로, 증착된 막은 그것이 종종 이산화규소라 칭해지기도 하지만, 실리콘의 비화학양론적 산화물이 될 수 있는 것으로 이해된다. 예를 들면, 반응하는 산소의 10%에 이르는 오존(O3)을 포함시키는 것은 저온 증착을 조장한다. 오존을 포함하는 전형적인 반응은 분당 4표준 리터(slm)의 산소로 400℃ 및 300Torr에서 수행되고, 산소는 6% 오존, 1.5slm He 및 분당 300 표준 세제곱 센티미터(sccm)의 TEOS를 포함한다.
에칭 정지층(216)은 희생층(215) 상에 형성되기도 한다. 에칭 정지층(216)은 층(211)과 유사한 기능을 하고, 예를 들면 질화 규소일 수 있다.
절연층(220)은 에칭 정지층(216) 상에 형성된다. 왜냐하면, 절연층(220)이 절연층(210)(통상의 에천트에 대해)과 동일한 에칭율을 갖는 점에서 유리하기 때문에, 절연층들(210 및 220)은 동일한 물질, 예를 들면 도펀트 소스로서 작용할 수도 있는 PSG 또는 BSG로 형성될 수 있다.
모든 층들(210, 211, 215, 216 및 220)은 종래의 화학 증착(CVD) 공정 또는 기타 잘 알려진 증착 기술을 사용하여 증착될 수 있다. 상기 층들의 시퀀스에 관하여, 다른 실시예들이 현저한 변종, 예를 들면 더 적은 증착층들을 포함할 수 있음에 주의해야 한다. 임의의 경우에, 결과의 구조물은 2개의 수직 채널 영역들을 형성하기 위해 사용될 것이고, 하나는 MOSFET 디바이스를 위한 것이고, 나머지는 JFET 디바이스를 위한 것이다.
도 1c를 참조하면, 개구 또는 윈도우들(225 및 227)은 절연층(210), 에칭 정지층(211), 희생층(215), 에칭 정지층(216) 및 절연층(22)을 통해 실리콘 기판(200)의 소스 영역(205) 쪽으로 비등방성으로 에칭된다. 윈도우 직경은 제조 중인 디바이스에 대한 성능 특성들 및 크기 제약 요건에 의해 결정되고, 리소그래피 공정의 제한은 윈도우를 형성하기 위해 이용된다. 윈도우들(225 및 227)의 길이(트렌치라 칭하기도 함), 즉, 도 1c의 단면도에서 수평 및 수직 치수들 모두에 직교하는 길이는 크기 디자인 선택의 문제이고, 반드시 동일한 것은 아니다. 주어진 수평 치수에 대해, 윈도우들(225 및 227)에서 이후에 형성될 도핑된 영역의 현재 용량은 증가하는 윈도우 길이에 따라 증가한다.
윈도우들(225 및 227)은 윈도우들(225 및 227)의 바닥에 있는 실리콘을 정제하기 위한 화학적 정제 공정(예, RCA 또는 피라나 정제)에 적용된다. 이러한 정제 단계의 결과로서, 윈도우들(225 및 227)과 경계를 형성하는 절연층들(210 및 220)의 작은 부분들이 제거된다. 생성된 톱니 모양은 도 1d에 예시되어 있다. 도시된 바와 같이, 희생층(215) 및 에칭 정지층(211 및 216)은 절연층들(210 및 220)의 에지 너머로 확장한다.
도 1e를 참조하면, 윈도우들(225 및 227)은 디바이스 품질의 결정질 반도체 물질(예, 실리콘)(230 및 231)로 각각 충전된다. 이용될 수 있는 결정질 반도체 물질들의 기타 예들로는 실리콘 게르마늄 및 실리콘 게르마늄 탄소를 들 수 있다. 윈도우들 내에 결정질 반도체 물질을 형성하는 기술은 잘 알려져 있다. 예를 들면, 결정질 반도체 물질들(230 및 231)은 시드(seed) 층으로서 소스 영역(205)을 사용하여 윈도우들(225 및 227) 내에서 에피택셜로 성장할 수 있다. 다른 실시예에서, 비정질 또는 다결정질 실리콘은 전체 기판(200) 상에 증착되고 윈도우들(225 및 227) 각각 및 그의 상부(232 및 233) 내의 거의 모든 결정질 반도체 물질(230 및 231)은 제거된다. 이어서, 비정질 반도체 물질은 예를 들면 그것을 재결정화시키기 위해 레이저에 의해 어닐링된다.
윈도우들(225) 내에 형성된 결정질 반도체 물질(230)은 MOSFET 디바이스의 채널을 형성한다. 윈도우(227) 내에 형성된 결정질 반도체 물질(231)은 JFET 디바이스의 채널을 형성한다. 따라서, 결정질 반도체 물질(230 및 231)은 소스 및 드레인 확장부들 뿐만 아니라 채널을 형성하기 위해 도핑되어야 한다. 한 가지 유형(즉, n형 또는 p형)의 도펀트들은 소스 및 드레인 확장부들을 형성하기 위해 결정질 반도체 물질(230 및 231)에 도입되고, 반대 도전형의 도펀트들은 채널을 형성하기 위해 결정질 반도체 물질들(230 및 231) 내로 도입된다. 필요한 결정질 반도체 물질들(230 및 231)을 도핑하기 위한 다양한 기술들은 적절한 것으로 생각된다. 도펀트들을 결정으로 형성 또는 주입하는 동안 결정질 반도체 물질들(230 및 231) 및 형성 후 반도체 물질들(230 및 231)의 본래 위치의 도핑 역시 적절한 공정들이다.
본래 위치의 도펀트 도입은, 즉, 하나의 물질 층이 화학 증착을 통해 형성됨에 따라 잘 알려져 있고 본 명세서에 기재하지 않는다. 도펀트들은 층 깊이의 함수로서 목적하는 농도를 생성하기 위해 증착 공정의 적절한 지점의 분위기에 도입된다. 소스/드레인 확장부들을 형성하기 위해, 도펀트들은 기판(200)에서 벗어나 결정질 반도체 물질들(230 및 231)의 바닥으로 확산될 수 있다. 이온 주입은 또한 결정질 반도체 물질들(230 및 231)의 상부에 있는 소스/드레인 확장 영역들을 생성하기에 적절한 방책이다.
결정질 반도체 물질들(230 및 231)이 도핑되고 도펀트들이 목적하는 방식으로 내부에 분포된 후, 집적 회로 구조물(200)은 결정질 반도체 물질들(230 및 231) 내의 도펀트의 분포에 현저한 영향을 미칠 수 있는 상태들에 적용되지 않는다. 필연적인 것은 아니지만, 바람직하게는, 이러한 단계 후, 집적 회로 구조(200)는 1100℃를 초과하는 온도에 노출되지 않는다. 사실상, 그것은 집적 회로 구조물(200)이 1000℃ 이상의 온도에 노출되지 않는 경우에 유리하다. 특정 실시예들에서, 기판은 연장된 기간 동안(예, 수분을 초과하여) 900℃를 초과하는 온도에 노출되지 않는다. 그러나, 집적 회로 구조물(200)은 도펀트들의 분포에 부작용을 미치지 않으면서 약 1000℃의 온도에서 신속한 열적 어닐링에 적용될 수 있다. 대안으로는, 후속 고온 공정은 목적하는 도펀트 분포를 생성하도록 설계될 수 있다.
윈도우들(225 및 227)이 상기한 바와 같이 충전되고 도핑된 후, 최상부들(231 및 232)은 예를 들면 화학적/기계적 연마에 의해 제거된다. 이러한 공정의 결과는 도 1f에 예시되어 있다.
도 1g에 도시된 바와 같이, 등각의 드레인층(235)은 절연층(220) 및 최상부(231 및 232) 상에 형성된다. 드레인층(235)은 자기 정렬된 최상부 콘택트(본 실시예에서 드레인 콘택트)를 제공한다. 드레인층(235)에 대한 적절한 물질의 일 예는 도핑된 다결정질 실리콘이다. 선택된 도펀트는 MOSFET 및 JFET 채널들을 도핑하기 위해 사용된 것과 반대 유형이다. 도펀트의 농도는 약 1x1020원자/㎤ 보다 더 크다.
도 1g에 추가로 예시된 바와 같이, 등각층(236)은 드레인층(235) 상에 증착된다. 층(236)을 위해 선택된 물질은 희생층(215)의 에칭율보다 현저히 낮은 에칭율을 갖도록 선택된다. 바람직하게는, 층(236)을 위해 선택된 물질은 에칭 정지층(211 및 216)의 물질과 동일하지만, 바람직하게는 층들(211 및 216)보다 더 두껍다. 적절한 물질의 일 예는 질화규소이다. 이 층(236)은 알려진 기술을 사용하여 드레인층(235) 상에 형성된다.
종래의 리소그래피 기술을 사용하면, 드레인층(235), 층(236) 및 절연층(220)은 나머지 부분들 만이 결정질 반도체 물질(230 또는 231)에 중첩되거나 또는 인접하도록 (1개 이상의 드라이 에칭 단계들을 사용하여) 패턴화된다. 도 1h를 참조한다.
도 1i에 예시된 바와 같이, 등각층(240)이 증착된다. 주어진 에칭 화학에 대해, 층(240)을 위한 물질은 희생층(215)의 에칭율보다 현저히 낮은 에칭율을 갖도록 선택된다. 층(240)을 위한 적절한 물질의 일 예는 질화규소이다. 층(240)의 두께는 드레인층(235), 층(236) 및 절연층(220)의 나머지 부분들이 후속 에천트와의 접촉으로부터 보호되도록 선택된다.
이어서, 층(240)은 드라이 플라즈마 에칭 등의 이방성 에칭을 사용하여 에칭되고, 이는 역시 에칭 정지층(216)의 일부를 제거한다. 따라서, 도 1j에 도시된 바와 같이, 이방성 에칭 후 남은 층(240)의 유일한 부분들은 절연층(220) 및 층들(235 및 236)에 측면으로 인접한 측벽 부분들이다. 이러한 에칭 공정의 결과로서, 희생층(215)이 이제 노출된다.
이어서, 디바이스는 희생층(215)의 노출된 나머지 부분을 제거하는 습식 에칭(예, 수성 불화수소산) 또는 등방성 건식 에칭(예, 무수 불화수소산)에 적용된다. 그 결과는 도 1k에 예시되어 있으며, 여기서 절연층(210)은 여전히 에칭 정지층(211)에 의해 커버된다. 절연층(220) 및 드레인층(235)은 에칭 정지층(216) 및 층들(236 및 240)의 나머지 부분에 의해 캡슐화된다. 결과적으로, 절연층(210 및 220) 및 드레인층(235)의 나머지 부분들은 후속 에칭 부형제들과의 접촉으로부터 절연된 상태로 유지된다.
도 1l을 참조하면, 열적 이산화규소의 희생층(245)은 약 10nm 미만의 치수의 두께에 이르기까지, 결정질 반도체 물질(230 및 231)의 노출된 표면 상에서 성장한다. 이어서, 이산화규소 희생층(245)은 종래의 등방성 에칭(예, 수성 불화수소산)을 사용하여 제거한다(도 1m 참조). 이산화규소 희생층(245)의 형성 및 뒤이은 제거의 결과로서, 결정질 반도체 물질들(230 및 231) 각각의 표면은 유연해지고, 측벽 결함의 일부는 제거된다. 에칭 정지층들(211 및 216)은 열적 이산화규소(245)를 제거하기 위해 사용된 에칭 부형제가 절연층(210 및 220) 및 층(235)과 접촉하는 것을 방지한다. 이 단계가 디바이스 제조에 반드시 필요하지는 않지만, 예를 들면 인터페이스 트랩들을 감소시킴으로써 게이트 유전 특성들을 개선시키기 위해 사용될 수 있다. 상기 단계는 실리콘 결함이 제조 중인 디바이스에 대해 해롭지 않은 것으로 알려진 경우에 생략될 수 있다.
결정질 반도체 물질(230)의 노출된 부분은 형성되고 있는 MOSFET 디바이스의 물리적 채널 길이를 정의하고, 결정질 반도체 물질(231)의 노출된 부분은 형성 중인 JFET 디바이스의 물리적 채널 길이를 제한한다.
다음으로, 게이트 유전체층(250)은 결정질 반도체 물질들(230 및 231)의 노출된 부분 상에 형성된다. 적절한 유전체 물질들은 예를 들면 열적으로 성장한 이산화 규소, 옥시질화규소, 질화규소 또는 금속 산화물을 포함한다. 게이트 유전체(250)의 두께는 약 1nm 내지 약 20nm이다. 적절한 두께의 일 예는 6nm이다. 일 실시예에서, 이산화규소층은 산소 함유 분위기에서 약 700℃ 내지 약 1000℃ 범위의 온도에 이르기까지 집적 회로 구조물(200)을 가열함으로써 성장한다. 게이트 유전체(250)를 형성하기 위한 다른 부형제들은 화학 기상 증착, 제트 기상 증착 또는 원자층 증착을 포함할 수 있고, 이들 모두는 적절한 것으로 예상된다. 목적하는 두께의 게이트 유전체(250)를 형성하는 조건들은 당업계의 숙련자들에게 잘 알려져 있다.
게이트 유전체(250)는 JFET 디바이스에 필요하지 않기 때문에, MOSFET 영역의 게이트 유전체는 마스크되고, JFET 영역 내의 게이트 산화물(250)을 제거하기 위해 습식 에칭이 구조물에 적용된다. 도 1n은 이 단계에 이어지는 디바이스 구조물을 예시한다.
도 1o를 참조하면, MOSFET 영역에서, 게이트 전극은 충분히 등각인 적절한 게이트 물질의 층(255)을 증착시킴으로써 게이트 유전체(250)를 포위하여 형성된다. 예를 들면, 도펀트가 그대로 도입되는 도핑된 비정질 규소층이 증착되고, 이어서 도핑된 다결정질 실리콘을 형성하기 위해 결정화된다. 이 단계는 결정질 반도체 물질(230) 내의 도펀트들의 도펀트 프로파일에 현저하게 영향을 미치지 않는 조건들을 사용하여 수행되어야 한다. 적절한 게이트 전극 물질들의 다른 예들로는 실리콘 게르마늄 및 실리콘 게르마늄 카본을 들 수 있다. 적절히 낮은 저항성을 갖고, 게이트 유전 물질 및 기타 반도체 프로세싱 단계들과 호환될 수 있는 금속들 및 금속 함유 화합물들 역시 적절한 게이트 전극 물질들로서 예상된다. 이것은 게이트 물질이 반도체 플러그 물질의 밴드 갭 중심 근처의 일함수를 갖는 경우에 유리하다. 그러한 금속들의 예로는 티타늄, 질화티타늄, 텅스텐, 규화텅스텐, 탄탈, 질화탄탈 및 몰리브덴을 들 수 있다. 게이트 전극 물질을 형성하기 위한 적절한 방편들로는 화학 기상 증착, 전기 도금 및 이들의 조합을 들 수 있다.
JFET는 채널 내에 pn 접합(즉, 결정질 반도체 물질(231))을 필요로 하는 것으로 알려져 있다. 채널에 대한 반대 도전형의 영역을 형성하기 위한 한가지 방법을 아래에서 고찰한다. 도 1p를 참조하면, JFET 영역에서, 게이트 전극은 충분히 등각인 적절한 JFET 게이트 물질의 층(256)을 증착시킴으로써 결정질 반도체 물질(231)을 포위하여 형성된다. 예를 들면, 도펀트가 그대로 도입되는 도핑된 비정질 실리콘층이 증착되고, 이어서 도핑된 폴리실리콘 결정질을 형성하기 위해 결정화된다. 층(256)의 도펀트 유형은 반도체 물질(231)의 도펀트 도전성과 반대이다.
JFET 게이트 및 MOSFET 게이트가 별개의 단계들에서 형성되는 실시예에서, MOSFET 게이트 물질 증착 단계 역시 JFET 영역에 게이트 물질을 증착시킨다. 따라서, JFET 영역으로부터 MOSFET 게이트 물질을 에칭시키고, 이어서 JFET 게이트 물질을 증착시키는 것은 필연적이다. 마지막으로, JFET 게이트 물질은 MOSFET 영역으로부터 에칭된다. 따라서, 층들(255)(MOSFET 게이트 물질) 및 층들(256)(JFET 게이트 물질) 모두에 대해 동일한 물질을 사용하는 것이 바람직하다. 따라서, 층들은 동시에 형성될 수 있고, 위에 언급한 에칭 단계들을 제거한다. 임의의 경우에, 도핑된 폴리실리콘이 후속 도펀트 드라이브인 열적 공정 동안 JFET 게이트 물질에 대해 사용될 때, 폴리실리콘 도펀트들은 JFET 디바이스에 필요한 PN 접합을 형성하기 위해 JFET 채널(결정질 반도체 물질(231))로 구동된다. 게이트 물질 역시 금속일 수 있고, 스즈끼 접합(Szhottky junction) 및 반도체 물질과 접촉 중일 때 부수적인 소모 영역을 생성한다.
도 1q를 참조하면, 층들(255 및 256)은 MOSFET 디바이스의 게이트(265) 및 JFET 디바이스의 게이트(266)를 형성하도록 패턴화된다. 게이트 구조는 크게 디자인 선택의 문제이다. 게이트들(265 및 266)은 각각의 디바이스들의 채널들을 형성하는 결정질 반도체 물질(230 및 231)의 일부를 포위한다.
도 1q는 완성된 MOSFET 및 JFET 디바이스 구조물들을 나타낸다. 도펀트들은 MOSFET 디바이스의 소스/드레인 확장부들(270) 및 JFET 디바이스의 소스/드레인 확장부들(272)을 형성하기 위해 절연층들(210 및 220)로부터 고체상 확산에 의해 결정질 반도체 물질(230 및 231)로 구동된다. 고체상 확산에서, 산화물(예, 산화규소)은 도펀트 소스로서 작용한다. 상승된 온도에서, 도펀트는 도핑된 산화물로부터 결정질 반도체 물질들(230 및 231)의 인접한 미도핑된(또는 약간 도핑된) 영역들로 구동된다. 이러한 기술은 도핑된 영역이 도펀트 소스로서 작용하는 결정질 반도체 물질들(230 및 231)과 절연층들(210 및 220) 사이의 인터페이스에 의해 제한되고, 자가 정렬된 소스/드레인 확장부들의 형성을 허용하기 때문에 유리하다(즉, 소스 드레인 확장부들은 게이트에 의해 정렬된다). 고체상 확산 기술들의 예들은 Ono, M. 등에 의한 "SuB-50 nm Gate Length N-MOSFETS with Phosphorus Source and Drain Junctions," IEDM 93, PP.119-122, 1993, 및 Saito, M. 등에 의한 "An SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics," IEDM 92, pp.897-900, 1992 에 개시되어 있으며, 본 명세서에서 참고 문헌으로서 포함된다.
소스/드레인 확장부들(270 및 272) 내의 도펀트의 농도는 적어도 전형적으로 약 1x1019/㎤이고, 단 약 5x1019/㎤의 도펀트 농도가 유리한 것으로 예상된다. 이러한 고체상 확산 기술에 따라, 매우 얕은 소스 및 드레인 확장부들이 얻어질 수 있다. 소스/드레인 확장부들(270 및 272)은 결정질 반도체 물질(230 및 231) 각각 내로, 바람직하게는 결정질 반도체 물질(230 및 231)의 폭의 이분의 일 미만 만큼 침투되는 것으로 도시되어 있다. 이러한 방식으로 도펀트 침투를 제한하는 것은 결정질 반도체 물질(230 및 231)의 반대 측면들로부터 도핑된 영역들 내의 현저한 오버랩을 피한다. 또한, 소스/드레인 확장부들(270 및 272)이 게이트 아래로 확장하는 거리는 게이트 길이의 사분의 일 미만까지 제한되는 것이 바람직하다. 결과로 얻어지는 구조물에서, 소스/드레인 확장부들(270 및 272) 내의 도펀트의 농도는 MOSFET 및 JFET 각각의 현재 형성된 채널들(280 및 282) 내에 존재하는 것과 반대 유형이다.
또다른 실시예에서, 도핑되지 않은 이산화규소의 박층(예, 약 25nm 두께)은 소스(205) 상에 형성된다. 도 1e를 참조하면, 이러한 층(도시하지 않음)은 소스(205)를 통해 아래로, 이어서 결정질 반도체 물질(230 및 231)에 이르기까지, 절연층(210)으로부터 바람직하지 못한 고체상 확산에 대한 배리어(도펀트 소스)로서 작용한다.
본 발명의 교시에 따르면, 2개의 밀접하게 매치된 JFET들은 동일한 희생층을 공유함으로써 제조될 수 있다. 희생층은 게이트 길이를 제한하기 때문에, JFET들은 소스, 드레인 및 채널 영역들이 유사하게 도핑되고 JFET들이 동일한 게이트 물질을 이용하는 경우에 밀접하게 매치된다. 또한, JFET 채널은 리소그래픽적으로 제어되지 않고, 따라서 채널 길이는 리소그래픽 공정 제약들에 의해 제한되지 않는다. 본 발명의 교시에 따라 구성된 JFET는 종래의 JFET로서 그리고 전압 조절된 레지스터로서 동작될 수 있다.
전술한 아키텍춰 및 공정은 회로 구조물 내에 접합 전계 효과 트랜지스터들을 형성하는데 유용하다. 본 발명의 특정 용도들을 예시하였지만, 본 명세서에 개시된 원리들은 III-IV족 화합물들 및 기타 반도체 물질들로 형성된 구조물을 포함하여, 다양한 회로 구조물들 및 다양한 방식으로 본 발명을 실시하기 위한 기초를 제공한다. 비록 전형적인 실시예들이 전압 대체 게이트 JFET들에 속하지만, 수많은 변경들이 예상된다. 본 명세서에서 명시적으로 식별되지 않은 또다른 구성들도 본 발명의 범위에서 벗어난 것은 아니며, 이는 다만 다음 특허청구범위들에 의해서만 제한받는다.

Claims (15)

  1. 집적 회로 구조물에 있어서,
    평면을 따라 형성된 주 표면을 갖는 반도체 기판;
    상기 표면에 형성된 제1 도핑된 영역;
    상기 제1 도핑된 영역과는 다른 도전형으로 되고, 상기 제1 도핑된 영역 위의 제2 및 제3 도핑된 영역;
    상기 제1 도핑된 영역과는 다른 도전형으로 되고, 상기 제2 도핑된 영역 위의 제4 도핑된 영역;
    상기 제3 도핑된 영역과는 다른 도전형으로 되고, 상기 제3 도핑된 영역 위의 제5 도핑된 영역;
    상기 제2 도핑된 영역에 인접한 산화물층;
    상기 산화물층 위의 제1 게이트; 및
    상기 제3 도핑된 영역 위의 제2 게이트로서, 상기 제2 게이트는 상기 제3 도핑된 영역과는 다른 도전형으로 도핑되는, 상기 제2 게이트를 포함하는, 집적 회로 구조물.
  2. 제 1 항에 있어서,
    상기 제1 도핑된 영역은 MOSFET의 제1 소스/드레인 영역을 포함하고, 상기 제2 도핑된 영역은 상기 MOSFET의 채널 영역을 포함하고, 상기 제4 도핑된 영역은 상기 MOSFET의 제2 소스/드레인 영역을 포함하는, 집적 회로 구조물.
  3. 제 1 항에 있어서,
    상기 제1 도핑된 영역은 JFET의 제1 소스/드레인 영역을 포함하고, 상기 제3 도핑된 영역은 상기 JFET의 채널 영역을 포함하고, 상기 제5 도핑된 영역은 상기 JFET의 제2 소스/드레인 영역을 포함하는, 집적 회로 구조물.
  4. 제 1 항에 있어서,
    상기 제2 및 제3 도핑된 영역들은 상기 반도체 기판 내에 형성된 제1 및 제2 윈도우 내에 각각 형성되는, 집적 회로 구조물.
  5. 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는,
    평면을 따라 형성된 주 표면을 갖는 반도체 기판;
    상기 표면에 형성된 제1 도핑된 영역;
    상기 제1 도핑된 영역과는 다른 도전형으로 되고, 상기 제1 도핑된 영역 위의 제2 도핑된 영역;
    상기 제2 도핑된 영역과는 다른 도전형으로 되고, 상기 제2 도핑된 영역 위의 제3 도핑된 영역;
    상기 제2 도핑된 영역에 인접한 유전층;
    상기 유전층 위의 제1 게이트를 포함하고;
    상기 제2 수직 전계 효과 트랜지스터는,
    상기 표면에 형성된 제4 도핑된 영역;
    상기 제4 도핑된 영역과는 다른 도전형으로 되고, 상기 제4 도핑된 영역 위의 제5 도핑된 영역;
    상기 제5 도핑된 영역과는 다른 도전형으로 되고, 상기 제5 도핑된 영역 위의 제6 도핑된 영역; 및
    상기 제5 도핑된 영역과는 다른 도전형으로 되고, 상기 제5 도핑된 영역 위의 제2 게이트를 포함하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  6. 제 5 항에 있어서,
    상기 제1 도핑된 영역은 MOSFET의 제1 소스/드레인 영역을 포함하고, 상기 제2 도핑된 영역은 상기 MOSFET의 채널 영역을 포함하고, 상기 제3 도핑된 영역은 상기 MOSFET의 제2 소스/드레인 영역을 포함하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  7. 제 5 항에 있어서,
    상기 제4 도핑된 영역은 JFET의 제1 소스/드레인 영역을 포함하고, 상기 제5 도핑된 영역은 상기 JFET의 채널 영역을 포함하고, 상기 제6 도핑된 영역은 상기 JFET의 제2 소스/드레인 영역을 포함하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  8. 제 5 항에 있어서,
    상기 제2 및 제5 도핑된 영역들은 상기 반도체 기판 내에 형성된 제1 및 제2 윈도우 내에 각각 형성되는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  9. 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는,
    평면을 따라 형성된 주 표면을 갖는 반도체 기판;
    상기 표면에 형성된 제1 도핑된 영역;
    상기 제1 도핑된 영역과는 다른 도전형으로 되고, 상기 제1 도핑된 영역 위의 제2 도핑된 영역;
    상기 제2 도핑된 영역과는 다른 도전형으로 되고, 상기 제2 도핑된 영역 위의 제3 도핑된 영역;
    상기 제2 도핑된 영역에 인접한 제1 게이트층을 포함하고;
    상기 제2 수직 전계 효과 트랜지스터는,
    상기 표면에 형성된 제4 도핑된 영역;
    상기 제4 도핑된 영역과는 다른 도전형으로 되고, 상기 제4 도핑된 영역 위의 제5 도핑된 영역;
    상기 제5 도핑된 영역과는 다른 도전형으로 되고, 상기 제5 도핑된 영역 위의 제6 도핑된 영역; 및
    상기 제5 도핑된 영역과는 다른 도전형으로 되고, 상기 제5 도핑된 영역 위의 제2 게이트층을 포함하며,
    상기 제1 게이트층은 유전층에 의해 상기 제2 도핑된 영역으로부터 전기적으로 절연되고, 상기 제2 게이트층은 상기 제5 도핑된 층과 직접 접촉하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  10. 제 9 항에 있어서,
    상기 제1 도핑된 영역은 MOSFET의 제1 소스/드레인 영역을 포함하고, 상기 제2 도핑된 영역은 상기 MOSFET의 채널 영역을 포함하고, 상기 제3 도핑된 영역은 상기 MOSFET의 제2 소스/드레인 영역을 포함하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  11. 제 9 항에 있어서,
    상기 제4 도핑된 영역은 JFET의 제1 소스/드레인 영역을 포함하고, 상기 제5 도핑된 영역은 상기 JFET의 채널 영역을 포함하고, 상기 제6 도핑된 영역은 상기 JFET의 제2 소스/드레인 영역을 포함하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  12. 제 9 항에 있어서,
    상기 제2 도핑된 영역은 상기 제1 수직 전계 효과 트랜지스터의 채널을 형성하고, 상기 제5 도핑된 영역은 상기 제2 수직 전계 효과 트랜지스터의 채널 영역을 형성하는, 제1 및 제2 수직 전계 효과 트랜지스터들을 포함하는 집적 회로 구조물.
  13. 접합 전계 효과 트랜지스터 구조물에 있어서,
    평면을 따라 형성된 주 표면을 갖는 반도체 기판;
    제1 도전형으로 되고, 상기 표면에 형성되는 제1 도핑된 영역;
    제2 도전형으로 되고, 상기 제1 도핑된 영역 위에 형성되는 제2 도핑된 영역;
    제1 도전형으로 되고, 상기 제2 도핑된 영역 위의 제3 도핑된 영역; 및
    상기 제2 도핑된 영역 위의 상기 제1 도전형의 게이트 영역을 포함하는, 접합 전계 효과 트랜지스터 구조물.
  14. 제 13 항에 있어서,
    상기 제1 도핑된 영역은 JFET의 제1 소스/드레인 영역을 포함하고, 상기 제2 도핑된 영역은 상기 JFET의 채널 영역을 포함하고, 상기 제3 도핑된 영역은 상기 JFET의 제2 소스/드레인 영역을 포함하는, 접합 전계 효과 트랜지스터 구조물.
  15. 집적 회로 구조물에 있어서,
    평면을 따라 형성된 주 표면을 갖는 반도체 기판;
    상기 표면에 형성된 제1 도핑된 영역;
    상기 제1 도핑된 영역 위의 제1 절연층;
    상기 제1 절연층 위의 제1 에칭 정지층;
    상기 제1 에칭 정지층 위의 제2 절연층;
    상기 제2 절연층 위의 제2 에칭 정지층;
    상기 제2 에칭 정지층 위의 제3 절연층;
    상기 제1 절연 영역을 통해 상기 제3 절연 영역으로부터 확장하는 윈도우에 형성되고, 제1 도전형의 제2 도핑된 영역;
    상기 제2 도전형으로 되고, 상기 제2 도핑된 영역 위의 제3 도핑된 영역;
    제2 도전형으로 되고, 상기 제2 도핑된 영역에 인접하게 형성된 제4 도핑된 영역을 포함하는, 집적 회로 구조물.
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