JPH07123159B2 - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH07123159B2 JPH07123159B2 JP2075812A JP7581290A JPH07123159B2 JP H07123159 B2 JPH07123159 B2 JP H07123159B2 JP 2075812 A JP2075812 A JP 2075812A JP 7581290 A JP7581290 A JP 7581290A JP H07123159 B2 JPH07123159 B2 JP H07123159B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、集積半導体メモリ回路に関し、より具体的に
は、それぞれが半導体基板内に形成されたトレンチ内ま
たは溝内に２進数の情報を記憶するための手段を使用し
ている、きわめて高密度のセルを有するメモリ及びその
製造方法に関する。
は、それぞれが半導体基板内に形成されたトレンチ内ま
たは溝内に２進数の情報を記憶するための手段を使用し
ている、きわめて高密度のセルを有するメモリ及びその
製造方法に関する。
B.従来の技術 集積半導体メモリ回路、時に基本的に記憶キャパシタ及
びスイッチを含むセルを使用しているメモリ回路は、高
いメモリ・セル密度を達成している。小型ダイナミック
・メモリ・セルを提供するための最も単純な回路の１つ
は、米国特許第3387286号明細書に記載されている。各
セルは、記憶キャパシタと、キャパシタをビット／セン
ス線に選択的に接続するスイッチとして働く電界効果ト
ランジスタとを使用している。
びスイッチを含むセルを使用しているメモリ回路は、高
いメモリ・セル密度を達成している。小型ダイナミック
・メモリ・セルを提供するための最も単純な回路の１つ
は、米国特許第3387286号明細書に記載されている。各
セルは、記憶キャパシタと、キャパシタをビット／セン
ス線に選択的に接続するスイッチとして働く電界効果ト
ランジスタとを使用している。
また、米国特許第3811076号明細書及び第3841926号明細
書には、前記の特許第3387286号明細書に記載されたタ
イプのワン・デバイス電界効果トランジスタ・メモリ・
セルが開示されている。このメモリ・セルは、ドープし
たポリシリコンの層と、半導体基板の表面に配置された
誘電性媒体で分離されたＰ導電型半導体基板内のN+拡散
領域とを利用して、セルの記憶キャパシタを形成してい
る。ポリシリコン層は、記憶キャパシタを越えて延び、
ポリシリコン層に負バイアスまたは固定した負の電位を
印加することにより、隣接するセル間のフィールド・シ
ールドとして働く。記憶キャパシタのN+拡散領域は、半
導体基板の表面に配置された絶縁層のドープした部分を
使用して、ドーパントを基板に外方拡散することにより
形成される。
書には、前記の特許第3387286号明細書に記載されたタ
イプのワン・デバイス電界効果トランジスタ・メモリ・
セルが開示されている。このメモリ・セルは、ドープし
たポリシリコンの層と、半導体基板の表面に配置された
誘電性媒体で分離されたＰ導電型半導体基板内のN+拡散
領域とを利用して、セルの記憶キャパシタを形成してい
る。ポリシリコン層は、記憶キャパシタを越えて延び、
ポリシリコン層に負バイアスまたは固定した負の電位を
印加することにより、隣接するセル間のフィールド・シ
ールドとして働く。記憶キャパシタのN+拡散領域は、半
導体基板の表面に配置された絶縁層のドープした部分を
使用して、ドーパントを基板に外方拡散することにより
形成される。
前述したセルは、プレーナ配列または２次元配列による
高密度のセルを有するメモリを提供するが、それでも各
セルは、半導体基板表面でかなりの面積を要する。各セ
ルに対する表面積の大きさを小さくするために、半導体
デバイスまたはセルを３次元配列で形成した構造が作成
されている。米国特許第4295924号明細書には、トレン
チの壁上に直接、または支持絶縁層上に半導体デバイス
の素子として形成された自己整合導電層をもつ、溝また
はトレンチ内に配置される半導体デバイスが開示されて
いる。溝またはトレンチ内に形成されたメモリ・セル
は、米国特許第4335450号明細書に記載されている。上
記特許では、トランジスタの下に配置された記憶ノード
を備えた、溝またはトレンチの側壁上に配置されたトラ
ンジスタを有するセルが開示されている。また、米国特
許第4327476号明細書は、ウェルまたはトレンチ内に記
憶キャパシタを有する縦型セルを記載している。
高密度のセルを有するメモリを提供するが、それでも各
セルは、半導体基板表面でかなりの面積を要する。各セ
ルに対する表面積の大きさを小さくするために、半導体
デバイスまたはセルを３次元配列で形成した構造が作成
されている。米国特許第4295924号明細書には、トレン
チの壁上に直接、または支持絶縁層上に半導体デバイス
の素子として形成された自己整合導電層をもつ、溝また
はトレンチ内に配置される半導体デバイスが開示されて
いる。溝またはトレンチ内に形成されたメモリ・セル
は、米国特許第4335450号明細書に記載されている。上
記特許では、トランジスタの下に配置された記憶ノード
を備えた、溝またはトレンチの側壁上に配置されたトラ
ンジスタを有するセルが開示されている。また、米国特
許第4327476号明細書は、ウェルまたはトレンチ内に記
憶キャパシタを有する縦型セルを記載している。
さらに、米国特許第4462040号明細書は、記憶キャパシ
タを備えた垂直側壁を有するトレンチを利用したワン・
デバイス・ダイナミック・ランダム・アクセス・メモ
リ、及びトレンチ内に配置されるトランジスタ・デバイ
スを開示している。米国特許第4271418号及び米国特許
第4225945号及び米国特許出願第793401号（現在、米国
特許第4785337号）の各明細書及びIBMテクニカル・ディ
スクロージャ・ブルテン、Vol.27、No.2（1984年７
月）、pp、1313−1320に所載のG.ジャムボットカー（Ja
mbotkar）の論文は、トレンチの底に位置する記憶ノー
ドを備えた溝またはトレンチ内に形成されたワン・デバ
イス・メモリ・セル、この構造物の頂面にあるビット／
センス線、及びトレンチの側壁上の転送デバイスを教示
している。
タを備えた垂直側壁を有するトレンチを利用したワン・
デバイス・ダイナミック・ランダム・アクセス・メモ
リ、及びトレンチ内に配置されるトランジスタ・デバイ
スを開示している。米国特許第4271418号及び米国特許
第4225945号及び米国特許出願第793401号（現在、米国
特許第4785337号）の各明細書及びIBMテクニカル・ディ
スクロージャ・ブルテン、Vol.27、No.2（1984年７
月）、pp、1313−1320に所載のG.ジャムボットカー（Ja
mbotkar）の論文は、トレンチの底に位置する記憶ノー
ドを備えた溝またはトレンチ内に形成されたワン・デバ
イス・メモリ・セル、この構造物の頂面にあるビット／
センス線、及びトレンチの側壁上の転送デバイスを教示
している。
米国特許出願第858787号（現在、米国特許第4811067
号）明細書は、スイッチング・デバイスがトレンチの底
に位置し、記憶キャパシタ及びビット／センス線がトレ
ンチの反対側側壁に沿って形成されている、ダイナミッ
ク・メモリ・セルを記載している。
号）明細書は、スイッチング・デバイスがトレンチの底
に位置し、記憶キャパシタ及びビット／センス線がトレ
ンチの反対側側壁に沿って形成されている、ダイナミッ
ク・メモリ・セルを記載している。
米国特許第4673962号明細書は、１対のセルが半導体基
板上に形成され、各セルが、他方のセルのトレンチの反
対側のトレンチの側壁上に位置するポリシリコン記憶ノ
ードを有するという、メモリ構造物を開示している。
板上に形成され、各セルが、他方のセルのトレンチの反
対側のトレンチの側壁上に位置するポリシリコン記憶ノ
ードを有するという、メモリ構造物を開示している。
米国特許第4769786号明細書は、各メモリ・セルが半導
体基板の表面上に２つのリソグラフィ正方形しか必要と
ないメモリ回路を開示している。この場合、１つのリソ
グラフィ正方形は、２本の直交リソグラフィ線の交差に
よって定義されるが、各リソグラフィ線は所定の幅、た
とえば集積半導体回路内にデバイスの素子を形成する際
に使用されるような１ミクロン未満の幅をもつ。上記特
許のメモリ回路においては、２つのメモリ・セルは、ト
レンチとビット／センス線の交差部に形成される。前述
の従来技術においては、米国特許第4769786号及び米国
特許第4673962号明細書以外のどの文献も、４つより少
ないリソグラフィ正方形の半導体基板表面領域を利用し
た、きわめて小型のメモリ、セルを開示していない。
体基板の表面上に２つのリソグラフィ正方形しか必要と
ないメモリ回路を開示している。この場合、１つのリソ
グラフィ正方形は、２本の直交リソグラフィ線の交差に
よって定義されるが、各リソグラフィ線は所定の幅、た
とえば集積半導体回路内にデバイスの素子を形成する際
に使用されるような１ミクロン未満の幅をもつ。上記特
許のメモリ回路においては、２つのメモリ・セルは、ト
レンチとビット／センス線の交差部に形成される。前述
の従来技術においては、米国特許第4769786号及び米国
特許第4673962号明細書以外のどの文献も、４つより少
ないリソグラフィ正方形の半導体基板表面領域を利用し
た、きわめて小型のメモリ、セルを開示していない。
C.発明が解決しようとする課題 本発明の目的は、高導電性ワード線と、該ワード線に対
する容量性結合が最小化されたビット／センス線とを有
し、信号対雑音比が向上されている半導体メモリ及びそ
の製造方法を提供することである。
する容量性結合が最小化されたビット／センス線とを有
し、信号対雑音比が向上されている半導体メモリ及びそ
の製造方法を提供することである。
本発明の他の目的は、半導体基板の表面占有面積が２以
下のリソグラフィ平行である高セル集積度の半導体メモ
リ及びその製造方法を提供することである。
下のリソグラフィ平行である高セル集積度の半導体メモ
リ及びその製造方法を提供することである。
D.課題を解決するための手段 本発明の構成は、次の通りである。
1.半導体基板の表面上において列方向に長手軸を有し、
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの対向する側壁の少なくとも一方の側壁の
一部に沿って設けられた少なくとも１個の記憶手段と、 前記トレンチの前記側壁からの導電型不純物の横方向導
入により側壁近傍内のみに形成され、前記列方向に延び
ている前記半導体基板内の細長い少なくとも１本の通電
要素と、 前記記憶手段及び上記通電要素の間の前記側壁上に絶縁
層を介して配置された制御要素並びに前電要素を含み、
前記記憶手段に結合されているスイッチング手段と、 前記スイッチング手段の前記制御要素に接触して前記基
板表面上に形成され、行方向に延びている少なくとも１
本の導電線と、 から成る半導体メモリ。
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの対向する側壁の少なくとも一方の側壁の
一部に沿って設けられた少なくとも１個の記憶手段と、 前記トレンチの前記側壁からの導電型不純物の横方向導
入により側壁近傍内のみに形成され、前記列方向に延び
ている前記半導体基板内の細長い少なくとも１本の通電
要素と、 前記記憶手段及び上記通電要素の間の前記側壁上に絶縁
層を介して配置された制御要素並びに前電要素を含み、
前記記憶手段に結合されているスイッチング手段と、 前記スイッチング手段の前記制御要素に接触して前記基
板表面上に形成され、行方向に延びている少なくとも１
本の導電線と、 から成る半導体メモリ。
2.半導体基板の表面上において列方向に長手軸を有し、
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの第１側壁上に前記長手軸に沿って間隔を
あけて配置されている第１及び第２の記憶手段と、 前記第１側壁に対向する前記第１トレンチの第２側壁上
に前記長手軸に沿って間隔をあけて配置されている第３
及び第４の記憶手段と、 前記第１記憶手段及び前記基板表面の間に位置した前記
第１側壁の第１部分上に形成され、通電要素及び制御要
素を含む第１スイッチング手段と、 前記第２記憶手段及び前記基板表面の間に位置した前記
第１側壁の第２部分上に形成され、通電要素及び制御要
素を含む第２スイッチング手段と、 前記第３記憶手段及び前記基板表面の間に位置した前記
第２側壁の第３部分上に形成され、通電要素及び制御要
素を含む第３スイッチング手段と、 前記第４記憶手段及び前記基板表面の間に位置した前記
第２側壁の第４部分上に形成され、通電要素及び制御要
素を含む第４スイッチング手段と、 前記第１側壁上に形成され、前記第１及び第２の各スイ
ッチング手段の各通電要素を相互接続して上記列方向に
延びている第１通電手段と、 前記第２側壁上に形成され、前記第３及び第４の各スイ
ッチング手段の各通電要素を相互接続して上記列方向に
延びていて前記第１通電手段とは分離されている第２通
電手段と、 前記基板表面上に形成され、それぞれ、前記第１及び第
３のスイッチング手段の各制御要素と前記第２及び第４
のスイッチング手段の各制御要素とに接続された第１及
び第２の導電線と、から成る半導体メモリ。
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの第１側壁上に前記長手軸に沿って間隔を
あけて配置されている第１及び第２の記憶手段と、 前記第１側壁に対向する前記第１トレンチの第２側壁上
に前記長手軸に沿って間隔をあけて配置されている第３
及び第４の記憶手段と、 前記第１記憶手段及び前記基板表面の間に位置した前記
第１側壁の第１部分上に形成され、通電要素及び制御要
素を含む第１スイッチング手段と、 前記第２記憶手段及び前記基板表面の間に位置した前記
第１側壁の第２部分上に形成され、通電要素及び制御要
素を含む第２スイッチング手段と、 前記第３記憶手段及び前記基板表面の間に位置した前記
第２側壁の第３部分上に形成され、通電要素及び制御要
素を含む第３スイッチング手段と、 前記第４記憶手段及び前記基板表面の間に位置した前記
第２側壁の第４部分上に形成され、通電要素及び制御要
素を含む第４スイッチング手段と、 前記第１側壁上に形成され、前記第１及び第２の各スイ
ッチング手段の各通電要素を相互接続して上記列方向に
延びている第１通電手段と、 前記第２側壁上に形成され、前記第３及び第４の各スイ
ッチング手段の各通電要素を相互接続して上記列方向に
延びていて前記第１通電手段とは分離されている第２通
電手段と、 前記基板表面上に形成され、それぞれ、前記第１及び第
３のスイッチング手段の各制御要素と前記第２及び第４
のスイッチング手段の各制御要素とに接続された第１及
び第２の導電線と、から成る半導体メモリ。
3.半導体基板の表面上において列方向に長手軸を有し、
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの第１側壁上に前記長手軸に沿って間隔を
あけて配置された第１及び第２の記憶キャパシタと、 前記トレンチの第２側壁上に前記長手軸に沿って間隔を
あけて配置された第３及び第４の記憶キャパシタと、 前記第１側壁上の前記第１記憶キャパシタ及び第２記憶
キャパシタと、前記基板の前記主表面との間にそれぞれ
配置された第１及び第２の電界効果トランジスタと、 前記第２側壁上の前記第３記憶キャパシタ及び第４記憶
キャパシタと、前記基板の前記主表面との間にそれぞれ
配置された第３及び第４の電界効果トランジスタと、 前記基板表面上に上記行方向に延びるように配置され、
前記第１及び第３の電界効果トランジスタの各ゲート電
極を相互接続する第１ワード線と、 前記基板表面上に上記行方向に延びるように配置され、
前記第２及び第４の電界効果トランジスタの各ゲート電
極を相互接続する第２ワード線と、 前記トレンチの第１側壁上の近傍内のみに形成され、前
記第１及び第２の電界効果トランジスタの通電電極を相
互接続する第１ビット／センス線と、 前記トレンチの第２側壁上の近傍内のみに形成され、前
記第３及び第４の電界効果トランジスタの通電電極を相
互接続する第２ビット／センス線と、 から成る半導体メモリ。
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの第１側壁上に前記長手軸に沿って間隔を
あけて配置された第１及び第２の記憶キャパシタと、 前記トレンチの第２側壁上に前記長手軸に沿って間隔を
あけて配置された第３及び第４の記憶キャパシタと、 前記第１側壁上の前記第１記憶キャパシタ及び第２記憶
キャパシタと、前記基板の前記主表面との間にそれぞれ
配置された第１及び第２の電界効果トランジスタと、 前記第２側壁上の前記第３記憶キャパシタ及び第４記憶
キャパシタと、前記基板の前記主表面との間にそれぞれ
配置された第３及び第４の電界効果トランジスタと、 前記基板表面上に上記行方向に延びるように配置され、
前記第１及び第３の電界効果トランジスタの各ゲート電
極を相互接続する第１ワード線と、 前記基板表面上に上記行方向に延びるように配置され、
前記第２及び第４の電界効果トランジスタの各ゲート電
極を相互接続する第２ワード線と、 前記トレンチの第１側壁上の近傍内のみに形成され、前
記第１及び第２の電界効果トランジスタの通電電極を相
互接続する第１ビット／センス線と、 前記トレンチの第２側壁上の近傍内のみに形成され、前
記第３及び第４の電界効果トランジスタの通電電極を相
互接続する第２ビット／センス線と、 から成る半導体メモリ。
4.半導体基板の表面上において列方向に長手軸を有し、
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの所定の側壁上に上記長手軸に沿って間隔
をあけて配置された第１及び第２の記憶キャパシタと、 前記トレンチの前記側壁からの導電型不純物の導入によ
り前記側壁の近傍内に形成され、前記トレンチの長手軸
の方向に延びている半導体基板内の細長いビット／セン
ス拡散領域と、 前記基板の主表面上に間隔をあけて配置され、それぞ
れ、前記第１記憶キャパシタと前記ビット／センス拡散
領域との間の電流、及び前記第２記憶キャパシタと前記
ビット／センス拡散領域との間の電流の流れを制御する
ように上記行方向に延びている第１及び第２のワード線
と、 から成る半導体メモリ。
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 前記トレンチの所定の側壁上に上記長手軸に沿って間隔
をあけて配置された第１及び第２の記憶キャパシタと、 前記トレンチの前記側壁からの導電型不純物の導入によ
り前記側壁の近傍内に形成され、前記トレンチの長手軸
の方向に延びている半導体基板内の細長いビット／セン
ス拡散領域と、 前記基板の主表面上に間隔をあけて配置され、それぞ
れ、前記第１記憶キャパシタと前記ビット／センス拡散
領域との間の電流、及び前記第２記憶キャパシタと前記
ビット／センス拡散領域との間の電流の流れを制御する
ように上記行方向に延びている第１及び第２のワード線
と、 から成る半導体メモリ。
5.半導体基板の表面上において列方向に長手軸を有し、
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 それぞれ前記第１側壁の下部及び前記第２側壁の下部に
配置され、それぞれが前記半導体基板内に配置された記
憶ノードを含む第１及び第２の記憶手段と、 前記第１側壁の上部に前記トレンチの長手軸の方向に平
行な方向に配置された細長い拡散領域及びこの拡散領域
と前記第１記憶手段との間に配置された制御電極を有す
る第１スイッチング手段と、 前記第２側壁の上部に前記トレンチの長手軸の方向に平
行な方向に配置された細長い拡散領域及びこの拡散領域
と前記第２記憶手段との間に配置された制御電極を有す
る第２スイッチング手段と、 前記第１及び第２のスイッチング手段の制御電極と接触
して前記基板表面上に行方向に延びるように配置された
導電線と、 から成る半導体メモリ。
任意の幅で基板表面から深さ方向に延びている少なくと
も１本のトレンチと、 それぞれ前記第１側壁の下部及び前記第２側壁の下部に
配置され、それぞれが前記半導体基板内に配置された記
憶ノードを含む第１及び第２の記憶手段と、 前記第１側壁の上部に前記トレンチの長手軸の方向に平
行な方向に配置された細長い拡散領域及びこの拡散領域
と前記第１記憶手段との間に配置された制御電極を有す
る第１スイッチング手段と、 前記第２側壁の上部に前記トレンチの長手軸の方向に平
行な方向に配置された細長い拡散領域及びこの拡散領域
と前記第２記憶手段との間に配置された制御電極を有す
る第２スイッチング手段と、 前記第１及び第２のスイッチング手段の制御電極と接触
して前記基板表面上に行方向に延びるように配置された
導電線と、 から成る半導体メモリ。
6.厚い絶縁マスク層で被覆されているＰ（又はＮ）導電
型の表面領域を有する半導体基板の表面を列方向に延び
る少なくとも１本のトレンチをビット／センス線の幅に
対応する深さだけ基板表面から基板内部に向けて実質的
に垂直に形成する工程、 上記トレンチの全内壁上に共形状にＮ（又はＰ）導電型
不純物ドープの厚い絶縁層を形成し、両側壁上に側壁ス
ペーサを形成する工程、 前記トレンチ底面を更にエッチングして所定深さのトレ
ンチを形成する工程、 前記トレンチの全内壁上に共形状にＮ（又はＰ）導電型
不純物ドープの薄い絶縁層を形成する工程、 トレンチの底面、前記側壁スペーサに隣接したトレンチ
側壁の上辺上及び１つのトレンチ側壁上に列方向に間隔
をあけて並列された垂直線上に位置する上記薄い絶縁層
を除去することにより、前記トレンチ側壁上に列方向に
間隔をあけて前記薄い絶縁層の島領域を形成する工程、 ドライブ．イン法により、前記側壁スペーサ及び前記島
領域から（Ｎ又はＰ）導電型不純物を前記トレンチ側壁
に隣接した前記基板内部へ導入して各々ビット／センス
線及び記憶ノードを形成する工程、 前記薄い絶縁層を除去した後、トレンチ内壁上にキャパ
シタ誘電体用の絶縁層を形成する工程、 前記トレンチ内部を所定のレベルまで導電材料を充填
し、次にその上面を絶縁層で被覆する工程、 前記ビット／センス線に隣接した前記トレンチ側壁上辺
にゲート絶縁層を介して接触する導電層を前記トレンチ
内部及び上記厚い絶縁マスク層上に付着して行方向に延
びるワード線を形成する工程、 とより成る半導体メモリの製造方法。
型の表面領域を有する半導体基板の表面を列方向に延び
る少なくとも１本のトレンチをビット／センス線の幅に
対応する深さだけ基板表面から基板内部に向けて実質的
に垂直に形成する工程、 上記トレンチの全内壁上に共形状にＮ（又はＰ）導電型
不純物ドープの厚い絶縁層を形成し、両側壁上に側壁ス
ペーサを形成する工程、 前記トレンチ底面を更にエッチングして所定深さのトレ
ンチを形成する工程、 前記トレンチの全内壁上に共形状にＮ（又はＰ）導電型
不純物ドープの薄い絶縁層を形成する工程、 トレンチの底面、前記側壁スペーサに隣接したトレンチ
側壁の上辺上及び１つのトレンチ側壁上に列方向に間隔
をあけて並列された垂直線上に位置する上記薄い絶縁層
を除去することにより、前記トレンチ側壁上に列方向に
間隔をあけて前記薄い絶縁層の島領域を形成する工程、 ドライブ．イン法により、前記側壁スペーサ及び前記島
領域から（Ｎ又はＰ）導電型不純物を前記トレンチ側壁
に隣接した前記基板内部へ導入して各々ビット／センス
線及び記憶ノードを形成する工程、 前記薄い絶縁層を除去した後、トレンチ内壁上にキャパ
シタ誘電体用の絶縁層を形成する工程、 前記トレンチ内部を所定のレベルまで導電材料を充填
し、次にその上面を絶縁層で被覆する工程、 前記ビット／センス線に隣接した前記トレンチ側壁上辺
にゲート絶縁層を介して接触する導電層を前記トレンチ
内部及び上記厚い絶縁マスク層上に付着して行方向に延
びるワード線を形成する工程、 とより成る半導体メモリの製造方法。
このメモリは、さらに第１セルと第２セルの対と類似の
方式でトレンチ内に配置された多数の追加セル対を含む
ことができ、追加セル対のそれぞれのセルは、細長い第
１及び第２ビット／センス拡散領域の１つに接続され、
各追加セル対の各制御電極は、トレンチの長手軸に直交
する半導体基板の主表面上に配置された多数のワード線
のうち当該の１本に接続されている。
方式でトレンチ内に配置された多数の追加セル対を含む
ことができ、追加セル対のそれぞれのセルは、細長い第
１及び第２ビット／センス拡散領域の１つに接続され、
各追加セル対の各制御電極は、トレンチの長手軸に直交
する半導体基板の主表面上に配置された多数のワード線
のうち当該の１本に接続されている。
E.実施例 第３図には、周知のワン・デバイス・ダイナミック・メ
モリ・セル10の基本的回路図が示されている。このワン
・デバイス・ダイナミック・メモリ・セルには、ゲート
14を有する電界効果トランジスタ12、導電性プレート18
と記憶ノード20を有する記憶キャパシタ16、及びビット
／センス線22が含まれている。周知のように、記憶キャ
パシタ16内に２進数を記憶する時は、高電圧または低電
圧がビット／センス線22に印加され、高電圧がビット／
センス線22に印加される場合はトランジスタ12がオンに
なって記憶ノード20を充電させて、たとえば数字１の存
在を示し、そうでない場合は記憶ノード20は充電されな
いままで、記憶された数字０の存在を示す。記憶キャパ
シタ16から情報を読み取る時は、ビット／センス線22が
高電圧に充電されて、トランジスタ22をオンにする。ビ
ット／センス線22が放電された場合、ビット／センス線
22に接続されたセンス・アンプ（図示せず）が、記憶キ
ャパシタ16内に数字０が存在することを示す。ビット／
センス線22が充電されたままの場合、記憶キャパシタ16
は数字１を記憶している。
モリ・セル10の基本的回路図が示されている。このワン
・デバイス・ダイナミック・メモリ・セルには、ゲート
14を有する電界効果トランジスタ12、導電性プレート18
と記憶ノード20を有する記憶キャパシタ16、及びビット
／センス線22が含まれている。周知のように、記憶キャ
パシタ16内に２進数を記憶する時は、高電圧または低電
圧がビット／センス線22に印加され、高電圧がビット／
センス線22に印加される場合はトランジスタ12がオンに
なって記憶ノード20を充電させて、たとえば数字１の存
在を示し、そうでない場合は記憶ノード20は充電されな
いままで、記憶された数字０の存在を示す。記憶キャパ
シタ16から情報を読み取る時は、ビット／センス線22が
高電圧に充電されて、トランジスタ22をオンにする。ビ
ット／センス線22が放電された場合、ビット／センス線
22に接続されたセンス・アンプ（図示せず）が、記憶キ
ャパシタ16内に数字０が存在することを示す。ビット／
センス線22が充電されたままの場合、記憶キャパシタ16
は数字１を記憶している。
本発明の教示による第３図のメモリ回路の新規な縦型構
造が、第１図及び第２図に示されている。第２図は、こ
の構造の平面図であり、第１図は第２図の線１−１で切
り取った断面図である。第１図及び第２図に示すよう
に、２つのダイナミック・メモリ・セル10A及び10Bが、
好ましくは、シリコン製でＰ導電型の半導体基板26中に
形成されたトレンチ24内の向き合った側壁上に配置され
ている。トレンチ24は第１図の紙面に垂直な方向に長手
軸を有する。セル10Aは、電界効果トランジスタ12、記
憶キャパシタ16、及び半導体基板26内でトレンチ24の第
１側壁の上部に沿って細長いN+拡散領域として形成され
たビット／センス線22を含む。ワード線28は、ドープし
たポリシリコン、タングステン・シリサイド（WSi2）ま
たはチタン・シリサイド（TiSi2）、あるいは第１図に
示すようなドープしたポリシリコン層28′とシリサイド
層28″の組合せ、または銅でドープしたアルミニウム製
とすることが好ましく、トレンチ24の長手軸に関して直
交して配置された半導体基板26の上面または主表面に、
トランジスタ12のゲート14に接触して配置されている。
造が、第１図及び第２図に示されている。第２図は、こ
の構造の平面図であり、第１図は第２図の線１−１で切
り取った断面図である。第１図及び第２図に示すよう
に、２つのダイナミック・メモリ・セル10A及び10Bが、
好ましくは、シリコン製でＰ導電型の半導体基板26中に
形成されたトレンチ24内の向き合った側壁上に配置され
ている。トレンチ24は第１図の紙面に垂直な方向に長手
軸を有する。セル10Aは、電界効果トランジスタ12、記
憶キャパシタ16、及び半導体基板26内でトレンチ24の第
１側壁の上部に沿って細長いN+拡散領域として形成され
たビット／センス線22を含む。ワード線28は、ドープし
たポリシリコン、タングステン・シリサイド（WSi2）ま
たはチタン・シリサイド（TiSi2）、あるいは第１図に
示すようなドープしたポリシリコン層28′とシリサイド
層28″の組合せ、または銅でドープしたアルミニウム製
とすることが好ましく、トレンチ24の長手軸に関して直
交して配置された半導体基板26の上面または主表面に、
トランジスタ12のゲート14に接触して配置されている。
トランジスタ12及びキャパシタ16は、トレンチ24内の第
１側壁上に位置し、トランジスタ12は、ビット／センス
線22と記憶キャパシタ16の間に配置されている。トラン
ジスタ12はゲート14を含むが、ゲート14も、Ｐ型にドー
プしたポリシリコン、タングステン・シリサイド（WS
i2）、またはチタニウム・シリサイド（TiSi2）、ある
いは銅でドープしたアルミニウム製とすることが好まし
く、薄い絶縁層30でトレンチ24の第１側壁から分離され
ている。絶縁層30は、二酸化ケイ素と窒化ケイ素と二酸
化ケイ素からなる三重絶縁層、または二酸化ケイ素と窒
化ケイ素からなる二重層とすることが好ましい。希望す
る場合には、ゲート14及びワード線28を、第１図に示し
たように一体式ユニットとして形成し、単一工程段階で
作成することができる。記憶キャパシタ16は、トレンチ
24の第１側壁に沿って配置されたN+拡散領域の形に形成
された記憶ノード20と、導電性プレート18とを含む。導
電性プレート18は、ホウ素を含むＰ形にドープしたポリ
シリコン製とすることができ、薄い絶縁層32、好ましく
はやはり二酸化シリコンと窒化シリコンからなる二重ま
たは三重絶縁層で、記憶ノードまたはN+拡散領域20から
分離されている。記憶ノードまたはN+拡散領域20は、ト
ランジスタ12のソースとして働き、ビット／センス線ま
たはN+拡散領域22は、ドレインとして働く。
１側壁上に位置し、トランジスタ12は、ビット／センス
線22と記憶キャパシタ16の間に配置されている。トラン
ジスタ12はゲート14を含むが、ゲート14も、Ｐ型にドー
プしたポリシリコン、タングステン・シリサイド（WS
i2）、またはチタニウム・シリサイド（TiSi2）、ある
いは銅でドープしたアルミニウム製とすることが好まし
く、薄い絶縁層30でトレンチ24の第１側壁から分離され
ている。絶縁層30は、二酸化ケイ素と窒化ケイ素と二酸
化ケイ素からなる三重絶縁層、または二酸化ケイ素と窒
化ケイ素からなる二重層とすることが好ましい。希望す
る場合には、ゲート14及びワード線28を、第１図に示し
たように一体式ユニットとして形成し、単一工程段階で
作成することができる。記憶キャパシタ16は、トレンチ
24の第１側壁に沿って配置されたN+拡散領域の形に形成
された記憶ノード20と、導電性プレート18とを含む。導
電性プレート18は、ホウ素を含むＰ形にドープしたポリ
シリコン製とすることができ、薄い絶縁層32、好ましく
はやはり二酸化シリコンと窒化シリコンからなる二重ま
たは三重絶縁層で、記憶ノードまたはN+拡散領域20から
分離されている。記憶ノードまたはN+拡散領域20は、ト
ランジスタ12のソースとして働き、ビット／センス線ま
たはN+拡散領域22は、ドレインとして働く。
絶縁層34は、トレンチ24の底部と導電性プレート18の間
に配置され、導電性プレート18を半導体基板26から分離
する。絶縁層36は、ポリシリコン・プレート18の頂面に
二酸化ケイ素として約1,000オングストロームの厚さに
成長させることが好ましく、トランジスタ・ゲート14を
ポリシリコン・プレート18から分離する。絶縁層38は、
二酸化ケイ素製とすることが好ましく、半導体基板26の
上面または主表面とワード線28の間に配置され、二酸化
ケイ素のスペーサ40及び40′が、ゲート14をそれぞれビ
ット／センス線22及び22′から絶縁している。
に配置され、導電性プレート18を半導体基板26から分離
する。絶縁層36は、ポリシリコン・プレート18の頂面に
二酸化ケイ素として約1,000オングストロームの厚さに
成長させることが好ましく、トランジスタ・ゲート14を
ポリシリコン・プレート18から分離する。絶縁層38は、
二酸化ケイ素製とすることが好ましく、半導体基板26の
上面または主表面とワード線28の間に配置され、二酸化
ケイ素のスペーサ40及び40′が、ゲート14をそれぞれビ
ット／センス線22及び22′から絶縁している。
第２のダイナミック・メモリ・セル10Bは、やはりトレ
ンチ24内に位置するが、トレンチ24の第２のすなわち反
対側の側壁上に配置された電界効果トランジスタ12′及
び記憶キャパシタ16′を有し、ゲート14、導電性プレー
ト18及びワード線28は、セル10Aと10Bの両方で共通であ
る。第２のトランジスタ12′は、薄い絶縁層30′でトレ
ンチ24の第２側壁から分離されたゲート14を含む。記憶
キャパシタ16′は、N+拡散領域の形に形成された半導体
基板26内のトレンチ24の第２側壁に沿って配置された記
憶ノード20′、及び薄い絶縁層32′でN+拡散領域20′か
ら絶縁された導電性プレート18を含む。半導体基板26内
にトレンチ24の第２側壁の上部に沿って細長いN+拡散領
域として形成されたビット／センス線22′は、電界効果
トランジスタ12′のドレインとして働き、記憶ノード2
0′はトランジスタ12′のソースとして働く。
ンチ24内に位置するが、トレンチ24の第２のすなわち反
対側の側壁上に配置された電界効果トランジスタ12′及
び記憶キャパシタ16′を有し、ゲート14、導電性プレー
ト18及びワード線28は、セル10Aと10Bの両方で共通であ
る。第２のトランジスタ12′は、薄い絶縁層30′でトレ
ンチ24の第２側壁から分離されたゲート14を含む。記憶
キャパシタ16′は、N+拡散領域の形に形成された半導体
基板26内のトレンチ24の第２側壁に沿って配置された記
憶ノード20′、及び薄い絶縁層32′でN+拡散領域20′か
ら絶縁された導電性プレート18を含む。半導体基板26内
にトレンチ24の第２側壁の上部に沿って細長いN+拡散領
域として形成されたビット／センス線22′は、電界効果
トランジスタ12′のドレインとして働き、記憶ノード2
0′はトランジスタ12′のソースとして働く。
第２図によりはっきりと示すように、ビット／センス線
22及び22′は、トレンチ24の長手軸に沿って、ワード線
28の方向とは直交して垂直方向に延びている。
22及び22′は、トレンチ24の長手軸に沿って、ワード線
28の方向とは直交して垂直方向に延びている。
第１図及び第２図からわかるように、２つのきわめてコ
ンパクトなワン・デバイス・ダイナミック・メモリ・セ
ル10A及び10Bが、互いに絶縁され、また隣接するセルか
ら絶縁されて、トレンチ24の向き合った両側壁上に設け
られている。この場合、２つのセル10A及び10Bの要素
は、接続用ワード線28を除き、すべてトレンチ24内に位
置している。トレンチ24は、必要に応じて深くも広くも
できるので、所望のサイズの記憶キャパシタ、及び所望
のスイッチング特性のトランジスタをもたらすことがで
きる。本発明の構造物のある配置では、トレンチ24の深
さは、７ミクロンとすることが好ましく、幅は１ミクロ
ン、トランジスタ12及び12′のチャネルの幅は１ミクロ
ン、チャネルの長さも１ミクロンに等しい。それぞれト
ランジスタ12及び12′のゲート絶縁媒体を形成する薄い
絶縁層30及び30′は、それぞれ約18ナノメートルの合計
厚さをもち、絶縁層30が三重絶縁層の形の時は、二酸化
ケイ素層の厚さはそれぞれ５ナノメートル、窒素ケイ素
層の厚さは８ナノメートルである。記憶キャパシタ16及
び16′の絶縁層すなわち誘電体層32及び32′のそれぞれ
の厚さ、及びトレンチ24の底部の絶縁層34の厚さは、13
ナノメートルとすることが好ましい。たとえば、二酸化
ケイ素４ナノメートル、窒化ケイ素７ナノメートル、及
び二酸化ケイ素２ナノメートルである。絶縁層30と3
0′、32と32′、及び34は希望するならやはり同じ材料
で作成し、同じ厚さにすることができる。N+拡散領域20
及び20′は、それぞれトレンチ24の当該の側壁から約15
0ナノメートル基板内に入ったところにある。ワード線
方向に沿ったセル・アレイの隣接セル間の間隔は１ミク
ロン以下、ワード線の方向と直交するビット／センス線
方向に沿った間隔も１ミクロン以下であり、半導体基板
の表面の１セルのサイズは、２平方ミクロン以下にする
ことができる。これは、リソグラフィ線の幅が１ミクロ
ン以下の場合に得られる。さらに、記憶キャパシタ16及
び16′のそれぞれのキャパシタンスとビット／センス線
22のシャパシタンスの比は、ビット／センス線１本当り
64セルと仮定すると、約10ないし20％というきわめて望
ましい転送比をもたらす。
ンパクトなワン・デバイス・ダイナミック・メモリ・セ
ル10A及び10Bが、互いに絶縁され、また隣接するセルか
ら絶縁されて、トレンチ24の向き合った両側壁上に設け
られている。この場合、２つのセル10A及び10Bの要素
は、接続用ワード線28を除き、すべてトレンチ24内に位
置している。トレンチ24は、必要に応じて深くも広くも
できるので、所望のサイズの記憶キャパシタ、及び所望
のスイッチング特性のトランジスタをもたらすことがで
きる。本発明の構造物のある配置では、トレンチ24の深
さは、７ミクロンとすることが好ましく、幅は１ミクロ
ン、トランジスタ12及び12′のチャネルの幅は１ミクロ
ン、チャネルの長さも１ミクロンに等しい。それぞれト
ランジスタ12及び12′のゲート絶縁媒体を形成する薄い
絶縁層30及び30′は、それぞれ約18ナノメートルの合計
厚さをもち、絶縁層30が三重絶縁層の形の時は、二酸化
ケイ素層の厚さはそれぞれ５ナノメートル、窒素ケイ素
層の厚さは８ナノメートルである。記憶キャパシタ16及
び16′の絶縁層すなわち誘電体層32及び32′のそれぞれ
の厚さ、及びトレンチ24の底部の絶縁層34の厚さは、13
ナノメートルとすることが好ましい。たとえば、二酸化
ケイ素４ナノメートル、窒化ケイ素７ナノメートル、及
び二酸化ケイ素２ナノメートルである。絶縁層30と3
0′、32と32′、及び34は希望するならやはり同じ材料
で作成し、同じ厚さにすることができる。N+拡散領域20
及び20′は、それぞれトレンチ24の当該の側壁から約15
0ナノメートル基板内に入ったところにある。ワード線
方向に沿ったセル・アレイの隣接セル間の間隔は１ミク
ロン以下、ワード線の方向と直交するビット／センス線
方向に沿った間隔も１ミクロン以下であり、半導体基板
の表面の１セルのサイズは、２平方ミクロン以下にする
ことができる。これは、リソグラフィ線の幅が１ミクロ
ン以下の場合に得られる。さらに、記憶キャパシタ16及
び16′のそれぞれのキャパシタンスとビット／センス線
22のシャパシタンスの比は、ビット／センス線１本当り
64セルと仮定すると、約10ないし20％というきわめて望
ましい転送比をもたらす。
第４図はセル・アレイの平面図であり、各セルは第１図
及び第２図に示したタイプのものである。同じ参照記号
は同じ素子を意味し、２つのセル10A及び10Bは、第１ワ
ード線28に沿って水平方向に整列し、２つのセル10C及
び10Dは、第２ワード線28Aに沿って水平方向に整列して
いる。ワード線28及び28Aの間など、セル・アレイのワ
ード線間の空間は、好適な絶縁材42、たとえばポリイミ
ドまたはリフロー可能なホウリンケイ酸ガラス（BPSG）
で充填される。セル10A及び10Cはまた、ビット／センス
線22に沿って垂直方向に整列し、セル10B及び10Dは、ビ
ット／センス線22′に沿って垂直方向に整列する。周知
のように、ワード線28及び28Aはそれぞれ選択的動作の
ためにワード線デコーダ／駆動回路44に接続され、ビッ
ト／センス線22及び22′は、それぞれ周知のビット線デ
コーダ／プリチャージ／センス・アンプ回路46に接続す
ることができる。
及び第２図に示したタイプのものである。同じ参照記号
は同じ素子を意味し、２つのセル10A及び10Bは、第１ワ
ード線28に沿って水平方向に整列し、２つのセル10C及
び10Dは、第２ワード線28Aに沿って水平方向に整列して
いる。ワード線28及び28Aの間など、セル・アレイのワ
ード線間の空間は、好適な絶縁材42、たとえばポリイミ
ドまたはリフロー可能なホウリンケイ酸ガラス（BPSG）
で充填される。セル10A及び10Cはまた、ビット／センス
線22に沿って垂直方向に整列し、セル10B及び10Dは、ビ
ット／センス線22′に沿って垂直方向に整列する。周知
のように、ワード線28及び28Aはそれぞれ選択的動作の
ためにワード線デコーダ／駆動回路44に接続され、ビッ
ト／センス線22及び22′は、それぞれ周知のビット線デ
コーダ／プリチャージ／センス・アンプ回路46に接続す
ることができる。
第５図は、第４図の線５−５で切り取った断面図であ
り、第６図は第４図の線６−６で切り取った断面図であ
り、セル・アレイのセル10A、10B、10C、及び10Dの要素
の詳細をよりはっきりと示している。
り、第６図は第４図の線６−６で切り取った断面図であ
り、セル・アレイのセル10A、10B、10C、及び10Dの要素
の詳細をよりはっきりと示している。
第４図及び第５図を参照すると、第５図は、セルの記憶
ノード間の分離領域内のトレンチ24を通って直交して切
り取った断面図であるが、ビット／センス線22及び22′
は絶縁体42で分離されたトレンチ24の側壁の上部に沿っ
て前記分離領域を貫通しており、またN+記憶ノード20及
び20′は分離領域内には存在しないことが容易に理解で
きる。導電性プレート18は、分離領域では、絶縁層32、
32′、34で半導体基板26から絶縁されたトレンチ24の底
部に配置されている。
ノード間の分離領域内のトレンチ24を通って直交して切
り取った断面図であるが、ビット／センス線22及び22′
は絶縁体42で分離されたトレンチ24の側壁の上部に沿っ
て前記分離領域を貫通しており、またN+記憶ノード20及
び20′は分離領域内には存在しないことが容易に理解で
きる。導電性プレート18は、分離領域では、絶縁層32、
32′、34で半導体基板26から絶縁されたトレンチ24の底
部に配置されている。
第４図及び第６図を参照すると、第６図は、記憶ノード
20′及びビット・センス線22′を通ってトレンチ24の側
壁と平行に切り取った断面図であるが、細長いN+拡散領
域として示されたビット／センス線22′は、半導体基板
26の上部に沿ってトランジスタ10B及び10Dの両方の記憶
ノード20′の上方に貫通しているが、そこから分離され
ており、ワード線28及び28Aは、それぞれメモリ・セル1
0B及び10Dの記憶ノード20′の上方に整列している。ワ
ード線28及び28Aは、絶縁層38で半導体基板26の上面ま
たは主表面から分離されている。ポリシリコン層28′及
びワード線28及び28Aのシリサイド層28″の断面も、第
６図にはっきり見えている。メモリ・セル10B及び10Dの
それぞれのトランジスタ12′のチャネルの長さは、ビッ
ト／センス線22′のN+拡散領域とN+拡散領域または記憶
ノード20′の間の距離として見えている。
20′及びビット・センス線22′を通ってトレンチ24の側
壁と平行に切り取った断面図であるが、細長いN+拡散領
域として示されたビット／センス線22′は、半導体基板
26の上部に沿ってトランジスタ10B及び10Dの両方の記憶
ノード20′の上方に貫通しているが、そこから分離され
ており、ワード線28及び28Aは、それぞれメモリ・セル1
0B及び10Dの記憶ノード20′の上方に整列している。ワ
ード線28及び28Aは、絶縁層38で半導体基板26の上面ま
たは主表面から分離されている。ポリシリコン層28′及
びワード線28及び28Aのシリサイド層28″の断面も、第
６図にはっきり見えている。メモリ・セル10B及び10Dの
それぞれのトランジスタ12′のチャネルの長さは、ビッ
ト／センス線22′のN+拡散領域とN+拡散領域または記憶
ノード20′の間の距離として見えている。
周知のように、第４図に示すようなランダム・アクセス
・メモリ・アレイに書き込みまたはそこから読み取る
際、セル10A、10B、10C、10Dのいずれか１つまたは複数
を選択するために、ワード線デコーダ／駆動回路44、及
び既知の任意のタイプのビット線デコーダ／プリチャー
ジ／センス・アンプ回路46を使用することができる。さ
らに、トレンチ24は、ビット／センス線22及び22′が接
続されるその２つの側壁それぞれに沿って、数百のメモ
リ・セルを含むことができ、またワード線28及び28Aが
接続される類似のメモリ・セルを含む数百の類似する隔
置されたトレンチをトレンチ24と平行に配列することが
できることを理解されたい。トレンチ24は、１本のリソ
グラフィ線、すなわち１ミクロン以下のわずかな距離で
隔置できる。さらに、半導体基板26の上面または主表面
の面積をより有効に利用するために、ビット線デコーダ
／プリチャージ／センス・アンプ回路46を１つおきのト
レンチ24の一端に配置することができ、残りのトレンチ
24には他端にビット線デコーダ／プリチャージ／センス
・アンプ回路46が配置されることを理解されたい。希望
するなら、ワード線デコーダ／駆動回路44も同様に、ワ
ード線28及び28Aの異なる端に配置することができる。
・メモリ・アレイに書き込みまたはそこから読み取る
際、セル10A、10B、10C、10Dのいずれか１つまたは複数
を選択するために、ワード線デコーダ／駆動回路44、及
び既知の任意のタイプのビット線デコーダ／プリチャー
ジ／センス・アンプ回路46を使用することができる。さ
らに、トレンチ24は、ビット／センス線22及び22′が接
続されるその２つの側壁それぞれに沿って、数百のメモ
リ・セルを含むことができ、またワード線28及び28Aが
接続される類似のメモリ・セルを含む数百の類似する隔
置されたトレンチをトレンチ24と平行に配列することが
できることを理解されたい。トレンチ24は、１本のリソ
グラフィ線、すなわち１ミクロン以下のわずかな距離で
隔置できる。さらに、半導体基板26の上面または主表面
の面積をより有効に利用するために、ビット線デコーダ
／プリチャージ／センス・アンプ回路46を１つおきのト
レンチ24の一端に配置することができ、残りのトレンチ
24には他端にビット線デコーダ／プリチャージ／センス
・アンプ回路46が配置されることを理解されたい。希望
するなら、ワード線デコーダ／駆動回路44も同様に、ワ
ード線28及び28Aの異なる端に配置することができる。
本発明のメモリ・セルを作成するために、既知のどんな
方法でも使用できる。ある特定の方法では、10MeVのエ
ネルギーをもつホウ素イオンを半導体基板26の主表面を
通して注入し、約７μｍの深さまで１×1017の濃度を生
じさせる。この厚さ及びドーピングのエピタキシャル・
シリコン層は通常の技術を使用して成長させることが好
ましい。次にビット／センス線22及び22′の１つの所望
幅にほぼ等しい深さをもつ浅いトレンチを半導体基板26
内にエッチする。これは、約4,000オングストロームの
酸化物マスキング層38を使用し、塩素をベースとする雰
囲気中で既知の反応性イオン・エッチング技術により行
なう。周知の化学蒸着技法を使用して、約１％のヒ素で
ドープした厚さ約1,500オングストロームの比較的厚い
酸化物層、好ましくは二酸化ケイ素層を、浅いトレンチ
の側壁及び底面に沿って共形的に付着する。次に、周知
の反応性イオン・エッチング法を使用して、第１図及び
第５図に示すようなヒ素でドープした酸化物の側壁スペ
ーサ40及び40′を形成する。再び、反応性イオン・エッ
チング技法を使用して、浅いトレンチを、第１図及び第
５図に示したトレンチ24のように完全な深さまでさらに
エッチする。ヒ素でドープした（やはり約１％ヒ素でド
ープ）厚さ約150オングストロームの薄い酸化物層をト
レンチ24に共形的に付着し、続いて反応性イオン・エッ
チングにより、基板26の上部プレーナ面及びトレンチ24
の底面からヒ素でドープした薄い層を除去する。腐食不
可能層を含めて、既知の多層または多段フォトレジスト
（MLR）法により、トレンチ24を適切なフォトレジスト
で充填し、トレンチ24の長手軸に直交する線からなる深
いフォトレジスト・パターンを、適切なエッチング法に
より、トレンチ24の底面にとどく深さまでカットする。
この深いフォトレジスト線パターンを使って、記憶ノー
ド20及び20′を画定し、続いてたとえば希釈フッ化水素
緩衝液を用いたエッチングにより、深くエッチしたフォ
トレジスト線パターン内のトレンチ24の側壁から、露出
した薄いヒ素でドープした酸化物層を取り除く。ヒ素で
ドープした酸化物の離散セグメントが、トレンチ24の側
壁上に残り、記憶ノード20及び20′の形成に使用でき
る。次に深いフォトレジスト・パターンが形成されたフ
ォトレジストの残りの部分を除去し、トレンチ24を新し
いフォトレジストで再充填し、記憶ノード20及び20′の
上辺として所望の深さにまで、トレンチ24内を反応性イ
オン・エッチングにより共形的にエッチする。記憶ノー
ド20及び20′の上辺をこの新しいフォトレジストのレベ
ルで画定してから、適切な湿式エッチング剤を用いて、
ヒ素でドープした薄い酸化物層全部をトレンチ24の側壁
の上部から除去する。ヒ素でドープした酸化物側壁スペ
ーサ40及び40′は、ヒ素でドープした薄い酸化物層より
ずっと厚いので、スペーサ40及び40′は、ヒ素でドープ
した薄い酸化物層をエッチした後も実質的に影響を受け
ないで残る。次に、トレンチ24から新しいフォトレジス
トを剥しまたは除去してから、適切な任意のドライブイ
ン法を使用して、ヒ素でドープした薄い酸化物層、及び
厚い側壁スペーサ40と40′からヒ素を半導体基板26内に
導入して、それぞれ記憶ノード20と20′、及びビット／
センス線22と22′を形成する。その後で、前記ドープし
た薄い酸化物層をトレンチ24の両側壁から剥してから、
二酸化ケイ素、窒化ケイ素、及び二酸化ケイ素の薄い各
層を順次付着することにより、薄い絶縁層32、32′及び
34をトレンチ24内に共形的に付着する。絶縁層32及び3
2′は、記憶キャパシタ16及び16′を誘電体として作用
する。
方法でも使用できる。ある特定の方法では、10MeVのエ
ネルギーをもつホウ素イオンを半導体基板26の主表面を
通して注入し、約７μｍの深さまで１×1017の濃度を生
じさせる。この厚さ及びドーピングのエピタキシャル・
シリコン層は通常の技術を使用して成長させることが好
ましい。次にビット／センス線22及び22′の１つの所望
幅にほぼ等しい深さをもつ浅いトレンチを半導体基板26
内にエッチする。これは、約4,000オングストロームの
酸化物マスキング層38を使用し、塩素をベースとする雰
囲気中で既知の反応性イオン・エッチング技術により行
なう。周知の化学蒸着技法を使用して、約１％のヒ素で
ドープした厚さ約1,500オングストロームの比較的厚い
酸化物層、好ましくは二酸化ケイ素層を、浅いトレンチ
の側壁及び底面に沿って共形的に付着する。次に、周知
の反応性イオン・エッチング法を使用して、第１図及び
第５図に示すようなヒ素でドープした酸化物の側壁スペ
ーサ40及び40′を形成する。再び、反応性イオン・エッ
チング技法を使用して、浅いトレンチを、第１図及び第
５図に示したトレンチ24のように完全な深さまでさらに
エッチする。ヒ素でドープした（やはり約１％ヒ素でド
ープ）厚さ約150オングストロームの薄い酸化物層をト
レンチ24に共形的に付着し、続いて反応性イオン・エッ
チングにより、基板26の上部プレーナ面及びトレンチ24
の底面からヒ素でドープした薄い層を除去する。腐食不
可能層を含めて、既知の多層または多段フォトレジスト
（MLR）法により、トレンチ24を適切なフォトレジスト
で充填し、トレンチ24の長手軸に直交する線からなる深
いフォトレジスト・パターンを、適切なエッチング法に
より、トレンチ24の底面にとどく深さまでカットする。
この深いフォトレジスト線パターンを使って、記憶ノー
ド20及び20′を画定し、続いてたとえば希釈フッ化水素
緩衝液を用いたエッチングにより、深くエッチしたフォ
トレジスト線パターン内のトレンチ24の側壁から、露出
した薄いヒ素でドープした酸化物層を取り除く。ヒ素で
ドープした酸化物の離散セグメントが、トレンチ24の側
壁上に残り、記憶ノード20及び20′の形成に使用でき
る。次に深いフォトレジスト・パターンが形成されたフ
ォトレジストの残りの部分を除去し、トレンチ24を新し
いフォトレジストで再充填し、記憶ノード20及び20′の
上辺として所望の深さにまで、トレンチ24内を反応性イ
オン・エッチングにより共形的にエッチする。記憶ノー
ド20及び20′の上辺をこの新しいフォトレジストのレベ
ルで画定してから、適切な湿式エッチング剤を用いて、
ヒ素でドープした薄い酸化物層全部をトレンチ24の側壁
の上部から除去する。ヒ素でドープした酸化物側壁スペ
ーサ40及び40′は、ヒ素でドープした薄い酸化物層より
ずっと厚いので、スペーサ40及び40′は、ヒ素でドープ
した薄い酸化物層をエッチした後も実質的に影響を受け
ないで残る。次に、トレンチ24から新しいフォトレジス
トを剥しまたは除去してから、適切な任意のドライブイ
ン法を使用して、ヒ素でドープした薄い酸化物層、及び
厚い側壁スペーサ40と40′からヒ素を半導体基板26内に
導入して、それぞれ記憶ノード20と20′、及びビット／
センス線22と22′を形成する。その後で、前記ドープし
た薄い酸化物層をトレンチ24の両側壁から剥してから、
二酸化ケイ素、窒化ケイ素、及び二酸化ケイ素の薄い各
層を順次付着することにより、薄い絶縁層32、32′及び
34をトレンチ24内に共形的に付着する。絶縁層32及び3
2′は、記憶キャパシタ16及び16′を誘電体として作用
する。
次に、トレンチ24をドープしたポリシリコンで充電して
から化学的機械的研磨により平面化し、このポリシリコ
ンをトレンチ内で適切な深さにまでエッチして、第１図
に示すように、記憶ノード20及び20′の上辺よりわずか
に下方のレベルに導電性プレート18の上部表面を確立す
る。導電性プレート18に電気的接触域を設けるため、最
終のエッチング・ステップの前に、トレンチ24の一部分
をマスクする。次に、導電性プレート18の上面を絶縁層
36で被覆して、基板26の表面上の絶縁層38の厚さを増
す。絶縁層36は既知の任意の酸化プロセスによりポリシ
リコン導電性プレート18上に適切な成長させることがで
きる。
から化学的機械的研磨により平面化し、このポリシリコ
ンをトレンチ内で適切な深さにまでエッチして、第１図
に示すように、記憶ノード20及び20′の上辺よりわずか
に下方のレベルに導電性プレート18の上部表面を確立す
る。導電性プレート18に電気的接触域を設けるため、最
終のエッチング・ステップの前に、トレンチ24の一部分
をマスクする。次に、導電性プレート18の上面を絶縁層
36で被覆して、基板26の表面上の絶縁層38の厚さを増
す。絶縁層36は既知の任意の酸化プロセスによりポリシ
リコン導電性プレート18上に適切な成長させることがで
きる。
次に、薄い絶縁層32及び32′の絶縁層36上に延びる部分
を、適切な湿式エッチング法を用いて除去し、トランジ
スタ12及び12′のゲート誘電体として働く、新しい薄い
絶縁層30及び30′を付着する。しかし、希望するなら、
薄い絶縁層32及び32′を延長させてトランジスタ12及び
12′のゲート誘電体として使用することもできる。次
に、トレンチ24内及び半導体基板26の上面または主表面
上に、ドープしたポリシリコンを再び付着して、続い
て、第１図を見るとよくわかるように、ポリシリコンを
プリント及びエッチングしてトレンチ24の縦軸に直交し
て配置された平行なストリップにすることにより、トラ
ンジスタ12と12′のゲート14、及びワード線28と28′を
作成する。希望するなら、上述のように、ワード線28及
び28Aは、より高導電性のワード線28及び28Aが得られる
ように、２重層または複数層の導電材料を含むことがで
きる。この場合には、ワード線28及び28A用のポリシリ
コン層28′としてポリシリコンを約4,000オングストロ
ームの厚さに付着した後、エッチングの前に、厚さ約1,
000オングストロームのタングステン・シリサイドまた
はチタニウム・シリサイドの層をポリシリコン層28′上
に付着して、第１図及び第６図に示すように、ワード線
28及び28A内により高導電性の層28″を形成する。次
に、ポリイミド、またはホウリンケイ酸ガラスなどのリ
フロー可能な絶縁体を使って、ワード線28と28Aの間の
トレンチ24内のボイドを充填する。また後者の絶縁体を
使って、約5,000オングストロームの層でワード線28及
び28Aを覆うこともできる。必要があれば、得られた構
造の頂面に第１段金属層、不動態化層、及び第２段金属
層を通常の方法で形成して、各種のメモリ要素に対する
適切な電気的接続を行なうことができる。
を、適切な湿式エッチング法を用いて除去し、トランジ
スタ12及び12′のゲート誘電体として働く、新しい薄い
絶縁層30及び30′を付着する。しかし、希望するなら、
薄い絶縁層32及び32′を延長させてトランジスタ12及び
12′のゲート誘電体として使用することもできる。次
に、トレンチ24内及び半導体基板26の上面または主表面
上に、ドープしたポリシリコンを再び付着して、続い
て、第１図を見るとよくわかるように、ポリシリコンを
プリント及びエッチングしてトレンチ24の縦軸に直交し
て配置された平行なストリップにすることにより、トラ
ンジスタ12と12′のゲート14、及びワード線28と28′を
作成する。希望するなら、上述のように、ワード線28及
び28Aは、より高導電性のワード線28及び28Aが得られる
ように、２重層または複数層の導電材料を含むことがで
きる。この場合には、ワード線28及び28A用のポリシリ
コン層28′としてポリシリコンを約4,000オングストロ
ームの厚さに付着した後、エッチングの前に、厚さ約1,
000オングストロームのタングステン・シリサイドまた
はチタニウム・シリサイドの層をポリシリコン層28′上
に付着して、第１図及び第６図に示すように、ワード線
28及び28A内により高導電性の層28″を形成する。次
に、ポリイミド、またはホウリンケイ酸ガラスなどのリ
フロー可能な絶縁体を使って、ワード線28と28Aの間の
トレンチ24内のボイドを充填する。また後者の絶縁体を
使って、約5,000オングストロームの層でワード線28及
び28Aを覆うこともできる。必要があれば、得られた構
造の頂面に第１段金属層、不動態化層、及び第２段金属
層を通常の方法で形成して、各種のメモリ要素に対する
適切な電気的接続を行なうことができる。
ヒ素でドープした側壁酸化物スペーサ40及び40′を形成
した後、トレンチ24の両端にあるドープした側壁スペー
サを除去してビット／センス線22及び22′を互いに分離
するため、適切なマスクが必要なことに留意されたい。
さらに、ヒ素でドープした側壁酸化物スペーサ40及び4
0′を形成した後、ビット／センス線22及び22′に電気
的に接続された、その両端で、ビット／センス線22及び
22′に対する接触領域として働く拡張イオン注入領域を
画定するために、別のマスクが必要である。本発明の教
示によれば、トレンチまたは溝内に記憶手段、スイッチ
ング手段、及びセルのビット／センス線を形成すること
により、きわめて小さなセル基板の表面積しか、すなわ
ちただ２つのリソグラフィ正方形しか必要としない、縦
型構造の改良されたメモリ・セルを半導体基板内を作成
できることが容易に理解できる。その場合、ワード線
は、半導体基板の表面上に配置され、トレンチまたはビ
ット／センス線の長手軸に対して直交して配列される。
ワード線を半導体基板の表面上に配置すると、トレンチ
24などの小さなトレンチ内に配置された場合に受けるよ
うな寸法上の制約がなく、したがってワード線を厚い高
導電性の線として容易に作成することができる。メモリ
・アレイ内のワード線は、、きわめて長く、通常はビッ
ト／センスの長さよりかなり長いので、この配置はメモ
リにおいて特に重要である。したがって、高速メモリで
は、ワード線の抵抗をできるだけ低くすることが重要で
ある。
した後、トレンチ24の両端にあるドープした側壁スペー
サを除去してビット／センス線22及び22′を互いに分離
するため、適切なマスクが必要なことに留意されたい。
さらに、ヒ素でドープした側壁酸化物スペーサ40及び4
0′を形成した後、ビット／センス線22及び22′に電気
的に接続された、その両端で、ビット／センス線22及び
22′に対する接触領域として働く拡張イオン注入領域を
画定するために、別のマスクが必要である。本発明の教
示によれば、トレンチまたは溝内に記憶手段、スイッチ
ング手段、及びセルのビット／センス線を形成すること
により、きわめて小さなセル基板の表面積しか、すなわ
ちただ２つのリソグラフィ正方形しか必要としない、縦
型構造の改良されたメモリ・セルを半導体基板内を作成
できることが容易に理解できる。その場合、ワード線
は、半導体基板の表面上に配置され、トレンチまたはビ
ット／センス線の長手軸に対して直交して配列される。
ワード線を半導体基板の表面上に配置すると、トレンチ
24などの小さなトレンチ内に配置された場合に受けるよ
うな寸法上の制約がなく、したがってワード線を厚い高
導電性の線として容易に作成することができる。メモリ
・アレイ内のワード線は、、きわめて長く、通常はビッ
ト／センスの長さよりかなり長いので、この配置はメモ
リにおいて特に重要である。したがって、高速メモリで
は、ワード線の抵抗をできるだけ低くすることが重要で
ある。
本発明の高密度メモリの別の利点は、ビット／センス線
間の容量性カップリングが最小になることである。とい
うのは、このドープされた半導体基板26及び前記ワード
線の配置は、上記の米国特許第4769786号に示されてい
るような他の高密度レイアウトでは提供されない、大き
なシールド効果を維持し、そのため信号対雑音比が向上
するからである。
間の容量性カップリングが最小になることである。とい
うのは、このドープされた半導体基板26及び前記ワード
線の配置は、上記の米国特許第4769786号に示されてい
るような他の高密度レイアウトでは提供されない、大き
なシールド効果を維持し、そのため信号対雑音比が向上
するからである。
さらに、本発明の教示によれば、高密度２正方形メモリ
・セルが、簡単な既知のプロセス・ステップを使って、
高導電性ワード線をもつメモリ・アレイ内で実現される
ことがわかる。たとえば、上述のように、トレンチの下
部に薄い絶縁層を形成するだけでよいので、小さなトレ
ンチ内に厚い酸化物層を深く形成する方法を使用する必
要がない。
・セルが、簡単な既知のプロセス・ステップを使って、
高導電性ワード線をもつメモリ・アレイ内で実現される
ことがわかる。たとえば、上述のように、トレンチの下
部に薄い絶縁層を形成するだけでよいので、小さなトレ
ンチ内に厚い酸化物層を深く形成する方法を使用する必
要がない。
第１図は、本発明の構造の２つのダイナミック・セル
の、第２図の線２−２で切り取った断面図である。 第２図は、トレンチの向き合った両側壁上に配置された
本発明の２つのセルの平面図である。 第３図は、ダイナミック・ワン・デバイス・メモリ・セ
ルの、その主要要素を示す回路図である。 第４図は、第１図及び第２図に示したタイプの各セルの
２×２アレイの平面図である。 第５図及び第６図は、それぞれ、第４図のアレイを線５
−５及び６−６で切り取った断面図である。 10……ワン・デバイス・ダイナミック・メモリ・セル、
12……電界効果トランジスタ、14……ゲート、16……記
憶キャパシタ、18……導電性プレート、20……記憶ノー
ド、22……ビット／センス線、26……半導体基板、28…
…ワード線、32……誘電体、44……駆動回路、46……ビ
ット線復号／プリチャージ／センス・アンプ回路。
の、第２図の線２−２で切り取った断面図である。 第２図は、トレンチの向き合った両側壁上に配置された
本発明の２つのセルの平面図である。 第３図は、ダイナミック・ワン・デバイス・メモリ・セ
ルの、その主要要素を示す回路図である。 第４図は、第１図及び第２図に示したタイプの各セルの
２×２アレイの平面図である。 第５図及び第６図は、それぞれ、第４図のアレイを線５
−５及び６−６で切り取った断面図である。 10……ワン・デバイス・ダイナミック・メモリ・セル、
12……電界効果トランジスタ、14……ゲート、16……記
憶キャパシタ、18……導電性プレート、20……記憶ノー
ド、22……ビット／センス線、26……半導体基板、28…
…ワード線、32……誘電体、44……駆動回路、46……ビ
ット線復号／プリチャージ／センス・アンプ回路。
Claims (6)
- 【請求項１】半導体基板の表面上において列又は行（以
下、列と略称する）の方向に延びる長手軸を有し、任意
の幅で基板表面から深さ方向に延びている少なくとも１
本のトレンチと、 前記トレンチの対向する側壁の少なくとも一方の側壁の
一部に沿って設けられた少なくとも１個の記憶手段と、 前記トレンチの前記側壁からの導電型不純物の横方向導
入により、前記側壁近傍内のみに形成され、前記列方向
に延びている前記半導体基板内の細長い少なくとも１本
の通電要素と、 前記記憶手段及び上記通電要素の間の前記側壁上に絶縁
層を介して配置された制御要素並びに前電要素を含み、
前記記憶手段に結合されているスイッチング手段と、 前記スイッチング手段の前記制御要素に接触して前記基
板表面上に形成され、行又は列（以下、行と略称する）
の方向に延びている少なくとも１本の導電線と、 から成る半導体メモリ。 - 【請求項２】半導体基板の表面上において列方向に延び
る長手軸を有し、任意の幅で基板表面から深さ方向に延
びている少なくとも１本のトレンチと、 前記トレンチの第１側壁上に前記長手軸に沿って間隔を
あけて配置されている第１及び第２の記憶手段と、 前記第１側壁に対向する前記第１トレンチの第２側壁上
に前記長手軸に沿って間隔をあけて配置されている第３
及び第４の記憶手段と、 前記第１記憶手段及び前記基板表面の間に位置した前記
第１側壁の第１部分上に形成され、通電要素及び制御要
素を含む第１スイッチング手段と、 前記第２記憶手段及び前記基板表面の間に位置した前記
第１側壁の第２部分上に形成され、通電要素及び制御要
素を含む第２スイッチング手段と、 前記第３記憶手段及び前記基板表面の間に位置した前記
第２側壁の第３部分上に形成され、通電要素及び制御要
素を含む第３スイッチング手段と、 前記第４記憶手段及び前記基板表面の間に位置した前記
第２側壁の第４部分上に形成され、通電要素及び制御要
素を含む第４スイッチング手段と、 前記第１側壁上に形成され、前記第１及び第２の各スイ
ッチング手段の各通電要素を相互接続して上記列方向に
延びている第１通電手段と、 前記第２側壁上に形成され、前記第３及び第４の各スイ
ッチング手段の各通電要素を相互接続して上記列方向に
延びていて前記第１通電手段とは分離されている第２通
電手段と、 前記基板表面上に形成され、それぞれ、前記第１及び第
３のスイッチング手段の各制御要素と前記第２及び第４
のスイッチング手段の各制御要素とに接続された第１及
び第２の導電線と、 から成る半導体メモリ。 - 【請求項３】半導体基板の表面上において列方向に延び
る長手軸を有し、任意の幅で基板表面から深さ方向に延
びている少なくとも１本のトレンチと、 前記トレンチの第１側壁上に前記長手軸に沿って間隔を
あけて配置された第１及び第２の記憶キャパシタと、 前記トレンチの第２側壁上に前記長手軸に沿って間隔を
あけて配置された第３及び第４の記憶キャパシタと、 前記第１側壁上の前記第１記憶キャパシタ及び第２記憶
キャパシタと、前記基板表面との間にそれぞれ配置され
た第１及び第２の電界効果トランジスタと、 前記第２側壁上の前記第３記憶キャパシタ及び第４記憶
キャパシタと、前記基板表面との間にそれぞれ配置され
た第３及び第４の電界効果トランジスタと、 前記基板表面上に上記行方向に延びるように配置され、
前記第１及び第３の電界効果トランジスタの各ゲート電
極を相互接続する第１ワード線と、 前記基板表面上に上記行方向に延びるように配置され、
前記第２及び第４の電界効果トランジスタの各ゲート電
極を相互接続する第２ワード線と、 前記トレンチの第１側壁上の近傍内のみに形成され、前
記第１及び第２の電界効果トランジスタの通電電極を相
互接続する第１ビット／センス線と、 前記トレンチの第２側壁上の近傍内のみに形成され、前
記第３及び第４の電界効果トランジスタの通電電極を相
互接続する第２ビット／センス線と、 から成る半導体メモリ。 - 【請求項４】半導体基板の表面上において列方向に延び
る長手軸を有し、任意の幅で基板表面から深さ方向に延
びている少なくとも１本のトレンチと、 前記トレンチの所定の側壁上に上記長手軸に沿って間隔
をあけて配置された第１及び第２の記憶キャパシタと、 前記トレンチの前記側壁からの導電型不純物の導入によ
り前記側壁の近傍のみに形成され、前記トレンチの長手
軸の方向に延びている半導体基板内の細長いビット／セ
ンス拡散領域と、 前記基板表面上に間隔をあけて配置され、それぞれ、前
記第１記憶キャパシタと前記ビット／センス拡散領域と
の間の電流、及び前記第２記憶キャパシタの前記ビット
／センス拡散領域との間の電流の流れを制御するように
行方向に延びている第１及び第２のワード線と、 から成る半導体メモリ。 - 【請求項５】半導体基板の表面上において列方向に延び
る長手軸を有し、任意の幅で基板表面から深さ方向に延
びている少なくとも１本のトレンチと、 それぞれ前記第１側壁の下部及び前記第２の側壁の下部
に配置され、それぞれが前記半導体基板内に配置された
記憶ノードを含む第１及び第２の記憶手段と、 前記第１側壁の上部に前記トレンチの長手軸の方向に平
行な方向に配置された細長い拡散領域及びこの拡散領域
と前記第１記憶手段との間に配置された制御電極を有す
る第１スイッチング手段と、 前記第２側壁の上部に前記トレンチの長手軸の方向に平
行な方向に配置された細長い拡散領域及びこの拡散領域
と前記第２記憶手段との間に配置された制御電極を有す
る第２スイッチング手段と、 前記第１及び第２のスイッチング手段の制御電極と接触
して前記基板表面上に行方向に延びるように配置された
導電線と、 から成る半導体メモリ。 - 【請求項６】厚い絶縁マスク層で被覆されているＰ（又
はＮ）導電型の表面領域を有する半導体基板の表面を列
方向に延びる少なくとも１本のトレンチをビット／セン
ス線の幅に対応する深さだけ基板表面から基板内部に向
けて実質的に垂直に形成する工程、 前記トレンチの全内壁上に共形状にＮ（又はＰ）導電型
不純物ドープの厚い絶縁層を形成し両側壁上に側壁スペ
ーサを形成する工程、 前記トレンチ底面を更にエッチングして所定深さのトレ
ンチを形成する工程、 前記トレンチの全内壁上に共形状にＮ（又はＰ）導電型
不純物ドープの薄い絶縁層を形成する工程、 トレンチの底面上、前記側壁スペーサに隣接したトレン
チ側壁の上辺上及び１つのトランチ側壁上に列方向に間
隔をあけて並列された垂直線上から前記薄い絶縁層を除
去することにより、前記トレンチ側壁上に列方向に間隔
をあけて前記薄い絶縁層の島領域を形成する工程、 ドライブ．イン法により、前記側壁スペーサ及び前記島
領域から（Ｎ又はＰ）導電型不純物を前記トレンチ側壁
に隣接した前記基板内部へ導入して各々ビット／センス
線及び記憶ノードを形成する工程、 前記薄い絶縁層を除去した後、トレンチ内壁上にキャパ
シタ誘電体用の絶縁層を形成する工程、 前記トレンチ内部を所定のレベルまで導電材料を充填
し、次にその上面を絶縁層で被覆する工程、 前記ビット／センス線に隣接した前記トレンチ側壁上辺
にゲート絶縁層を介して接触する導電層を前記トレンチ
内部及び上記厚い絶縁マスク層上に付着して行方向に延
びるワード線を形成する工程、 とより成る半導体メモリの製造方法。
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