KR19990065183A - 반도체장치의 커패시터 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 커패시터 및 그 제조방법에 관해 개시한다. 본 발명에 의한 커패시터는 둘레에 요철면을 갖는 스토리지 노드와 상기 스토리지 노드의 전면에 순차적으로 형성된 유전막과 상부전극을 구비한다. 본 발명은 이와 같은 구성요소를 갖는 커패시터를 형성하기 위해 통상의 감광막을 사용하는 대신 상기 스토리지 노드를 구성하는 구성요소를 마스크로 사용하여 상기 스토리지 노드 콘택을 층간절연막에 형성한다. 이 결과, 둘레에 요철면을 갖는 따라서 일반 커패시터에 비해 커패시턴스를 증가시킬 수 있는 커패시터의 제조공정에 필요한 사진 식각공정이 줄어든다. 따라서, 상기 커패시터 제조공정을 단순화할 수 있다.

Description

반도체 장치의 커패시터 및 그 제조방법

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.

반도체 장치가 고집적화됨에 따라 반도체 기판에서 커패시터가 형성될 수 있는 영역이 좁아진다. 그런데, 반도체 장치가 고집적되더라도 반도체 장치에서 필요한 커패시터의 커패시턴스는 기존의 것과 동일하거나 오히려 증가된다. 따라서, 좁아진 커패시터 형성영역에서 원하는 커패시턴스를 갖는 커패시터를 형성하기 위해, 커패시터의 스토리지 노드의 표면적을 증가시키는 다양한 종래 기술에 의한 반도체 장치 및 그 제조방법이 제시되고 있다.

이하, 이러한 종래 기술에 의한 반도체 장치의 커패시터 및 그 제조방법을 도 1 내지 도 3을 참조하여 단계별로 설명한다.

도 1을 참조하면, 반도체 기판(10) 상에 층간절연막(12)을 형성한다. 상기 층간절연막(12) 상에 콘택형성영역을 한정하는 제1 포토레지스트막 패턴(14)을 형성한다. 상기 제1 포토레지스트막 패턴(14)을 식각마스크로 사용하여 상기 층간절연막(12)이 노출된 부분을 상기 반도체 기판(10)의 계면이 노출될 때 까지 이방성식각한다. 이후, 상기 제1 포토레지스트막 패턴(14)을 제거한다.

도 2를 참조하면, 상기 이방성식각 결과, 상기 층간절연막(12)에 상기 반도체 기판(10)의 계면이 노출되는 콘택홀(15)이 형성된다. 상기 콘택홀(15)을 채우는 도전층(16)을 상기 층간절연막(12)의 전면에 형성한다. 상기 도전층(16) 상에 상기 콘택홀(15)과 그 둘레의 층간절연막(12)을 한정하는 제2 포토레지스트막 패턴(18)을 형성한다. 상기 제2 포토레지스트막 패턴(18)을 식각마스크로 사용하여 상기 도전층(16)의 노출된 전면을 상기 층간절연막(12)의 계면이 노출될 때 까지 이방성식각한다. 그리고 상기 제2 포토레지스트막 패턴(18)을 제거한다. 이 결과, 도 3에 도시된 바와 같이 상기 층간절연막(12) 상에 상기 콘택홀(15)을 통해 상기 반도체 기판(10)에 접촉되는 도전층 패턴(16a), 즉 커패시터의 스토리지 노드가 형성된다.

이와 같이, 종래 기술은 반도체 장치의 커패시터 및 그 제조방법에서 커패시터를 형성하기 위해, 층간절연막에 스토리지 노드콘택을 형성하기 위한 별도의 사진 식각공정과, 상기 콘택홀을 통해 상기 층간절연막 상에 형성된 도전층을 사진식각하기 위한 별도의 사진 식각공정이 모두 실시된다. 따라서, 공정이 복잡해진다.

따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서 공정을 단순화할 수 있음은 물론 커패시터의 커패시턴스도 증가 시킬 수 있는 반도체 장치의 커패시터를 제공함에 있다.

본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 장치의 커패시터를 제조하는 바람직한 방법을 제공함에 있다.

도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.

도 4 내지 도 10은 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.

*도면의 주요 부분에 대한 부호설명*

40:반도체 기판. 42:층간절연막.

44, 48, 52, 62, 70:제1 내지 제5 도전층.

46, 48, 50:제1 내지 제3 절연막.

54:적층물. 56, 64:제1 및 제2 감광막.

66:스토리지 노드. 68:유전막.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판; 상기 반도체 기판 상에 형성되고 콘택홀을 갖는 층간절연막; 상기 콘택홀을 통해 상기 반도체 기판과 연결되어 있고 요철된 측면을 갖는 스토리지 노드; 및 상기 스토리지 노드의 전면에 유전막과 상부전극을 구비하는 반도체 장치의 커패시터를 제공한다.

이때, 상기 스토리지 노드는 제1 및 제2 스토리지 노드로 구성된다.

상기 제1 스토리지 노드는 상기 스토리지 노드중 상기 콘택홀을 통해서 상기 반도체 기판과 연결되어 있는 도전층으로서 기둥 부분과 상기 기둥 상단의 상기 층간절연막의 표면과 평행하게 확장된 부분을 갖고, 상기 제2 스토리지 노드는 상기 제1 스토리지 노드의 측면을 감싸고 소정의 간격으로 이격되어 있는 복수개의 도전층 패턴들로서 상기 스토리지 노드의 측면이 요철 되게하는 부분을 갖는다.

여기서, 상기 제2 스토리지 노드는 상기 제1 스토리지 노드의 측면을 감싸는 제1 내지 제3 도전층 패턴으로 구성된다.

상기 제1 내지 제3 도전층 패턴은 동일한 도전성 물질층(예컨대, 도핑된 폴리실리콘층) 또는 서로 다른 도전성 물질층이다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 (a) 반도체 기판 상에 층간절연막을 형성하는 단계; (b) 상기 층간절연막 상에 상기 반도체 기판과 접촉되고 측면이 요철면이 되도록 스토리지 노드를 형성하는 단계; 및 (c) 상기 스토리지 노드의 전면에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조방법을 제공한다.

상기 스토리지 노드를 형성하기 위해, (b1) 상기 층간절연막 상에 제1 내지 제3 도전층과 제1 및 제2 절연막이 교대로 형성된 적층물을 형성하되, 상기 적층물의 최상층에 상기 제3 도전층을 형성한다. (b2) 상기 적층물과 층간절연막을 관통하는 콘택홀을 형성한다. (b3) 상기 적층물 상에 상기 콘택홀을 채우는 제4 도전층을 형성한다. (b4) 상기 제4 도전층 상에 상기 콘택홀과 둘레의 일부영역을 한정하는 감광막 패턴을 형성한다. (b5) 상기 감광막 패턴을 식각마스크로 사용하여 상기 제4 도전층과 적층물을 이방성식각한다. (b6) 상기 감광막 패턴을 제거한다. (b7) 상기 패터닝된 결과물에서 상기 제1 및 제2 절연막을 제거한다.

여기서, 상기 제1 내지 제3 도전층은 동일한 도전성 물질층으로 형성하거나 다른 도전성 물질층으로 형성한다.

또한, 상기 제1 및 제2 절연막은 동일한 절연성 물질막으로 형성한다.

상기 제1 내지 제3 도전층과 상기 절연성 물질막은 각각 도핑된 폴리실리콘층 및 질화막(Si₃N₄)으로 형성한다.

상기 제3 도전층 상에 복수개의 절연막과 도전층을 순차적으로 더 형성하되, 최상층에 도전층을 형성한다.

본 발명에 의한 커패시터는 둘레에 요철면을 갖는 스토리지 노드와 상기 스토리지 노드의 전면에 순차적으로 형성된 유전막과 상부전극을 구비한다. 본 발명은 이와 같은 구성요소를 갖는 커패시터를 형성하기 위해 통상의 감광막을 사용하는 대신 상기 스토리지 노드를 구성하는 구성요소를 마스크로 사용하여 상기 스토리지 노드 콘택을 층간절연막에 형성한다. 이 결과, 둘레에 요철면을 갖는 따라서 일반 커패시터에 비해 커패시턴스를 증가시킬 수 있는 커패시터의 제조공정에 필요한 사진 식각공정이 줄어든다. 따라서, 상기 커패시터 제조공정을 단순화할 수 있다.

이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.

그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 잇으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.

첨부된 도면들 중, 도 4 내지 도 10은 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.

먼저, 본 발명의 실시예에 의한 커패시터를 도 10을 참조하여 상세하게 설명한다.

도 10을 참조하면, 반도체 기판(40) 상에 층간절연막(42)이 형성되어 있다. 상기 층간절연막(42)에 상기 반도체 기판(40)이 노출되는 콘택홀(60)이 형성되어 있다. 상기 층간절연막(42) 상에 상기 콘택홀(60)을 통해서 상기 반도체 기판(40)에 연결된 스토리지 노드(66)가 형성되어 있다. 상기 스토리지 노드(66)는 다시 제1 스토리지 노드(62a)와 제2 스토리지 노드(52b, 48b, 44b)로 구분할 수 있다. 상기 제1 스토리지 노드(62a)는 상기 콘택홀(60)을 통해서 노출되는 상기 반도체 기판(40) 상에 형성된 도전체 기둥이다. 상기 도전체 기둥(62a)은 상기 콘택홀(60)을 완전히 채우고 위로 소정의 길이 만큼 성장되어 있고 상단에 상기 기둥을 중심으로해서 사방으로 확장된 영역이 존재한다.

상기 제2 스토리지 노드(44b, 48b, 52b)는 상기 도전체 기둥(62a)을 그 측면을 따라 소정의 간격으로 감싸는 복수개의 도전층 패턴, 예컨대 제1 내지 제3 도전층 패턴이다. 상기 제2 스토리지 노드(44b, 48b, 52b)를 이루는 상기 각 도전층 패턴들은 상기 도전체 기둥(62a)의 측면에 대칭적으로 결합되어 있고 상, 하 서로 평행하게 결합되어 있다. 상기 제2 스토리지 노드(44b, 48b, 52b)를 이루는 도전층 패턴들중 상기 제1 도전층 패턴(44b)은 상기 도전체 기둥(62a)의 상기 콘택홀(60) 밖으로 노출된 부분의 맨 아래쪽 측면을 감싸도록 상기 층간절연막(42) 상에 형성되어 있다. 그리고 상기 제2 도전층 패턴(48b)은 상기 제1 도전층 패턴(44b)으로부터 위로 소정 거리만큼 이격된 위치에서 상기 도전체 기둥(62a)을 감싸는 형태로 형성되어 있다. 또한, 상기 제3 도전층 패턴(52b)은 상기 제2 도전층 패턴(48b)이 형성된 위치에서 위로 소정의 거리만큼 이격된 위치에서 상기 도전체 기둥(62a)의 상기 콘택홀(60) 밖으로 노출된 측면중 제일 위쪽을 감싸도록 형성되어 있다.

상기 도전체 기둥(62a)과 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)은 모두 동일한 도전성 물질층, 예컨대 도핑된 폴리실리콘층인 것이 바람직하지만, 각각을 다른 도전성 물질층으로 구성하여도 무방하다.

도 10에서 상기 제1 및 제2 스토리지 노드(62a, 44b, 48b, 52b)는 구분되어 있으나, 이는 상기 두 노드가 서로 다른 도전성 물질층인 경우이거나 서로 다른 공정으로 형성된 것을 고려한 것이다. 또한, 상기 층간절연막(42)과 상기 도전체 기둥(62a)의 상단의 확장된 부분사이에 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)외에 더 많은 도전층 패턴들이 상기 기둥을 감싸고 있을 수 있고 이들 도전층 패턴들은 동일하거나 서로 다른 도전성 물질층일 수 있다.

상기 도전체 기둥(62a)의 측면을 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)이 부분적으로 감싸고 있으므로 상기 스토리지 노드(66)의 둘레는 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)이 구비된 부분에서 볼록하고 이들 패턴 사이에서 오목한 요철면이 된다.

이러한 스토리지 노드(66)를 포함하는 결과물 전면에 유전막(68)을 형성한다. 상기 유전막(68)은 고유전막이다. 상기 유전막(68)의 전면에 상부전극(70)이 형성되어 있다.

계속해서, 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법을 상세하게 설명한다.

도 4는 제1 스토리지 노드 콘택홀 형성영역을 한정하는 제1 감광막 패턴(56)을 형성하는 단계를 나타낸다.

도 4를 참조하면, 반도체 기판(40) 상에 층간절연막(42)을 형성한다. 상기 층간절연막(42) 상에 복수개의 도전층과 절연막으로 이루어지는 적층물(54)을 형성한다. 이때, 상기 적층물(54)의 최상층은 반드시 도전층이 되도록 형성한다.

구체적으로 상기 적층물(54)을 형성하기 위해, 상기 층간절연막(42) 상에 제1 도전층(44)을 형성한다. 상기 제1 도전층(44) 상에 제1 절연막(46)을 형성한다. 상기 제1 절연막(46) 상에 제2 도전층(48)을 형성한다. 상기 제2 도전층(48) 상에 제2 절연막(50)을 형성한다. 상기 제2 절연막(50) 상에 제3 도전층(52)을 형성한다. 상기 제1 내지 제3 도전층(44, 46, 48)은 동일한 도전성 물질층, 예컨대 도핑된 폴리실리콘층으로 형성하거나 서로 다른 도전성 물질층으로 형성한다. 또한, 상기 제1 내지 제3 도전층(44, 46, 48)은 상기 도핑된 폴리실리콘층외에 다른 도전성 물질층으로 형성할 수도 있다. 상기 제1 및 제2 절연막(46, 50)은 동일한 절연성 물질, 예컨대 질화막(Si₃N₄)으로 형성하거나 서로 다른 절연성물질막으로 형성한다. 상기 제3 도전층(52) 상에 도전층과 절연막으로 이루어지는 복수개의 적층물이 더 형성될 수 있다.

여기서 고려해야 할 것은 상기 제1 내지 제3 도전층(44, 48, 52) 상에 더 많은 도전층을 적층함으로써 스토리지 노드의 표면적을 증가시켜 커패시터의 커패시턴스는 높일 수 있겠으나 그에 따른 공정의 어려움이나 반도체 장치의 두께가 두꺼워진다는 것이다.

계속해서, 상기 적층물(54)의 최상층 즉, 상기 제3 도전층(52)의 전면에 제1 감광막을 도포한다. 상기 제1 감광막은 포토레지스트막이다. 상기 제1 감광막을 패터닝하여 상기 제3 도전층(52) 상에 제1 스토리지 노드 콘택홀이 형성될 영역을 노출시키는 제1 감광막 패턴(56)을 형성한다.

도 5는 상기 적층물(54)을 패터닝하여 제1 스토리지 노드 콘택홀(58)을 형성하는 단계를 나타낸다.

구체적으로, 상기 제1 감광막 패턴(56)을 이용하여 상기 적층물(54)의 노출된 전면을 이방성식각한다. 상기 이방성식각은 상기 층간절연막(42)의 계면이 노출될 때 까지 실시한다. 상기 이방성식각이 완료되면, 상기 제1 감광막 패턴(56)을 제거한다. 이 결과, 상기 층간절연막(42) 상에 제1 내지 제3 도전층 패턴(44a, 48a, 52a)과 제1 및 제2 절연막 패턴(46a, 50a)으로 이루어지는 적층물 패턴(54a)과 상기 적층물 패턴(54a)으로 둘러싸인 제1 스토리지 노드 콘택홀(58)이 형성된다. 상기 층간절연막(42)의 상기 제1 스토리지 노드 콘택홀(58)을 통해서 노출되는 영역이 제2 스토리지 노드 콘택홀 형성영역이다. 상기 적층물 패턴(54a)은 후속 제2 스토리지 노드 콘택홀 형성공정에서 식각 마스크로 사용된다. 상기 적층물 패턴(54a)에서 실질적인 마스크는 상기 폴리실리콘층으로 형성된 도전층들이다. 상기 적층물 패턴(54a)이 질화막으로 형성된 절연막을 포함하고 있지만, 상기 절연막은 상기 층간절연막(42)으로 사용되는 산화막에 대해 식각선택비가 없다.

도 6은 스토리지 노드 콘택홀(60)을 형성하는 단계를 나타낸 도면이다. 구체적으로, 상기 적층물 패턴(54a)을 식각마스크로 사용하여 상기 층간절연막(42)의 노출된 전면을 이방성식각한다. 상기 이방성식각은 상기 반도체 기판(40)의 계면이 노출될 때까지 실시한다. 이렇게 하여 상기 층간절연막(42)에 제2 스토리지 노드 콘택홀(별도 표시하지 않음)이 형성되어 상기 적층물(54)과 상기 층간절연막(42)을 관통하는 스토리지 노드 콘택홀(60)이 형성된다.

도 7은 상부전극을 한정하는 제2 감광막 패턴(64)을 형성하는 단계를 나타낸 도면이다.

도 7을 참조하면, 상기 적층물 패턴(54a) 상에 상기 스토리지 노드 콘택홀(60)을 채우는 제4 도전층(62)을 형성한다. 상기 제4 도전층(62)은 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)을 형성하는 물질과 동일한 물질로 형성하기 위해 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다.

본 발명의 다른 실시예에서 상기 제1 및 제2 절연막(46, 50)이 서로 다른 절연성 물질층으로 형성되는 것과 마찬가지로 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)과 상기 제4 도전층(62)은 서로 다른 도전성 물질층으로 형성된다.

계속해서 상기 제4 도전층(62) 상에 상기 스토리지 노드 콘택홀(60)과 그 둘레를 한정하는 제2 감광막 패턴(64)을 형성한다. 상기 제2 감광막 패턴(64)은 포토레지스트막 패턴이다. 상기 제2 감광막 패턴(64)에 의해 상기 제4 도전층(62) 및 상기 적층물 패턴(54a)에서 스토리지 노드로 사용될 부분이 한정된다.

도 8은 상기 제4 도전층(62)과 상기 적층물 패턴(54a)을 패터닝하는 단계를 나타낸 도면이다.

도 8을 참조하면, 도 7에서 상기 제2 감광막 패턴(64)을 식각마스크로 사용하여 상기 제4 도전층(64)을 비롯해서 그 아래에 형성된 상기 적층물 패턴(54a)을 순차적으로 이방성식각한다. 상기 이방성식각은 상기 층간절연막(42)의 표면이 노출될 때 까지 실시한다. 이후, 상기 제2 감광막 패턴(64)을 제거한다. 상기 이방성식각 결과, 제4 도전층 패턴(62a)이 형성되고 상기 제4 도전층 패턴(62a)의 기둥을 감싸는 형태의 제1 내지 제3 도전층 패턴(44b, 48b, 52b)과 제1 및 제2 절연막 패턴(46b, 50b)으로 구성되는 적층물 패턴(54b)이 상기 제4 도전층 패턴(62a)의 상기 층간절연막(42)과 평행하게 확장된 부분과 상기 층간절연막(42) 사이에 형성된다. 후속 공정에서 상기 제4 도전층 패턴(62a)은 제1 스토리지 노드로 사용되고, 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)은 제2 스토리지 노드로 사용된다. 따라서, 이하 상기 제4 도전층 패턴(62a)과 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b)을 각각 제1 및 제2 스토리지 노드라 한다.

도 9는 상기 제1 및 제2 스토리지 노드로 이루어지는 스토리지 노드(66)를 완성하는 단계를 나타낸 도면이다.

구체적으로, 도 8의 결과물을 습식식각하여 상기 제1 및 제2 절연막 패턴(46b, 50b)을 제거한다. 이 결과, 상기 제1 스토리지 노드(62a)와 상기 제2 스토리지 노드(44b, 48b, 52b)로 이루어지는 커패시터의 스토리지 노드(66)가 형성된다.

상기 습식식각에 의해 도 7의 결과물에서 상기 제1 및 제2 절연막 패턴(46b, 50b)이 제거됨으로써 상기 스토리지 노드(66)의 측면은 요철면이 된다. 아울러, 상기 제1 및 제2 절연막 패턴(46b, 50b)과 접촉되어 노출되지 않았던 상기 제1 내지 제3 도전층 패턴(44b, 48b, 52b) 각각의 상부면 또는 하부면이 노출된다. 결과적으로, 상기 습식식각에 의해 상기 스토리지 노드(66)의 표면적은 넓어진다.

계속해서, 도 10에 도시한 바와 같이, 상기 스토리지 노드(66)의 전면에 유전막(68)을 형성한다. 상기 유전막(68)은 고유전막으로 형성한다. 상기 유전막(68) 의 전면에 제5 도전층(70)을 형성하여 셀 단위로 패터닝함으로써 셀 단위의 커패시터가 형성된다. 여기서, 상기 제5 도전층(70)은 상부전극으로 사용된다. 따라서, 상기 제5 도전층(70)은 상기 스토리지 노드(66)를 형성하는 도전성 물질층인 도핑된 폴리실리콘층으로 형성하는 것이 바람직하나, 도핑된 폴리실리콘층외의 다른 도전성 물질층으로 형성할 수도 있다.

상술한 바와 같이, 본 발명에 의한 커패시터는 둘레에 요철면을 갖는 스토리지 노드와 상기 스토리지 노드의 전면에 순차적으로 형성된 유전막과 상부전극을 구비한다. 본 발명은 이와 같은 구성요소를 갖는 커패시터를 형성하기 위해 통상의 감광막을 사용하는 대신 상기 스토리지 노드를 구성하는 구성요소를 마스크로 사용하여 상기 스토리지 노드 콘택을 층간절연막에 형성한다. 이 결과, 둘레에 요철면을 갖는 따라서 일반 커패시터에 비해 커패시턴스를 증가시킬 수 있는 커패시터의 제조공정에 필요한 사진 식각공정이 줄어든다. 따라서, 상기 커패시터 제조공정을 단순화할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (20)

1. 반도체 기판;

   상기 반도체 기판 상에 형성되고 콘택홀을 갖는 층간절연막;

   상기 콘택홀을 통해 상기 반도체 기판과 연결되어 있고 요철된 측면을 갖는 스토리지 노드; 및

   상기 스토리지 노드의 전면에 유전막과 상부전극을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터.
2. 제 1 항에 있어서, 상기 스토리지 노드는 제1 및 제2 스토리지 노드로 구성된 것을 특징으로 하는 반도체 장치의 커패시터.
3. 제 2 항에 있어서, 상기 제1 스토리지 노드는 상기 스토리지 노드중 상기 콘택홀을 통해서 상기 반도체 기판과 연결되어 있는 도전층으로서 기둥 부분과 상기 기둥 상단의 상기 층간절연막의 표면과 평행하게 확장된 부분을 갖는 것을 특징으로 하는 반도체 장치의 커패시터.
4. 제 2 항에 있어서, 상기 제2 스토리지 노드는 상기 제1 스토리지 노드의 측면을 감싸고 소정의 간격으로 이격되어 있는 복수개의 도전층 패턴들로서 상기 스토리지 노드의 측면이 요철 되게하는 부분을 갖는 것을 특징으로 하는 반도체 장치의 커패시터.
5. 제 4 항에 있어서, 상기 제2 스토리지 노드는 상기 제1 스토리지 노드의 측면을 감싸는 제1 내지 제3 도전층 패턴으로 구성된 것을 특징으로 하는 반도체 장치의 커패시터.
6. 제 5 항에 있어서, 상기 제1 내지 제3 도전층 패턴은 동일한 도전성 물질층인 것을 특징으로 하는 반도체 장치의 커패시터.
7. 제 6 항에 있어서, 상기 제1 내지 제3 도전층 패턴은 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 커패시터.
8. 제 5 항에 있어서, 상기 제1 내지 제3 도전층 패턴은 서로 다른 도전성 물질층인 것을 특징으로 하는 반도체 장치의 커패시터.
9. 제 3 항에 있어서, 상기 도전층은 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 커패시터.
10. (a) 반도체 기판 상에 층간절연막을 형성하는 단계;

    (b) 상기 층간절연막 상에 상기 반도체 기판과 접촉되고 측면이 요철면이 되도록 스토리지 노드를 형성하는 단계; 및

    (c) 상기 스토리지 노드의 전면에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
11. 제 10 항에 있어서, 상기 (b) 단계는

    (b1) 상기 층간절연막 상에 제1 내지 제3 도전층과 제1 및 제2 절연막이 교대로 형성된 적층물을 형성하되, 상기 적층물의 최상층에 상기 제3 도전층을 형성하는 단계;

    (b2) 상기 적층물과 층간절연막을 관통하는 콘택홀을 형성하는 단계;

    (b3) 상기 적층물 상에 상기 콘택홀을 채우는 제4 도전층을 형성하는 단계;

    (b4) 상기 제4 도전층 상에 상기 콘택홀과 둘레의 일부영역을 한정하는 감광막 패턴을 형성하는 단계;

    (b5) 상기 감광막 패턴을 식각마스크로 사용하여 상기 제4 도전층과 적층물을 이방성식각하는 단계;

    (b6) 상기 감광막 패턴을 제거하는 단계; 및

    (b7) 상기 패터닝된 결과물에서 상기 제1 및 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
12. 제 11 항에 있어서, 상기 제1 내지 제3 도전층은 동일한 도전성 물질층으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
13. 제 12 항에 있어서, 상기 동일한 도전성 물질층은 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
14. 제 11 항에 있어서, 상기 제1 내지 제3 도전층은 서로 다른 도전성 물질층으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
15. 제 11 항에 있어서, 상기 제1 및 제2 절연막은 동일한 절연성 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
16. 제 15 항에 있어서, 상기 동일한 절연성 물질막은 질화막(Si₃N₄)인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
17. 제 11 항에 있어서, 상기 제1 및 제2 절연막은 서로 다른 절연성 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
18. 제 11 항에 있어서, 상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
19. 제 11 항에 있어서, 상기 제1 및 제2 절연막은 습식식각방식으로 제거하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
20. 제 11 항에 있어서, 상기 제3 도전층 상에 복수개의 절연막과 도전층을 순차적으로 더 형성하되, 최상층에 도전층을 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.