JP2003163287A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置に係り、特に、高集積化され
たＤＲＡＭを、少ない工程数で、且つ微細なセル面積で
実現できる半導体記憶装置及びその製造方法を提供す
る。 【解決手段】 半導体基板１０に形成されたメモリセル
トランジスタと、メモリセルトランジスタのゲート電極
２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層
２４上に開口したスルーホール４０と、ドレイン拡散層
２６上に開口したスルーホール３８とが形成された層間
絶縁膜３６と、スルーホール４０内壁及び底部に形成さ
れ、ソース拡散２４層に接続されたキャパシタ蓄積電極
４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電
体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ
対向電極５４とを有するキャパシタと、スルーホール３
８の内壁及び底部に形成され、ドレイン拡散層と接続さ
れたコンタクト用導電膜４４とにより構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、高集積化されたＤＲＡＭ（DynamicRandom
Access Memory）を、少ない工程数で、且つ微細なセル
面積で実現できる半導体記憶装置の構造及びその製造方
法に関する。

【０００２】

【従来の技術】ＤＲＡＭは、１トランジスタ、１キャパ
シタで構成できる半導体記憶装置であり、従来から、よ
り高密度、高集積化された半導体記憶装置を製造するた
めの構造や製造方法が種々検討されている。図５９に、
特開昭６１−１７６１４８号公報に記載された半導体記
憶装置の断面図を示す。

【０００３】半導体基板１０には、ソース拡散層２４と
ドレイン拡散層２６が独立に形成されている。ソース拡
散層２４とドレイン拡散層２６間の半導体基板１０上に
は、ゲート酸化膜１６を介してゲート電極２０が形成さ
れている。このようにして、ゲート電極２０、ソース拡
散層２４、ドレイン拡散層２６からなるメモリセルトラ
ンジスタが構成されている。

【０００４】メモリセルトランジスタが形成された半導
体基板１０上には、ドレイン拡散層２６上に開口された
スルーホール３８と、ソース拡散層２４上に開口された
スルーホール４０とが形成された層間絶縁膜３６が形成
されている。スルーホール４０の内壁には、多結晶シリ
コンからなる筒状のキャパシタ蓄積電極４６が形成され
ており、スルーホール４０の底部においてソース拡散層
２４と接続されている。

【０００５】キャパシタ蓄積電極４６の内壁及び上面
と、スルーホール４０内部に露出するソース拡散層２４
の上面にはキャパシタ誘電体膜４８が形成されている。
キャパシタ蓄積電極４６とキャパシタ誘電体膜４８が形
成されたスルーホール４０内と、層間絶縁膜３６上とに
はキャパシタ対向電極５４が形成されている。このよう
にして、キャパシタ蓄積電極４６、キャパシタ誘電体膜
４８、キャパシタ対向電極５４からなるキャパシタが構
成されている。

【０００６】一方、スルーホール３８内には多結晶シリ
コンが埋め込まれており、キャパシタ対向電極５４上に
形成された層間絶縁膜５３を介して形成されたビット線
６２に接続されている。さらに、ビット線上部には層間
絶縁膜（図示せず）を介してメタル配線層（図示せず）
が形成され、１トランジスタ、１キャパシタからなるＤ
ＲＡＭが構成される。

【０００７】図６０に、他の半導体記憶装置の断面図を
示す。半導体基板１０には、ソース拡散層２４とドレイ
ン拡散層２６が独立に形成されている。ソース拡散層２
４とドレイン拡散層２６間の半導体基板１０上には、ゲ
ート酸化膜１６を介してゲート電極２０が形成されてい
る。このようにして、ゲート電極２０、ソース拡散層２
４、ドレイン拡散層２６からなるメモリセルトランジス
タが構成されている。

【０００８】メモリセルトランジスタが形成された半導
体基板１０上には、ドレイン拡散層２６上に開口された
スルーホール９８と、ソース拡散層上に開口されたスル
ーホール１００とが形成された層間絶縁膜１０２が形成
されている。なお、ゲート電極には、ゲート電極を囲う
ように絶縁膜４２が形成されており、スルーホール９
８、１００内の半導体基板１０の露出部は、その絶縁膜
４２により画定されている。

【０００９】層間絶縁膜１０２上には更に層間絶縁膜３
６が形成されており、層間絶縁膜３６に設けられたスル
ーホール４０の内壁及び底部には多結晶シリコンからな
るキャパシタ蓄積電極４６が形成されている。なお、キ
ャパシタ蓄積電極４６は、スルーホール１００に埋め込
まれた多結晶シリコン膜１０４を介してソース拡散層と
接続されている。

【００１０】キャパシタ蓄積電極４６の内面及び上面に
はキャパシタ誘電体膜４８が形成されている。キャパシ
タ蓄積電極４６とキャパシタ誘電体膜４８とが形成され
たスルーホール４０内と、層間絶縁膜３６上とにはキャ
パシタ対向電極５４が形成されている。このようにし
て、キャパシタ蓄積電極４６、キャパシタ誘電体膜４
８、キャパシタ対向電極５４からなるキャパシタが構成
されている。

【００１１】一方、スルーホール９８には多結晶シリコ
ン膜１０６が埋め込まれており、キャパシタ対向電極５
４上に形成された層間絶縁膜５３を介して形成されたビ
ット線６２に接続されている。さらに、ビット線上部に
は層間絶縁膜（図示せず）を介してメタル配線層（図示
せず）が形成され、１トランジスタ、１キャパシタから
なるＤＲＡＭが構成される。

【００１２】通常、ＤＲＡＭセルを構成するためには、
ＬＯＣＯＳ分離、ゲート電極（ワード線）、ビット線コ
ンタクトホール、ビット線、キャパシタ蓄積電極用スル
ーホール、キャパシタ蓄積電極、キャパシタ対向電極、
メタル配線用スルーホール、メタル配線を形成するため
の９回のリソグラフィー工程が少なくとも必要である。

【００１３】また、リソグラフィー工程では、ゲート電
極とビット線コンタクトホールの合わせ余裕、ゲート電
極とスルーホールの合わせ余裕、スルーホールとビット
線の合わせ余裕が必要なため、その分メモリセル面積は
大きくなる。これらの点を改善すべく、特開昭６１−１
７６１４８号公報記載の半導体記憶装置では、上記の構
造を採用することにより、キャパシタ蓄積電極をスルー
ホールに対して自己整合で形成することにより、リソグ
ラフィー工程を１工程削減している。

【００１４】また、図６０に示す半導体記憶装置では、
キャパシタ蓄積電極を自己整合で形成しているのに加
え、スルーホール９８、１００がゲート電極に対して自
己整合で形成しているので、ゲート電極とビット線コン
タクト用スルーホールの合わせ余裕、ゲート電極とキャ
パシタ蓄積電極用スルーホールの合わせ余裕が必要ない
分メモリセル面積を小さくすることができる。

【００１５】このようにして、少ないリソグラフィー工
程数で、合わせ余裕が少なく高集積化が可能な半導体記
憶装置を製造することが試みられている。

【００１６】

【発明が解決しようとする課題】特開昭６１−１７６１
４８号公報記載の半導体記憶装置では、多結晶シリコン
膜を堆積してキャパシタ蓄積電極４６を形成すると同時
に、スルーホール３８内に多結晶シリコンを埋め込むこ
とにより、上記構造を形成している。このようにスルー
ホール３８を完全に埋め込んでいるのは次に理由によ
る。

【００１７】即ち、前記公報に開示されているように、
ビット線６２がアルミ（Ａｌ）により形成されているこ
と、そのビット線６２が最上層の配線層であること、さ
らに、周辺回路のソース／ドレイン又はゲート電極にＡ
ｌがコンタクトするためにはビット線コンタクト部より
遥かに厚い絶縁膜をエッチングする必要があるが、ビッ
ト線コンタクト部の層間絶縁膜３６にエッチングされた
形跡がみられないことから、周辺回路のスルーホールに
おいてもスルーホール３８と同じく多結晶シリコンによ
り完全に埋め込まれていると考えられる。

【００１８】このように周辺回路のスルーホールが完全
に埋め込まれているのは、周辺回路におけるコンタクト
抵抗は回路の動作速度等の性能を大きく左右し、スルー
ホールを完全に埋め込んで可能な限りコンタクト抵抗を
下げることが望ましいためである。従って、周辺回路の
スルーホールと同時に埋め込まれるビット線コンタクト
ホールも完全に埋め込む必要があるからである。

【００１９】しかしながら、特開昭６１−１７６１４８
号公報記載の半導体記憶装置では、周辺回路のスルーホ
ールに埋め込む多結晶シリコン膜は、スルーホール径の
半径以上に厚く形成する必要があるが、この多結晶シリ
コン膜により同時にキャパシタ蓄積電極４６も形成する
ので、多結晶シリコン膜厚が厚すぎると、スルーホール
４０の内壁面積が減少し、セル容量が低下するという問
題があった。

【００２０】また、スルーホール３８、４０を形成する
際には、ゲート電極２０に対する合わせ余裕を考慮しな
ければいけないため、その分セル面積が増加したり、キ
ャパシタ容量形成部分が小さくなるといった問題があっ
た。また、図６０に示す半導体記憶装置では、上述した
ように自己整合コンタクトを形成しているのでスルーホ
ール９８、１００を形成する際のゲート電極２０に対す
る合わせ余裕を考慮する必要はない。また、スルーホー
ル４０とビット線コンタクトホール５８とを別々に形成
し、ビット線コンタクトホール５８は多結晶シリコン膜
で埋め込まないので、特開昭６１−１７６１４８号公報
記載の半導体記憶装置のようにキャパシタ容量が低下す
ることはない。

【００２１】しかし、図６０の半導体記憶装置では、ソ
ース拡散層２４とキャパシタ蓄積電極４６、ドレイン拡
散層２６とビット線６２とを接続する為に、スルーホー
ル９８、１００内に多結晶シリコンを埋め込んでいるの
で、埋め込み部分のスルーホール９８、１００を開口す
るためのリソグラフィー工程が別途必要となる。従っ
て、特開昭６１−１７６１４８号公報記載の半導体記憶
装置と比較するとリソグラフィー工程が１工程増加する
といった問題があった。

【００２２】本発明の目的は、リソグラフィー工程にお
ける合わせ余裕を小さくすることによりメモリセル面積
を小さくできるとともに、リソグラフィー工程数を削減
することができる半導体記憶装置及びその製造方法を提
供することにある。本発明の他の目的は、キャパシタ蓄
積電極用のコンタクトホールのエッチングを簡便に行
い、且つ製造工程数を減少できる半導体記憶装置及びそ
の製造方法を提供することにある。

【００２３】

【課題を解決するための手段】上記目的は、半導体基板
上に形成されたソース拡散層とドレイン拡散層と、前記
ソース拡散層と前記ドレイン拡散層との間の前記半導体
基板上に、ゲート絶縁膜を介して形成されたゲート電極
とを有するメモリセルトランジスタと、前記ゲート電極
の上面及び側面を覆う絶縁膜と、前記メモリセルトラン
ジスタ上を覆い、前記ソース拡散層上に開口した第１の
スルーホールと、前記ドレイン拡散層上に開口した第２
のスルーホールとが形成された第１の層間絶縁膜と、前
記第１のスルーホールの内壁及び底部に形成され、前記
ソース拡散層に接続されたキャパシタ蓄積電極と、前記
キャパシタ蓄積電極を覆うように形成されたキャパシタ
誘電体膜と、前記キャパシタ誘電体膜を覆うように形成
されたキャパシタ対向電極とを有するキャパシタと、前
記第２のスルーホール内壁及び底部に形成され、前記ド
レイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、前記メモリセル上に形成され、
ビット線コンタクトホールが形成された第２の層間絶縁
膜と、前記第２の層間絶縁膜上に形成され、前記ビット
線コンタクトホールを介して前記メモリセルの前記第１
のコンタクト用導電膜に接続されたビット線とを有する
ことを特徴とする半導体記憶装置によって達成される。
このように半導体記憶装置を構成することにより、ソー
ス拡散層上に開口した第１のスルーホールと、ドレイン
拡散層上に開口した第２のスルーホールとを形成する際
にゲート電極との合わせ余裕を確保する必要がないの
で、メモリセル面積の小さい半導体記憶装置を構成する
ことができる。また、第１のコンタクト用導電膜は、第
２のスルーホール内に完全に埋め込む必要はないので、
同時に形成するキャパシタ蓄積電極の膜厚を必要以上に
厚くする必要はなく、キャパシタ容量の低下を防止する
ことができる。

【００２４】また、半導体基板上に形成されたソース拡
散層とドレイン拡散層と、前記ソース拡散層と前記ドレ
イン拡散層との間の前記半導体基板上に、ゲート絶縁膜
を介して形成されたゲート電極とを有するメモリセルト
ランジスタと、前記ゲート電極の上面及び側面を覆う絶
縁膜と、前記メモリセルトランジスタ上を覆い、前記ソ
ース拡散層上に開口された第１のスルーホールと、前記
ドレイン拡散層上に開口された第２のスルーホールとが
形成された第１の層間絶縁膜と、前記第１のスルーホー
ルの底部に埋め込まれ、前記ソース拡散層に接続された
第１の埋め込み導電体と、前記第２のスルーホールの底
部に埋め込まれ、前記ドレイン拡散層に接続された第２
の埋め込み導電体と、前記第１のスルーホールの内壁
と、前記第１の埋め込み導電体の上面とに形成され、前
記第１の埋め込み導電体を介して前記ソース拡散層に接
続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電
極を覆うように形成されたキャパシタ誘電体膜と、前記
キャパシタ誘電体膜を覆うように形成されたキャパシタ
対向電極とを有するキャパシタと、前記第２のスルーホ
ールの内壁と、前記第２の埋め込み導電体の上面とに形
成され、前記第２の埋め込み導電体を介して前記ドレイ
ン拡散層と接続された第１のコンタクト用導電膜とを有
するメモリセルと、前記メモリセル上に形成され、ビッ
ト線コンタクトホールが形成された第２の層間絶縁膜
と、前記第２の層間絶縁膜上に形成され、前記ビット線
コンタクトホールを介して前記メモリセルの前記第１の
コンタクト用導電膜に接続されたビット線とを有するこ
とを特徴とする半導体記憶装置によっても達成される。
このように半導体記憶装置を構成することにより、アス
ペクト比の大きいスルーホール等を形成する際に、予め
半導体基板基板と接する領域に抵抗の低い埋め込み導電
体を形成してオーミックコンタクトを形成するので、素
子の集積化が進み、スルーホールのアスペクト比が増大
した場合にも、スルーホール底部でのコンタクト特性を
確保することができる。

【００２５】また、半導体基板上に形成されたソース拡
散層とドレイン拡散層と、前記ソース拡散層と前記ドレ
イン拡散層との間の前記半導体基板上に、ゲート絶縁膜
を介して形成されたゲート電極とを有するメモリセルト
ランジスタと、前記メモリセルトランジスタ上を覆い、
前記ソース拡散層上に開口した第１のスルーホールと、
前記ドレイン拡散層上に開口した第２のスルーホール
と、前記半導体基板より離間した領域の前記第１のスル
ーホールを囲うように形成され、前記第１のスルーホー
ルより開口径が広い開口と、が形成された第１の層間絶
縁膜と、前記開口の内壁及び底部、前記第１のスルーホ
ールの内壁及び底部に形成され、前記ソース拡散層に接
続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電
極を覆うように形成されたキャパシタ誘電体膜と、前記
キャパシタ誘電体膜を覆うように形成されたキャパシタ
対向電極とを有するキャパシタと、前記第２のスルーホ
ール内壁及び底部に形成され、前記ドレイン拡散層と接
続された第１のコンタクト用導電膜とを有するメモリセ
ルと、前記メモリセル上に形成され、ビット線コンタク
トホールが形成された第２の層間絶縁膜と、前記第２の
層間絶縁膜上に形成され、前記ビット線コンタクトホー
ルを介して前記メモリセルの前記第１のコンタクト用導
電膜に接続されたビット線とを有することを特徴とする
半導体記憶装置によっても達成される。このように半導
体記憶装置を構成することにより、キャパシタ容量を減
少することなくスルーホールの開口径を極めて小さくす
ることができる。これにより、ゴミの付着等に起因する
ビット線とワード線との間の短絡を防止することができ
る。

【００２６】また、上記の半導体記憶装置において、前
記キャパシタ蓄積電極は、前記第１のスルーホールの内
部に、前記第１のスルーホール内壁とは離間して形成さ
れた第１の柱状導電体を有し、前記コンタクト用導電膜
は、前記第２のスルーホールの内部に、前記第２のスル
ーホール内壁とは離間して形成された第２の柱状導電体
を有することが望ましい。こうすることにより、第１の
柱状導電体をもキャパシタ蓄積電極として機能するの
で、キャパシタ容量を大幅に増加することができる。ま
た、ドレイン拡散層とビット線との配線を、第１のコン
タクト用導電膜と、第２の柱状導電体とにより形成でき
るので、ドレイン拡散層−ビット線間の配線抵抗を減少
することができる。

【００２７】また、上記の半導体記憶装置において、前
記絶縁膜と接する領域の前記第１の層間絶縁膜は、前記
絶縁膜とはエッチング特性が異なる材料により構成され
ていることが望ましい。このように半導体記憶装置を構
成することにより、スルーホールを開口する際に絶縁膜
をエッチングストッパーとして用いることができ、基板
開口部を自己整合で形成することができる。従って、ス
ルーホールを形成する際にゲート電極との合わせ余裕を
確保する必要がないので、メモリセル面積の小さい半導
体記憶装置を構成することができる。

【００２８】また、上記の半導体記憶装置において、前
記絶縁膜はシリコン窒化膜であり、前記絶縁膜とエッチ
ング特性が異なる前記材料は、シリコン酸化膜又は不純
物を添加したシリコン酸化膜であることが望ましい。ま
た、上記の半導体記憶装置において、前記キャパシタ蓄
積電極は、前記第１のスルーホールより前記開口内に柱
状に突出する柱状導電体を更に有することが望ましい。
こうすることにより柱状導電体の分だけキャパシタ蓄積
電極の表面積が増加するので、キャパシタ容量を増加す
ることができる。

【００２９】また、上記の半導体記憶装置において、前
記ビット線コンタクトホールの内壁に形成されたサイド
ウォール絶縁膜を更に有し、前記ビット線は、前記サイ
ドウォール絶縁膜により前記キャパシタ対向電極と絶縁
されていることが望ましい。このように半導体記憶装置
を構成することにより、キャパシタ対向電極を形成する
リソグラフィー工程と、ビット線コンタクトホールを形
成するリソグラフィー工程とを一度に行うことができ
る。

【００３０】また、上記の半導体記憶装置において、前
記メモリセルが形成されたメモリセル領域の周辺の前記
半導体基板上に形成された周辺回路用トランジスタと、
前記第１の層間絶縁膜上に形成され、前記ビット線と同
一導電層からなる配線層とを更に有し、前記配線層は、
前記周辺回路用トランジスタのゲート電極、ソース拡散
層又はドレイン拡散層に直接接続されていることが望ま
しい。このように半導体記憶装置を構成することによ
り、周辺回路の動作速度を犠牲にすることなく上記の半
導体記憶装置を構成することができる。

【００３１】また、上記の半導体記憶装置において、前
記メモリセルが形成されたメモリセル領域の周辺の前記
半導体基板上に形成された周辺回路用トランジスタと、
前記ビット線上に形成された第３の層間絶縁膜と、前記
第３の層間絶縁膜上に形成された配線層とを更に有し、
前記配線層は、前記周辺回路用トランジスタのゲート電
極、ソース拡散層又はドレイン拡散層に直接接続されて
いることが望ましい。このように半導体記憶装置を構成
することにより、製造工程数を増加せず、周辺回路の動
作速度を犠牲にすることなく上記の半導体記憶装置を構
成することができる。

【００３２】また、上記の半導体記憶装置において、前
記配線層は、前記周辺回路用トランジスタのゲート電
極、ソース拡散層若しくはドレイン拡散層、前記キャパ
シタ対向電極、又は前記ビット線に直接接続されている
ことが望ましい。こうすることにより、製造工程数を増
加せず、且つ周辺回路の動作速度を犠牲にすることなく
上記の半導体記憶装置を構成することができる。

【００３３】また、上記の半導体記憶装置において、前
記ビット線と前記配線層とを接続する領域の前記ビット
線直下に、前記キャパシタ対向電極と、前記第２の層間
絶縁膜との積層膜と同一の構造よりなるエッチング保護
パターンを更に有することが望ましい。こうすることに
より、周辺回路領域に形成する深いスルーホールと、ビ
ット線又はキャパシタ対向電極上に形成する浅いスルー
ホールとを、ビット線と半導体基板との短絡を発生せず
に同時に開口することができる。

【００３４】また、上記の半導体記憶装置において、前
記メモリセルが形成されたメモリセル領域の周辺の前記
半導体基板上に形成された周辺回路用トランジスタと、
前記第２の層間絶縁膜上に形成され、前記ビット線と同
一導電層からなる配線層とを更に有し、前記キャパシタ
対向電極及び前記第２の層間絶縁膜は、前記周辺回路用
トランジスタの形成された領域に延在して形成されてお
り、前記配線層は、前記周辺回路用トランジスタのゲー
ト電極、ソース拡散層又はドレイン拡散層に直接接続さ
れていることが望ましい。このように半導体記憶装置を
構成することにより、製造工程数を増加することなく周
辺回路の配線層を形成することができる。

【００３５】また、上記の半導体記憶装置において、前
記メモリセルが形成されたメモリセル領域の周辺の前記
半導体基板上に形成された周辺回路用トランジスタと、
前記周辺回路用トランジスタのゲート電極、ソース拡散
層、又はドレイン拡散層上の前記第１の層間絶縁膜に形
成された第３のスルーホールの内壁及び底部に形成され
た第２のコンタクト用導電膜とを更に有し、前記周辺回
路用トランジスタのゲート電極、ソース拡散層又はドレ
イン拡散層は、前記第２のコンタクト用導電膜を介して
前記第１の層間絶縁膜上に形成された配線層に接続され
ていることが望ましい。このように半導体記憶装置を構
成することにより、製造工程数を増加することなく上記
の半導体記憶装置を構成することができる。

【００３６】また、上記の半導体記憶装置において、前
記第３のスルーホールの底部に形成された第３の埋め込
み導電体を更に有し、前記第２のコンタクト用導電膜
は、前記第３の埋め込み導電体を介して前記周辺回路用
トランジスタのゲート電極、ソース拡散層又はドレイン
拡散層に接続されていることが望ましい。このように半
導体記憶装置を構成することにより、アスペクト比の大
きいスルーホール等を形成する際に、予め半導体基板基
板と接する領域に抵抗の低い埋め込み導電体を形成して
オーミックコンタクトを形成するので、素子の集積化が
進み、スルーホールのアスペクト比が増大した場合に
も、スルーホール底部でのコンタクト特性を確保するこ
とができる。

【００３７】また、上記の半導体記憶装置において、前
記第１の層間絶縁膜は、エッチング特性が異なる複数の
絶縁材料を積層した積層膜であることが望ましい。この
ように半導体記憶装置を構成すれば、アスペクト比の大
きいスルーホールを開口する際にも容易に行うことがで
きる。また、上記の半導体記憶装置において、前記積層
膜は、シリコン窒化膜をシリコン酸化膜により挟んで積
層されていることが望ましい。

【００３８】また、上記の半導体記憶装置において、前
記積層膜は、シリコン酸化膜上にシリコン窒化膜が積層
された膜であることが望ましい。また、半導体基板上に
形成されたソース拡散層とドレイン拡散層と、前記ソー
ス拡散層と前記ドレイン拡散層との間の前記半導体基板
上に、ゲート絶縁膜を介して形成されたゲート電極とを
有するメモリセルトランジスタと、前記ゲート電極の上
面及び側面を覆う絶縁膜と、前記メモリセルトランジス
タ上を覆い、前記ソース拡散層上に開口した第１のスル
ーホールが形成された第１の層間絶縁膜と、前記第１の
スルーホールの内壁及び底部に形成され、前記ソース拡
散層に接続されたコンタクト部と、前記コンタクト部に
接続され、前記第１の層間絶縁膜上に突出して形成され
た突出部とを有するキャパシタ蓄積電極と、前記キャパ
シタ蓄積電極を覆うように形成されたキャパシタ誘電体
膜と、前記キャパシタ誘電体膜を覆うように形成された
キャパシタ対向電極と、を有するキャパシタとを有する
メモリセルを有することを特徴とする半導体記憶装置に
よっても達成される。こうすることにより、突出部の表
裏を用いてキャパシタを構成できるので、キャパシタ容
量を増加することができる。

【００３９】また、上記の半導体記憶装置において、前
記メモリセル上に形成され、前記第１の層間絶縁膜を介
して前記ドレイン拡散層に達するビット線コンタクトホ
ールが形成された第２の層間絶縁膜と、前記第２の層間
絶縁膜上に形成され、前記ビット線コンタクトホールを
介して前記メモリセルの前記ドレイン拡散層に接続され
たビット線とを更に有することが望ましい。

【００４０】また、上記の半導体記憶装置において、前
記第１の層間絶縁膜には、前記ドレイン拡散層上に開口
された第２のスルーホールが形成されており、前記第２
のスルーホール内壁及び底部に形成され、前記ドレイン
拡散層と接続されたコンタクト用導電膜と、前記メモリ
セル上に、第２の層間絶縁膜を介して形成され、前記コ
ンタクト用導電膜接続されたビット線とを更に有するこ
とが望ましい。

【００４１】また、上記の半導体記憶装置において、前
記第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化
膜とを有し、前記シリコン窒化膜は、前記ゲート電極上
に形成されており、前記シリコン酸化膜は、前記シリコ
ン窒化膜上に形成されており、前記第２の層間絶縁膜は
シリコン酸化膜により形成されていることが望ましい。
こうすることにより、突出部を容易に形成することがで
きる。また、キャパシタ容量のばらつきを小さくするこ
とができる。

【００４２】また、上記の半導体記憶装置において、前
記第１のコンタクト用導電膜、前記第２のコンタクト用
導電膜又は前記キャパシタ蓄積電極は、Ｎ形シリコン及
びＰ形シリコンにコンタクトする導電材料であることが
望ましい。このように半導体記憶装置を構成することに
より、シリコン基板とのコンタクト特性を向上すること
ができる。

【００４３】また、上記の半導体記憶装置において、前
記ビット線コンタクトホールは、ビット線の延在する方
向に長く伸びた形状であることが望ましい。このように
半導体記憶装置を構成することにより、最小加工寸法で
ビット線とワード線を配置できるので、メモリセル面積
を大幅に縮小することができる。また、上記の半導体記
憶装置において、前記ビット線は、前記ビット線間の間
隔の半分以下の膜厚であることが望ましい。このように
半導体記憶装置を構成することにより、ビット線間の容
量カップリングを抑えることができる。

【００４４】また、並行に配された複数のビット線と複
数の前記ビット線に交差する方向に並行に配された複数
のワード線と、それぞれの前記ビット線の一方の端に設
けられたセンスアンプとそれぞれの前記ワード線の一方
の端に設けられたデコーダと前記ビット線と前記ワード
線のそれぞれの交差部に設けられた上記いずれかに記載
のメモリセルとを有し、複数の前記センスアンプは２組
に分けられ、前記メモリセルが形成されたメモリセル領
域の対向する側部にそれぞれの組が設けられており、複
数の前記デコーダは２組に分けられ、前記メモリセル領
域の他の対向する側部にそれぞれの組が設けられている
ことを特徴とする半導体記憶装置によっても達成され
る。このように半導体記憶装置を構成することにより、
最小加工寸法で配置したビット線とワード線に接続する
周辺回路を構成することができる。

【００４５】また、半導体基板上に形成されたソース拡
散層とドレイン拡散層と、前記ソース拡散層と前記ドレ
イン拡散層との間の前記半導体基板上に、ゲート絶縁膜
を介して形成されたゲート電極とを有するメモリセルト
ランジスタと、前記メモリセルトランジスタ上を覆い、
前記ソース拡散層上に開口した第１のスルーホールと、
前記ドレイン拡散層上に開口した第２のスルーホールと
が形成された第１の層間絶縁膜と、前記第１のスルーホ
ール内に埋め込まれた埋め込み導電体と、前記第１の層
間絶縁膜上に形成され、前記埋め込み導電体を介して前
記ソース拡散層に接続されたキャパシタ蓄積電極と、前
記キャパシタ蓄積電極を覆うように形成されたキャパシ
タ誘電体膜と、前記キャパシタ誘電体膜を覆うように形
成されたキャパシタ対向電極とを有するキャパシタとを
有するメモリセルと、前記第１の層間絶縁膜上に形成さ
れ、前記第２のスルーホールを介して前記ドレイン拡散
層に接続されたビット線とを有し、前記埋め込み導電体
と前記ビット線は、同一の導電層により形成されている
ことを特徴とする半導体記憶装置によっても達成され
る。こうすることにより、製造工程において、キャパシ
タ蓄積電極のコンタクト用のスルーホールを開口するの
に要するエッチング時間を減少できるので、このエッチ
ングの際に、ビット線が露出することを防止することが
できる。

【００４６】また、上記の半導体記憶装置において、前
記埋め込み導電体は、前記第１のスルーホールの側壁及
び底部に形成されていることが望ましい。また、上記の
半導体記憶装置において、前記第１のスルーホール及び
前記第２のスルーホールは、前記ゲート電極の外側に離
間して形成されていることが望ましい。

【００４７】また、上記の半導体記憶装置において、前
記ビット線の上面及び側面は、前記ビット線上に形成す
る第２の層間絶縁膜に対してエッチングストッパとして
機能する絶縁膜により覆われていることが望ましい。こ
うすることにより、キャパシタ蓄積電極のコンタクト用
のスルーホールを開口する際にビット線に与えるダメー
ジを小さくすることができる。

【００４８】また、上記の半導体記憶装置において、前
記第２の層間絶縁膜には、その内部に前記埋め込み導電
体が露出する第３のスルーホールが形成されており、前
記キャパシタ誘電体膜は、前記第３のスルーホールの側
壁及び底面に形成されていることが望ましい。こうする
ことにより、周辺回路領域とメモリセル領域との高低差
を小さくすることができるので、その上層に形成する配
線層のルールを縮小することができる。

【００４９】また、半導体基板上に、第１の導電膜と第
１の絶縁膜を積層して堆積した後、前記第１の導電膜と
前記第１の絶縁膜をパターニングし、上面が前記第１の
絶縁膜で覆われた前記第１の導電膜からなるゲート電極
を形成するゲート電極形成工程と、前記ゲート電極をマ
スクとして前記半導体基板に不純物を導入し、ソース拡
散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
形成する第１のサイドウォール絶縁膜形成工程と、前記
ソース拡散層上に開口された第１のスルーホールと、前
記ドレイン拡散層上に開口された第２のスルーホールが
形成された第１の層間絶縁膜を形成する第１の層間絶縁
膜形成工程と、前記第１の層間絶縁膜が形成された前記
半導体基板上に第２の導電膜を堆積する第２の導電膜堆
積工程と、前記第１のスルーホールと前記第２のスルー
ホールの内部に前記第２の導電膜を残存させるように前
記第１の層間絶縁膜上の前記第２の導電膜を除去し、前
記第１のスルーホール内に形成された前記第２の導電膜
からなるキャパシタ蓄積電極と、前記第２のスルーホー
ル内に形成された第２の導電膜からなる第１のコンタク
ト用導電膜を形成する導電膜除去工程と、前記キャパシ
タ蓄積電極と、前記第１のコンタクト用導電膜とが形成
された前記半導体基板上に、キャパシタ誘電体膜となる
第２の絶縁膜と、キャパシタ対向電極となる第３の導電
膜とを堆積した後、前記第３の導電膜をパターニング
し、前記キャパシタ対向電極を形成するキャパシタ対向
電極形成工程とを有することを特徴とする半導体記憶装
置の製造方法によっても達成される。このようにして半
導体記憶装置を製造することにより、メモリセル面積の
小さい半導体記憶装置を、ビット線−ドレイン拡散層間
の電気抵抗が増加せず、且つキャパシタ容量を減少する
ことなく形成することができる。

【００５０】また、上記の半導体記憶装置の製造方法に
おいて、前記キャパシタ対向電極形成工程では、前記第
３の導電膜上に堆積した第３の絶縁膜と前記第３の導電
膜をパターニングし、前記キャパシタ対向電極と、前記
第２のスルーホール上に開口されたビット線コンタクト
ホールを形成し、前記キャパシタ対向電極形成工程の
後、第４の絶縁膜を堆積し、前記第４の絶縁膜を異方性
エッチングすることにより前記ビット線コンタクトホー
ルの内壁に第２のサイドウォール絶縁膜を形成すると同
時に、前記ビット線コンタクトホール底部の前記第２の
絶縁膜を除去する第２のサイドウォール絶縁膜形成工程
と、前記第３の絶縁膜上に形成され、前記ビット線コン
タクトホール内に露出した前記第１のコンタクト用導電
膜と接続されたビット線を形成するビット線形成工程と
を更に有することが望ましい。このように半導体記憶装
置を製造すれば、キャパシタ対向電極を形成するリソグ
ラフィー工程と、ビット線コンタクトホールを形成する
リソグラフィー工程とを一度に行うことができる。

【００５１】また、半導体基板上に、第１の導電膜と第
１の絶縁膜を積層して堆積した後、前記第１の導電膜と
前記第１の絶縁膜をパターニングし、メモリセルトラン
ジスタを形成する第１の領域に、上面が前記第１の絶縁
膜で覆われた前記第１の導電膜からなる第１のゲート電
極を、周辺回路用トランジスタを形成する第２の領域
に、上面が前記第１の絶縁膜で覆われた前記第１の導電
膜からなる第２のゲート電極を形成するゲート電極形成
工程と、前記ゲート電極をマスクとして前記半導体基板
に不純物を導入し、前記第１の領域に前記メモリセルト
ランジスタのソース拡散層及びドレイン拡散層を形成
し、前記第２の領域に前記周辺回路用トランジスタのソ
ース拡散層及びドレイン拡散層を形成する拡散層形成工
程と、前記ゲート電極の側壁に第１のサイドウォール絶
縁膜を形成する第１のサイドウォール絶縁膜形成工程
と、前記メモリセルトランジスタの前記ソース拡散層上
に開口された第１のスルーホールと、前記メモリセルト
ランジスタの前記ドレイン拡散層上に開口された第２の
スルーホールとが形成された第１の層間絶縁膜を形成す
る第１の層間絶縁膜形成工程と、前記第１の層間絶縁膜
が形成された前記半導体基板上に第２の導電膜を堆積す
る第２の導電膜堆積工程と、前記第１のスルーホール
と、前記第２のスルーホールとの内部に前記第２の導電
膜を残存させるように前記第１の層間絶縁膜上の前記第
２の導電膜を除去し、前記第１のスルーホール内に形成
された前記第２の導電膜からなるキャパシタ蓄積電極
と、前記第２のスルーホール内に形成された第２の導電
膜からなる第１のコンタクト用導電膜を形成する導電膜
除去工程と、前記キャパシタ蓄積電極と、前記第１のコ
ンタクト用導電膜上に、キャパシタ誘電体膜となる第２
の絶縁膜と、キャパシタ対向電極となる第３の導電膜
と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と
前記第３の導電膜をパターニングし、前記キャパシタ対
向電極と、前記第２のスルーホール上に開口されたビッ
ト線コンタクトホールとを形成するビット線コンタクト
ホール形成工程と、前記ビット線コンタクトホールが形
成された前記第３の絶縁膜上に第４の絶縁膜を堆積した
後、前記第４の絶縁膜を異方性エッチングすることによ
り前記ビット線コンタクトホールの内壁に第２のサイド
ウォール絶縁膜を形成すると同時に、前記ビット線コン
タクトホール底部の前記第２の絶縁膜を除去する第２の
サイドウォール絶縁膜形成工程と、前記キャパシタ対向
電極上の前記第３の絶縁膜に開口された第３のスルーホ
ールと、前記周辺回路用トランジスタの前記ソース拡散
層、前記ドレイン拡散層、又は前記第２のゲート電極上
の前記第１の層間絶縁膜に開口された第４のスルーホー
ルとを形成する第２のスルーホール形成工程と、前記ビ
ット線コンタクトホール内に露出した前記第１のコンタ
クト用導電膜と接続されたビット線と、前記第３のスル
ーホールを介して前記キャパシタ対向電極と接続された
第１の配線層と、前記第４のスルーホールを介して前記
周辺回路用トランジスタと接続された第２の配線層とを
形成する配線層形成工程とを有することを特徴とする半
導体記憶装置の製造方法によっても達成される。このよ
うに半導体記憶装置を製造すれば、周辺回路の動作速度
を犠牲にすることなく上記の半導体記憶装置を構成する
ことができる。

【００５２】また、上記の半導体記憶装置の製造方法に
おいて、前記第２のサイドウォール絶縁膜形成工程の後
に、前記ビット線コンタクトホール内に露出した前記コ
ンタクト用導電膜と接続されたビット線を形成するビッ
ト線形成工程と、前記ビット線が形成された前記半導体
基板上に第２の層間絶縁膜を形成する第２の層間絶縁膜
形成工程と、を更に有し、前記第２のスルーホール形成
工程では、前記第２の層間絶縁膜と前記第３の絶縁膜
に、前記キャパシタ対向電極に達する第３のスルーホー
ルを形成するとともに、前記第２の層間絶縁膜と前記第
１の層間絶縁膜に、前記周辺回路用トランジスタの前記
ソース拡散層、前記ドレイン拡散層、又は前記第２のゲ
ート電極に達する第４のスルーホールを形成し、前記配
線層形成工程では、前記第３のスルーホールを介して前
記キャパシタ対向電極と接続された第１の配線層と、前
記第４のスルーホールを介して前記周辺回路用トランジ
スタと接続された第２の配線層を形成することが望まし
い。このように半導体記憶装置を製造すれば、製造工程
数を増加せず、周辺回路の動作速度を犠牲にすることな
く上記の半導体記憶装置を構成することができる。

【００５３】また、上記の半導体記憶装置の製造方法に
おいて、前記第２のスルーホール形成工程において、前
記ビット線と前記配線層とを接続する第５のスルーホー
ルを形成する場合には、前記ビット線コンタクトホール
形成工程において、前記ビット線と前記配線層とを接続
するコンタクトホールを形成する領域の前記第１の層間
絶縁膜上に、前記第３の導電膜と前記第３の絶縁膜との
積層膜よりなるエッチング保護パターンを形成すること
が望ましい。このように半導体記憶装置を製造すれば、
周辺回路領域に形成する深いスルーホールを開口する際
にも、ビット線直下の第１の層間絶縁膜がエッチングさ
れるのを防止できるので、ビット線と、半導体基板との
短絡を防止することができる。また、半導体基板上に、
第１の導電膜と第１の絶縁膜を積層して堆積した後、前
記第１の導電膜と前記第１の絶縁膜をパターニングし、
メモリセルトランジスタを形成する第１の領域に、上面
が前記第１の絶縁膜で覆われた前記第１の導電膜からな
る第１のゲート電極を、周辺回路用トランジスタを形成
する第２の領域に、上面が前記第１の絶縁膜で覆われた
前記第１の導電膜からなる第２のゲート電極を形成する
ゲート電極形成工程と、前記ゲート電極をマスクとして
前記半導体基板に不純物を導入し、前記第１の領域に前
記メモリセルトランジスタのソース拡散層及びドレイン
拡散層を形成し、前記第２の領域に前記周辺回路用トラ
ンジスタのソース拡散層及びドレイン拡散層を形成する
拡散層形成工程と、前記ゲート電極の側壁に第１のサイ
ドウォール絶縁膜を形成する第１のサイドウォール絶縁
膜形成工程と、前記メモリセルトランジスタの前記ソー
ス拡散層上に開口された第１のスルーホールと、前記メ
モリセルトランジスタの前記ドレイン拡散層上に開口さ
れた第２のスルーホールとが形成された第１の層間絶縁
膜を形成する第１の層間絶縁膜形成工程と、前記第１の
層間絶縁膜が形成された前記半導体基板上に第２の導電
膜を堆積する第２の導電膜堆積工程と、前記第１のスル
ーホールと、前記第２のスルーホールとの内部に前記第
２の導電膜を残存させるように前記第１の層間絶縁膜上
の前記第２の導電膜を除去し、前記第１のスルーホール
内に形成された前記第２の導電膜からなるキャパシタ蓄
積電極と、前記第２のスルーホール内に形成された第２
の導電膜からなる第１のコンタクト用導電膜を形成する
導電膜除去工程と、前記キャパシタ蓄積電極と、前記第
１のコンタクト用導電膜上に、キャパシタ誘電体膜とな
る第２の絶縁膜と、キャパシタ対向電極となる第３の導
電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁
膜と前記第３の導電膜をパターニングし、前記キャパシ
タ対向電極と、前記第２のスルーホール上に開口された
ビット線コンタクトホールとを形成し、前記周辺回路用
トランジスタの前記ソース拡散層、前記ドレイン拡散
層、又は前記第２のゲート電極上に開口する第３のスル
ーホールを前記第２の絶縁膜上まで開口するビット線コ
ンタクトホール形成工程と、前記ビット線コンタクトホ
ールを覆うフォトレジストを選択的に形成した後、前記
第３のスルーホール内の前記第２の絶縁膜と、前記第１
の層間絶縁膜とをエッチングし、前記周辺回路用トラン
ジスタの前記ソース拡散層、前記ドレイン拡散層、又は
前記第２のゲート電極上まで達する前記第３のスルーホ
ールを形成する第２のスルーホール形成工程とを有する
ことを特徴とする半導体記憶装置の製造方法によっても
達成される。このように半導体記憶装置を製造すれば、
周辺回路部にスルーホールを開口する際に、微細な位置
合わせをする必要がないので、リソグラフィー工程を簡
略化することができる。

【００５４】また、上記の半導体記憶装置の製造方法に
おいて、前記ビット線コンタクトホール形成工程では、
前記キャパシタ蓄積電極と、前記第２の導電膜上に、キ
ャパシタ誘電体膜となる前記第２の絶縁膜と、キャパシ
タ対向電極となる前記第３の導電膜と、前記第３の絶縁
膜と、エッチングストッパーとして機能するマスク膜を
連続して堆積した後、前記マスク膜、前記第３の絶縁膜
と前記第３の導電膜をパターニングし、前記キャパシタ
対向電極と、前記第２のスルーホール上に開口されたビ
ット線コンタクトホールとを形成し、前記周辺回路用ト
ランジスタの前記ソース拡散層、前記ドレイン拡散層、
又は前記第２のゲート電極上に開口する前記第３のスル
ーホールを前記第２の絶縁膜上まで開口し、前記第２の
スルーホール形成工程では、前記ビット線コンタクトホ
ールを覆うフォトレジストを選択的に形成した後、前記
マスク膜と前記フォトレジストをエッチングマスクとし
て前記第３のスルーホール内の前記第２の絶縁膜と、前
記第１の層間絶縁膜とをエッチングし、前記周辺回路用
トランジスタの前記ソース拡散層、前記ドレイン拡散
層、又は前記第２のゲート電極上まで達する前記第３の
スルーホールを形成することが望ましい。このように半
導体記憶装置を製造すれば、リソグラフィー工程を簡略
化することができる。

【００５５】また、上記の半導体記憶装置の製造方法に
おいて、前記マスク膜は、シリコン膜であることが望ま
しい。また、半導体基板上に、第１の導電膜と第１の絶
縁膜を積層して堆積した後、前記第１の導電膜と前記第
１の絶縁膜をパターニングし、メモリセルトランジスタ
を形成する第１の領域に、上面が前記第１の絶縁膜で覆
われた前記第１の導電膜からなる第１のゲート電極を、
周辺回路用トランジスタを形成する第２の領域に、上面
が前記第１の絶縁膜で覆われた前記第１の導電膜からな
る第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物
を導入し、前記第１の領域に前記メモリセルトランジス
タのソース拡散層及びドレイン拡散層を形成し、前記第
２の領域に前記周辺回路用トランジスタのソース拡散層
及びドレイン拡散層を形成する拡散層形成工程と、前記
ゲート電極の側壁に第１のサイドウォール絶縁膜を形成
する第１のサイドウォール絶縁膜形成工程と、前記メモ
リセルトランジスタの前記ソース拡散層上に開口された
第１のスルーホールと、前記メモリセルトランジスタの
前記ドレイン拡散層上に開口された第２のスルーホール
と、前記周辺回路用トランジスタの前記ソース拡散層、
前記ドレイン拡散層又は前記第２のゲート電極上に開口
する第３のスルーホールとが形成された第１の層間絶縁
膜を形成する第１の層間絶縁膜形成工程と、前記第１の
層間絶縁膜が形成された前記半導体基板上に第２の導電
膜を堆積する第２の導電膜堆積工程と、前記第１のスル
ーホールと、前記第２のスルーホールと、前記第３のス
ルーホールの内部に前記第２の導電膜を残存させるよう
に前記第１の層間絶縁膜上の前記第２の導電膜を除去
し、前記第１のスルーホール内に形成された前記第２の
導電膜からなるキャパシタ蓄積電極と、前記第２のスル
ーホール内に形成された前記第２の導電膜からなる第１
のコンタクト用導電膜と、前記第３のスルーホール内に
形成された第２の導電膜からなる第２のコンタクト用導
電膜とを形成する導電膜除去工程と、前記キャパシタ蓄
積電極と、前記第１のコンタクト用導電膜と、前記第２
のコンタクト用導電膜とが形成された前記半導体基板上
に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパ
シタ対向電極となる第３の導電膜と、第３の絶縁膜とを
堆積した後、前記第３の絶縁膜と前記第３の導電膜をパ
ターニングし、前記キャパシタ対向電極と、前記第２の
スルーホール上に開口されたビット線コンタクトホール
を形成するビット線コンタクトホール形成工程と、前記
ビット線コンタクトホールが形成された前記第３の絶縁
膜上に第４の絶縁膜を堆積した後、前記第４の絶縁膜を
異方性エッチングすることにより前記ビット線コンタク
トホールの内壁に第２のサイドウォール絶縁膜を形成す
ると同時に、前記ビット線コンタクトホール底部の前記
第２の絶縁膜を除去する第２のサイドウォール絶縁膜形
成工程と、前記ビット線コンタクトホール内に露出した
前記第１のコンタクト用導電膜と接続されたビット線
と、前記第３のスルーホール内に形成された前記第２の
コンタクト用導電膜に接続された配線層を形成する配線
層形成工程とを有することを特徴とする半導体記憶装置
の製造方法によっても達成される。このように半導体記
憶装置を製造すれば、製造工程数を増加することなく上
記の半導体記憶装置を構成することができる。

【００５６】また、上記の半導体記憶装置の製造方法に
おいて、前記キャパシタ対向電極形成工程では、前記第
３の導電膜表面が平坦になるように、前記第３の導電膜
を前記第１のスルーホール又は前記第２のスルーホール
内に埋め込むことが望ましい。このように半導体記憶装
置を製造すれば、キャパシタ対向電極を形成するリソグ
ラフィー工程と、ビット線コンタクトホールを形成する
リソグラフィー工程とを一度に行うことができる。

【００５７】また、上記の半導体記憶装置の製造方法に
おいて、前記第２の導電膜堆積工程の後に、第５の絶縁
膜を堆積して前記第５の絶縁膜を異方性エッチングする
ことにより、前記第２の導電膜が形成された前記第１の
スルーホール及び前記第２のスルーホールの内壁に第３
のサイドウォール絶縁膜を形成する第３のサイドウォー
ル絶縁膜形成工程と、前記第３のサイドウォール絶縁膜
が形成された前記第１のスルーホール及び前記第２のス
ルーホールを埋め込む第４の導電膜を堆積する第４の導
電膜堆積工程とを、前記導電膜除去工程の後に、前記第
３のサイドウォール絶縁膜を除去することにより前記第
１のスルーホール内に前記第４の導電膜よりなる第１の
柱状導電体を、前記第２のスルーホール内に前記第４の
導電膜よりなる第２の柱状導電体を形成する柱状導電体
形成工程とを更に有し、前記導電膜除去工程では、前記
第３のサイドウォール絶縁膜が表面に露出するまで、前
記第４の導電膜、前記第２の導電膜、前記第１の層間絶
縁膜を除去することが望ましい。このように半導体記憶
装置を製造すれば、第１のスルーホール内壁とは離間し
て形成された第１の柱状導電体を有するキャパシタ蓄積
電極と、第２のスルーホール内壁とは離間して形成され
た第２の柱状導電体を有する第１のコンタクト用導電膜
を形成することができるので、キャパシタ容量を大幅に
増加するとともに、ドレイン拡散層とビット線間の配線
抵抗を減少することができる。また、上記の半導体記憶
装置の製造方法では、第２の導電膜を除去する際にスル
ーホール内が埋め込まれているので、研磨剤等がスルー
ホール内に入り込むことが防止できる。これにより、研
磨剤等による歩留りの低下を防止することができる。

【００５８】また、上記の半導体記憶装置の製造方法に
おいて、前記第１の層間絶縁膜形成工程では、前記第１
の層間絶縁膜を堆積後、前記スルーホール形成前に、前
記第１の層間絶縁膜の表面を研磨により平坦化すること
が望ましい。このように半導体記憶装置を製造すれば、
層間絶縁膜上のグローバル平坦性が改善されるので、ス
ルーホールを開口する際のフォーカス深度を浅くでき、
微細なパターニングを行うことが可能となる。

【００５９】また、上記の半導体記憶装置の製造方法に
おいて、前記導電膜除去工程では、前記半導体基板表面
を研磨し、前記第１の層間絶縁膜上の前記第２の導電膜
を除去することが望ましい。このように半導体記憶装置
を製造すれば、スルーホールの形状の整合したキャパシ
タ蓄積電極、コンタクト用導電膜を容易に形成すること
ができる。

【００６０】また、上記の半導体記憶装置の製造方法に
おいて、前記第１の層間絶縁膜形成工程では、エッチン
グ特性の異なる複数の絶縁材料を積層した積層膜により
前記第１の層間絶縁膜を形成し、前記絶縁材料を一層づ
つエッチングすることにより前記スルーホールを開口す
ることが望ましい。このように半導体記憶装置を製造す
れば、アスペクト比の大きいスルーホールを開口する際
にも容易に行うことができる。

【００６１】また、上記の半導体記憶装置の製造方法に
おいて、前記第２の導電膜堆積工程の後に、前記第２の
導電膜上にフォトレジストを塗布し、前記第１のスルー
ホール、前記第２のスルーホール、又は前記第３のスル
ーホール内に埋め込むフォトレジスト塗布工程を、前記
導電膜除去工程の後に、前記第１のスルーホール、前記
第２のスルーホール、又は前記第３のスルーホール内に
埋め込まれた前記フォトレジストを剥離するフォトレジ
スト剥離工程を更に有し、前記導電膜除去工程では、前
記第１のスルーホール、前記第２のスルーホール、又は
前記第３のスルーホール内部に前記第２の導電膜及び前
記フォトレジストを残存させるように、前記第１の層間
絶縁膜上の前記第２の導電膜及び前記フォトレジストを
除去することが望ましい。このように半導体記憶装置を
製造すれば、第２の導電膜を研磨により除去する際に研
磨剤等がスルーホール内に入り込むことがないので、こ
れに起因する歩留り低下を防止することができる。

【００６２】また、上記の半導体記憶装置の製造方法に
おいて、前記第２の導電膜堆積工程の後に、前記第１の
層間絶縁膜とはエッチング特性の異なる第６の絶縁膜を
堆積し、前記第１のスルーホール、前記第２のスルーホ
ール、又は前記第３のスルーホール内に埋め込む絶縁膜
堆積工程を、前記導電膜除去工程の後に、前記第１のス
ルーホール、前記第２のスルーホール、又は前記第３の
スルーホール内に埋め込まれた前記第６の絶縁膜を除去
する第６の絶縁膜除去工程を更に有し、前記導電膜除去
工程では、前記第１のスルーホール、前記第２のスルー
ホール、又は前記第３のスルーホール内部に前記第２の
導電膜及び前記第６の絶縁膜を残存させるように、前記
第１の層間絶縁膜上の前記第２の導電膜及び前記第６の
絶縁膜を除去することが望ましい。このように半導体記
憶装置を製造すれば、第２の導電膜を研磨により除去す
る際に研磨剤等がスルーホール内に入り込むことがない
ので、これに起因する歩留り低下を防止することができ
る。

【００６３】また、上記の半導体記憶装置の製造方法に
おいて、前記第１の層間絶縁膜は、その表面に、前記第
６の絶縁膜とエッチング特性が異なる絶縁膜を有する積
層膜であることが望ましい。こうすることにより、研磨
の後に、スルーホール内に埋め込まれた絶縁膜のみを選
択的に除去することができる。また、上記の半導体記憶
装置の製造方法において、前記第２の導電膜堆積工程の
後に、前記第１の層間絶縁膜とエッチング特性がほぼ等
しい第６の絶縁膜を堆積し、前記第１のスルーホール、
前記第２のスルーホール、又は前記第３のスルーホール
内に埋め込む絶縁膜堆積工程を、前記導電膜除去工程の
後に、前記第１のスルーホール、前記第２のスルーホー
ル、又は前記第３のスルーホール内に埋め込まれた前記
第６の絶縁膜及び前記第１の層間絶縁膜を除去する絶縁
膜除去工程を更に有し、前記導電膜除去工程では、前記
第１のスルーホール、前記第２のスルーホール、又は前
記第３のスルーホール内部に前記第２の導電膜及び前記
第６の絶縁膜を残存させるように、前記第１の層間絶縁
膜上の前記第２の導電膜及び前記第６の絶縁膜を除去す
ることが望ましい。このように半導体記憶装置を製造す
れば、第２の導電膜を研磨により除去する際に研磨剤等
がスルーホール内に入り込むことがないので、これに起
因する歩留り低下を防止することができる。

【００６４】また、上記の半導体記憶装置の製造方法に
おいて、前記第１の層間絶縁膜は、前記第６の絶縁膜と
はエッチング特性の異なる絶縁膜上に、前記第６の絶縁
膜とエッチング特性がほぼ等しい絶縁膜が堆積された積
層膜であり、前記絶縁膜除去工程では、前記第６の絶縁
膜及び前記第６の絶縁膜とエッチング特性がほぼ等しい
絶縁膜を除去することが望ましい。こうすることによ
り、絶縁膜除去工程において、第６の絶縁膜及び第６の
絶縁膜とエッチング特性がほぼ等しい絶縁膜を選択的に
除去することができる。

【００６５】また、半導体基板上に、第１の導電膜と第
１の絶縁膜を積層して堆積した後、前記第１の導電膜と
前記第１の絶縁膜をパターニングし、メモリセルトラン
ジスタを形成する第１の領域に、上面が前記第１の絶縁
膜で覆われた前記第１の導電膜からなる第１のゲート電
極を、周辺回路用トランジスタを形成する第２の領域
に、上面が前記第１の絶縁膜で覆われた前記第１の導電
膜からなる第２のゲート電極を形成するゲート電極形成
工程と、前記ゲート電極をマスクとして前記半導体基板
に不純物を導入し、前記第１の領域に前記メモリセルト
ランジスタのソース拡散層及びドレイン拡散層を形成
し、前記第２の領域に前記周辺回路用トランジスタのソ
ース拡散層及びドレイン拡散層を形成する拡散層形成工
程と、前記ゲート電極の側壁に第１のサイドウォール絶
縁膜を形成する第１のサイドウォール絶縁膜形成工程
と、前記第１のサイドウォールが形成された前記半導体
基板上に第１の層間絶縁膜を堆積した後、前記第１の層
間絶縁膜の表面を平坦化する第１の層間絶縁膜形成工程
と、平坦化した前記第１の層間絶縁膜上に、前記第１の
層間絶縁膜とはエッチング特性が異なる第２の絶縁膜を
形成する第２の絶縁膜形成工程と、前記第１の層間絶縁
膜と前記第２の絶縁膜をパターニングし、前記ソース拡
散層上に開口された第１のスルーホールと、前記ドレイ
ン拡散層上に開口された第２のスルーホールと、前記周
辺回路用トランジスタの前記ソース拡散層、前記ドレイ
ン拡散層、又は前記第２のゲート電極上に開口する第３
のスルーホールとを形成するスルーホール形成工程と、
前記スルーホールが開口された前記半導体基板上に第２
の導電膜を堆積する第２の導電膜堆積工程と、前記第２
の導電膜の表面を、前記第２の絶縁膜が表面に露出する
まで研磨し、前記第１のスルーホールに埋め込まれた第
１の埋め込み導電体と、前記第２のスルーホールに埋め
込まれた第２の埋め込み導電体と、前記第３のスルーホ
ールに埋め込まれた第３の埋め込み導電体とを形成する
埋め込み導電体形成工程と、前記第１の埋め込み導電体
上に開口された第４のスルーホールと、前記第２の埋め
込み導電体上に開口された第５のスルーホールと、前記
第３の埋め込み導電体上に開口する第６のスルーホール
とが形成された、第２の層間絶縁膜を形成する第２の層
間絶縁膜形成工程と、前記第２の層間絶縁膜が形成され
た前記半導体基板上に第３の導電膜を堆積する第３の導
電膜堆積工程と、前記第４のスルーホールと、前記第５
のスルーホールと、前記第６のスルーホールの内部に前
記第２の導電膜を残存させるように前記第２の層間絶縁
膜上の前記第３の導電膜を除去し、前記第４のスルーホ
ール内に形成された前記第３の導電膜からなるキャパシ
タ蓄積電極と、前記第５のスルーホール内に形成された
前記第３の導電膜からなる第１のコンタクト用導電膜
と、前記第６のスルーホール内に形成された前記第３の
導電膜からなる第２のコンタクト用導電膜とを形成する
導電膜除去工程とを有することを特徴とする半導体記憶
装置の製造方法によっても達成される。このように半導
体記憶装置を製造すれば、素子の集積化が進み、スルー
ホールのアスペクト比が増大した場合にも、スルーホー
ル底部でのコンタクト特性を確保することができる。

【００６６】また、上記の半導体記憶装置の製造方法に
おいて、前記導電膜除去工程では、前記半導体基板表面
を研磨し、前記第２の層間絶縁膜表面の前記第３の導電
膜を除去することが望ましい。このように半導体記憶装
置を製造すれば、層間絶縁膜を平坦化すると同時に埋め
込み導電体を形成することができる。また、上記の半導
体記憶装置の製造方法において、前記第１の絶縁膜及び
前記第１のサイドウォールは、前記スルーホールを形成
する際にエッチングストッパーとして機能し、前記スル
ーホールは、前記第１の絶縁膜及び前記第１のサイドウ
ォール絶縁膜に自己整合で形成することが望ましい。こ
のように半導体記憶装置を製造すれば、スルーホールの
底部に、ソース拡散層及びドレイン拡散層を容易に露出
することができる。

【００６７】また、半導体基板上に、第１の導電膜を堆
積してパターニングし、前記第１の導電膜からなるゲー
ト電極を形成するゲート電極形成工程と、前記ゲート電
極をマスクとして前記半導体基板に不純物を導入し、ソ
ース拡散層及びドレイン拡散層を形成する拡散層形成工
程と、前記ソース拡散層上に開口された第１のスルーホ
ールと、前記ドレイン拡散層上に開口された第２のスル
ーホールが形成された層間絶縁膜を形成する層間絶縁膜
形成工程と、前記第１のスルーホールより開口径が広
く、前記半導体基板上に達しない開口を、前記第１のス
ルーホールを囲うように前記層間絶縁膜に形成する開口
形成工程と、前記層間絶縁膜が形成された前記半導体基
板上に第２の導電膜を堆積する第２の導電膜堆積工程
と、前記第２のスルーホール及び前記開口の内部に前記
第２の導電膜を残存させるように前記層間絶縁膜上の前
記第２の導電膜を除去し、前記開口内に形成された前記
第２の導電膜からなるキャパシタ蓄積電極と、前記第２
のスルーホール内に形成された前記第２の導電膜からな
る第１のコンタクト用導電膜を形成する導電膜除去工程
と、前記キャパシタ蓄積電極と、前記第１のコンタクト
用導電膜とが形成された前記半導体基板上に、キャパシ
タ誘電体膜となる絶縁膜と、キャパシタ対向電極となる
第３の導電膜とを堆積した後、前記第３の導電膜をパタ
ーニングし、前記キャパシタ対向電極を形成するキャパ
シタ対向電極形成工程とを有することを特徴とする半導
体記憶装置の製造方法によっても達成される。このよう
に半導体記憶装置を製造すれば、ゲート電極とスルーホ
ールとの間隔を開けることができるので、製造工程で発
生するゴミ等の影響によりビット線とワード線が短絡す
ることを防止することができる。また、開口径の小さい
スルーホールの他に、キャパシタ誘電体膜を形成する開
口を設けるので、キャパシタ容量を低下することはな
い。

【００６８】また、上記の半導体記憶装置の製造方法に
おいて、前記層間絶縁膜形成工程の後に、第４の導電膜
を堆積して前記第１のスルーホール及び前記第２のスル
ーホールを埋め込む第４の導電膜堆積工程を更に有し、
前記開口形成工程では、前記第１のスルーホール内に埋
め込まれた前記第４の導電膜よりなる柱状導電体が、前
記開口内に突出した状態で残留するように前記開口を形
成することが望ましい。このように半導体記憶装置を製
造すれば、開口を形成する際に第１のスルーホール内に
露出する半導体基板にダメージを与えることを防止する
ことができる。また、柱状導電体を覆ってキャパシタ蓄
積電極が形成されるので、キャパシタ容量を増加するこ
とができる。

【００６９】また、上記の半導体記憶装置の製造方法に
おいて、前記層間絶縁膜形成工程において、前記第１の
スルーホール及び前記第２のスルーホールは同時に形成
することが望ましい。また、上記の半導体記憶装置の製
造方法において、前記層間絶縁膜形成工程では、前記層
間絶縁膜は、エッチング特性の異なる２層以上の絶縁膜
よりなる積層膜により形成し、前記開口形成工程では、
前記開口は、前記エッチング特性の異なる絶縁膜間の界
面まで開口することが望ましい。こうすることにより、
開口の深さを再現性よく制御できるので、キャパシタ容
量のばらつきを小さくすることができる。

【００７０】また、半導体基板上に、第１の導電膜を堆
積してパターニングし、前記第１の導電膜からなるゲー
ト電極を形成するゲート電極形成工程と、前記ゲート電
極をマスクとして前記半導体基板に不純物を導入し、ソ
ース拡散層及びドレイン拡散層を形成する拡散層形成工
程と、前記ソース拡散層上に開口された第１のスルーホ
ールと、前記ドレイン拡散層上に開口された第２のスル
ーホールが形成された層間絶縁膜を形成する層間絶縁膜
形成工程と、前記層間絶縁膜が形成された前記半導体基
板上に第２の導電膜を堆積する第２の導電膜堆積工程
と、前記第２の導電膜をパターニングし、前記第１のス
ルーホールを介して前記ドレイン拡散層に接続されたビ
ット線と、前記第２のスルーホールに埋め込まれた埋め
込み導電体とを形成する第２の導電膜パターニング工程
と、前記層間絶縁膜上に、前記埋め込み導電体を介して
前記ソース拡散層に接続されたキャパシタ蓄積電極と、
前記キャパシタ蓄積電極を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を覆うキャパシタ対向電極とを
有するキャパシタを形成するキャパシタ形成工程とを有
することを特徴とする半導体記憶装置の製造方法によっ
ても達成される。このように半導体記憶装置を製造すれ
ば、キャパシタ蓄積電極を、ビット線コンタクト用の第
１のスルーホールと同時に形成された第２のスルーホー
ル内にビット線形成と同時に埋め込まれた埋め込み導電
体を介してソース拡散層に接続することができる。従っ
て、新たな工程を追加することなく、キャパシタ蓄積電
極コンタクト用のスルーホールを形成するためのエッチ
ング時間を減少することができるので、このエッチング
の際にビット線上の絶縁膜がエッチングされてビット線
が露出することを防止できる。

【００７１】また、上記の半導体記憶装置の製造方法に
おいて、前記第２の導電膜堆積工程の後に、前記第２の
導電膜上に第１の絶縁膜を堆積する第１の絶縁膜堆積工
程を、前記第２の導電膜パターニング工程の後に、前記
ビット線側壁にサイドウォール絶縁膜を形成するサイド
ウォール絶縁膜形成工程を、更に有し、前記第２の導電
膜パターニング工程では、前記第１の絶縁膜と前記第２
の導電膜を同一パターンに加工することが望ましい。こ
のように半導体記憶装置を製造すれば、これと同時に埋
め込み導電体が表面に露出するので、従来のようにキャ
パシタ蓄積電極コンタクト用のスルーホールをマスク工
程を用いて形成する必要がない。即ち、マスク工程を１
工程削減することができる。

【００７２】また、上記の半導体記憶装置の製造方法に
おいて、前記第２の導電膜パターニング工程の後に、前
記埋め込み導電体上に開口が形成された第２の絶縁膜を
形成する第２の絶縁膜形成工程を更に有し、前記キャパ
シタ形成工程では、前記キャパシタ蓄積電極を、前記開
口の側壁及び底部に選択的に形成することが望ましい。
こうすることによりメモリセル領域と周辺回路領域との
高低差が小さくなるので、上層に形成する配線層の配線
ルールを厳しく設計することができる。

【００７３】また、上記の半導体記憶装置の製造方法に
おいて、前記層間絶縁膜形成工程は、前記半導体基板上
に、層間絶縁膜を堆積する層間絶縁膜形成工程と、前記
層間絶縁膜上に、前記第１のスルーホール及び前記第２
のスルーホールを形成すべき領域に開口が形成され、前
記層間絶縁膜とはエッチング特性が異なるエッチングス
トッパ膜を形成するエッチングストッパ膜形成工程と、
前記エッチングストッパ膜の側壁部に、前記層間絶縁膜
とはエッチング特性の異なるサイドウォールを形成する
サイドウォール形成工程と、前記エッチングストッパ膜
と前記サイドウォールをマスクとして、前記第２層間絶
縁膜をエッチングし、前記第１のスルーホールと、前記
第２のスルーホールが形成された前記層間絶縁膜を形成
するスルーホール開口工程とを有することが望ましい。
このように半導体記憶装置を製造すれば、露光装置の解
像限界以下の開口径を有するスルーホールを開口するこ
とができる。

【００７４】また、上記の半導体記憶装置の製造方法に
おいて、前記層間絶縁膜形成工程では、前記半導体基板
上に前記層間絶縁膜を堆積した後、電子線描画法を用い
てパターニングされたフォトレジストをマスクとして前
記層間絶縁膜をエッチングし、前記第１のスルーホール
及び前記第２のスルーホールを開口することが望まし
い。このように半導体記憶装置を製造すれば、通常の露
光装置の解像限界以下の開口径を有する第１のスルーホ
ール及び第２のスルーホールを開口することができる。

【００７５】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体記憶装置及びその製造方法を、図１
乃至図７を用いて説明する。図１は本実施形態による半
導体記憶装置の構造を示す平面図であり、図２は図１の
半導体記憶装置のＡ−Ａ´部の断面を示す概略図、図３
乃至図６は本実施形態による半導体記憶装置の製造方法
を説明する工程断面図、図７は本実施形態の変形例によ
る半導体記憶装置の概略断面図である。

【００７６】始めに、本実施形態による半導体記憶装置
の構造を図１及び図２を用いて説明する。シリコン基板
１０には、素子分離膜１２により画定された素子領域１
４、１５が形成されている。素子領域１４には、ソース
拡散層２４とドレイン拡散層２６が独立に形成されてい
る。ソース拡散層２４とドレイン拡散層２６間の半導体
基板１０上には、ゲート酸化膜１６を介してゲート電極
２０が形成されている。こうして、ゲート電極２０、ソ
ース拡散層２４、ドレイン拡散層２６からなるメモリセ
ルトランジスタが構成されている。

【００７７】なお、ゲート電極２０は、素子領域１４と
直行する方向に配されており、他の複数のメモリセルに
おけるメモリセルトランジスタのゲート電極としても機
能するワード線を構成している。メモリセルトランジス
タが形成された半導体基板１０上には、ドレイン拡散層
２６上に開口されたスルーホール３８と、ソース拡散層
２４上に開口されたスルーホール４０とが形成された層
間絶縁膜３６が形成されている。なお、ゲート電極２０
には、ゲート電極２０を囲うように自己整合で形成され
た絶縁膜４２が形成されており、スルーホール３８、４
０は、その絶縁膜４２に自己整合で形成されている。

【００７８】スルーホール４０の内壁及びソース拡散層
２４上には、多結晶シリコンからなるキャパシタ蓄積電
極４６が形成されており、スルーホール４０の底部にお
いてソース拡散層２４と接続されている。キャパシタ蓄
積電極４６の内面及び上面にはキャパシタ誘電体膜４８
が形成されている。キャパシタ蓄積電極４６及びキャパ
シタ誘電体膜４８が形成されたスルーホール４０内と、
層間絶縁膜３６上とにはキャパシタ対向電極５４が形成
されている。こうして、キャパシタ蓄積電極４６、キャ
パシタ誘電体４８、キャパシタ対向電極５４からなるキ
ャパシタが構成されている。

【００７９】スルーホール３８内壁には、多結晶シリコ
ンからなるコンタクト用導電膜４４が形成されており、
キャパシタ対向電極５４上に形成された層間絶縁膜５３
を介してワード線と直交する方向に配されたビット線６
２と接続されている。さらに、ビット線６２上部には層
間絶縁膜６４を介して配線層７０が形成されており、１
トランジスタ、１キャパシタからなるＤＲＡＭが構成さ
れている。

【００８０】一方、メモリセル領域と隣接する周辺回路
領域の素子領域１５には、ソース拡散層（図示せず）と
ドレイン拡散層３４が独立に形成されている。ソース拡
散層とドレイン拡散層３４間の半導体基板１０上には、
ゲート酸化膜１６を介してゲート電極２２が形成されて
いる。こうして、ゲート電極２２、ソース拡散層、ドレ
イン拡散層３４からなる周辺回路用トランジスタが構成
されている。

【００８１】ドレイン拡散層３４上の層間絶縁膜３６に
はスルーホール６０が形成されており、スルーホール６
０内に埋め込まれた配線層６８を介して、層間絶縁膜６
４上に形成された配線層７０と接続されている。次に、
本実施形態による半導体記憶装置の製造方法を説明す
る。まず、Ｐ型シリコン基板１０の主表面上に、例えば
通常のＬＯＣＯＳ法により膜厚約３００ｎｍの素子分離
膜１２を形成し、素子領域１４、１５を画定する。次い
で、熱酸化法により、素子領域１４、１５に膜厚約１０
ｎｍのゲート酸化膜１６を形成する（図３（ａ））。

【００８２】続いて、化学気相成長（ＣＶＤ：Chemical
Vapor Deposition）法により、膜厚約１５０ｎｍの燐
（Ｐ）を高濃度に含んだ多結晶シリコン膜と、膜厚約２
００ｎｍのシリコン窒化膜を連続して成膜した後、通常
のリソグラフィー技術とエッチング技術を用いてシリコ
ン窒化膜と多結晶シリコン膜を同時にパターニングす
る。こうして、上面がシリコン窒化膜１８で覆われたゲ
ート電極２０、２２を形成する。

【００８３】その後、シリコン窒化膜１８とゲート電極
２０、２２をマスクとして、例えばＰイオンを加速エネ
ルギー４０ｋｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイ
オン注入し、メモリセルトランジスタのソース拡散層２
４、ドレイン拡散層２６、周辺回路用トランジスタの低
濃度拡散層２８を形成する。なお、低濃度拡散層２８
は、ＬＤＤ（Lightly Doped Drain）構造のｎ^-層となる
（図３（ｂ））。

【００８４】次いで、ＣＶＤ法により膜厚約１００ｎｍ
のシリコン窒化膜を成膜した後、ＣＨＦ₃／Ｈ₂ガスを用
いた異方性エッチングを行い、パターニングされたシリ
コン窒化膜１８とゲート電極２０、２２の側壁にシリコ
ン窒化膜からなるサイドウォール窒化膜３０を自己整合
で形成する。これにより、ゲート電極２０、２２の側壁
及び上面は、シリコン窒化膜１８、サイドウォール窒化
膜３０により覆われる。なお、以下では、説明の便宜
上、ゲート電極２０、２２を覆うシリコン窒化膜１８及
びサイドウォール窒化膜３０を、一括して絶縁膜４２と
呼ぶ。

【００８５】続いて、通常のリソグラフィー技術を用
い、周辺回路のＮ型トランジスタ領域に、例えば砒素
（Ａｓ）イオンを加速エネルギー４０ｋｅＶ、注入量４
×１０¹⁵ｃｍ^-2の条件で選択的にイオン注入し、周辺回
路のＮ形トランジスタのソース拡散層、ドレイン拡散層
３４を形成する。これにより、ＬＤＤ構造からなる周辺
回路用トランジスタを形成する（図３（ｃ））。

【００８６】その後、ＣＶＤ法によりシリコン酸化膜を
約２μｍ堆積し、化学的機械的研磨（ＣＭＰ：Chemical
Mechanical Polishing）法によりその表面を研磨して
平坦化する。ここで、ＣＭＰ法により研磨する量は、ゲ
ート電極２０、２２と素子分離膜１２による段差を除去
できれば十分であり、本実施形態では５００ｎｍとし
た。

【００８７】なお、シリコン酸化膜の代わりにシリコン
酸化膜とＢＰＳＧ膜の積層膜を堆積し、ＢＰＳＧ膜をリ
フローすることにより表面を平坦化しても良いが、グロ
ーバルな平坦性を考慮するとＣＭＰ法による平坦化が望
ましい。次いで、通常のリソグラフィー工程によりフォ
トレジストのパターニングを行った後、Ｃ₂Ｆ₆等のエッ
チングガスを用いてシリコン酸化膜をエッチングする。
その後、フォトレジストを除去し、メモリセルトランジ
スタのドレイン拡散層２６上に開口されたスルーホール
３８と、メモリセルトランジスタのソース拡散層２４上
に開口されたスルーホール４０が形成された層間絶縁膜
３６を形成する（図３（ｄ））。

【００８８】なお、このエッチングの際には、シリコン
酸化膜とシリコン窒化膜とのエッチング選択性を十分確
保できるようにし、層間絶縁膜３６のエッチングを、絶
縁膜４２でストップできるようにする。このようにして
形成したスルーホール３８、４０の底面部には、それぞ
れ、ドレイン拡散層２６、ソース拡散層２４が露出する
が、これらドレイン拡散層２６と、ソース拡散層２４と
が露出する領域は絶縁膜４２に対して自己整合で形成さ
れるので、スルーホール３８、４０をパターニングする
際にはゲート電極２０に対する合わせ余裕を考慮する必
要がない。従って、合わせ余裕分だけメモリセル面積を
小さくすることができる。

【００８９】また、スルーホール４０の深さは、セル容
量を決定する重要なパラメータであるが、本実施形態で
は、スルーホール４０の深さは約１．５μｍであるの
で、例えばスルーホール４０の開口部の大きさを０．３
×０．６μｍとすれば、スルーホール４０の底面積と側
壁面積の和は［０．３×０．６＋１．５×（０．３＋
０．６）×２］μｍ²、即ち、約２．８８μｍ²確保する
ことができる。従って、キャパシタ誘電体の膜厚を、酸
化膜換算で４．５ｎｍ形成すれば、約２２ｆＦの容量を
もつ十分なキャパシタを形成することができる。

【００９０】続いて、Ｐを高濃度に含んだ多結晶シリコ
ン膜をＣＶＤ法により膜厚約５０ｎｍ成膜した後、層間
絶縁膜３６上の多結晶シリコン膜をＣＭＰ法により完全
に除去する。これにより、スルーホール３８内にコンタ
クト用導電膜４４を、スルーホール４０内にはキャパシ
タ蓄積電極４６を、ともに自己整合で形成する（図４
（ａ））。

【００９１】なお、層間絶縁膜３６の堆積直後にはＣＭ
Ｐ法による平坦化を行わず、コンタクト用導電膜４４、
キャパシタ蓄積電極４６を自己整合で形成すると同時に
一括して平坦化してもよい。このようにすれば、ＣＭＰ
法による研磨工程を一工程削減することが可能である。
また、キャパシタ蓄積電極４６及びコンタクト用導電膜
４４を、表面凹凸を有する多結晶シリコン膜により形成
してもよい（例えば、H.Watanabe, Ext. Abstract of 2
2nd SSDM, p869 (1990)）。この様にすれば、キャパシ
タ蓄積電極４６の表面積は、通常の方法により形成した
場合の約２倍程度に増加するので、スルーホール４０の
深さを約半分の０．８μｍ程度にまで浅くしても、同様
のキャパシタ容量を確保することができる。

【００９２】その後、ＣＶＤ法により、膜厚約５ｎｍの
シリコン窒化膜を成膜した後、８００℃ウェット雰囲気
中でシリコン窒化膜の表面を酸化し、酸化膜換算で膜厚
約４．５ｎｍのキャパシタ誘電体膜４８を形成する。次
いで、ＣＶＤ法により、膜厚約１５０ｎｍのＰを高濃度
に含んだ多結晶シリコン膜５０と、膜厚約２００ｎｍの
ＢＰＳＧ膜５２を連続して成膜した後、リフローまたは
ＣＭＰ法により、ＢＰＳＧ膜５２の表面を平坦化する。
この際スルーホール３８内は多結晶シリコン膜５０によ
り完全に埋め込まれる（図４（ｂ））。

【００９３】続いて、通常のリソグラフィー工程及びエ
ッチング工程により、ＢＰＳＧ膜５２と多結晶シリコン
膜５０を同時にパターニングし、キャパシタ対向電極５
４を形成する。その後、ＣＶＤ法により膜厚約１００ｎ
ｍのシリコン酸化膜を堆積した後、全面を異方性エッチ
ングしてキャパシタ対向電極４６の側壁にサイドウォー
ル酸化膜５６を形成すると同時に、スルーホール３８上
のキャパシタ誘電体膜４８を除去する。

【００９４】これにより、キャパシタ対向電極５４はサ
イドウォール酸化膜５６と、ＢＰＳＧ膜とからなる層間
絶縁膜５３により覆われるので、スルーホール３８上に
形成した開口部はビット線コンタクトホール５８として
用いることができる。即ち、サイドウォール酸化膜５６
を形成すると同時に、ビット線コンタクトホール５８を
自己整合で形成することができる（図５（ａ））次い
で、通常のリソグラフィー工程及びエッチング工程によ
り、キャパシタ対向電極５４のコンタクトホール５９
と、周辺回路用トランジスタ等のスルーホール６０とを
開口する（図５（ｂ））。

【００９５】続いて、コリメータを用いたスパッタ法に
より膜厚約５０ｎｍのチタン（Ｔｉ）膜、ＣＶＤ法によ
り膜厚約５０ｎｍのＴｉＮ膜、膜厚約２００ｎｍのタン
グステン（Ｗ）膜を連続して成膜する。その後、通常の
リソグラフィー工程及びエッチング工程により、Ｗ膜／
ＴｉＮ膜／Ｔｉ膜からなる積層膜をパターニングし、ビ
ット線６２と配線層６８を形成する。

【００９６】次いで、ＣＶＤ法により膜厚約１μｍのシ
リコン酸化膜からなる層間絶縁膜６４を堆積し、必要に
応じてＣＭＰ法等により表面の平坦化を行った後、ビア
ホール６６を開口する。続いて、ＣＶＤ法によりＷ膜を
堆積した後にパターニングし、配線層７０を形成する。
なお、配線層７０には、スパッタ法により堆積したアル
ミ（Ａｌ）膜を用いてもよい。

【００９７】このようにして、１トランジスタ、１キャ
パシタからなるＤＲＡＭを形成することができる（図
６）。このように、本実施形態によれば、精密なパター
ン形成を必要とするリソグラフィー工程は、素子分離領
域画定、ゲート電極、キャパシタ蓄積電極用スルーホー
ル及びビット線コンタクト用スルーホール開口、対向電
極、周辺回路のスルーホール開口、ビット線、ビアホー
ル、配線層の計８工程である。従って、図６０に示す従
来例と比較すると、リソグラフィー工程を１工程削減す
ることができる。

【００９８】一方、図５９に示す従来例と比較した場合
には、リソグラフィー工程数は同じであるが、本実施形
態ではキャパシタ蓄積電極用スルーホール及びビット線
コンタクト用スルーホールをゲート電極に対して自己整
合で形成したので、合わせ余裕を小さくすることができ
る。また、ビット線コンタクト用スルーホール及びキャ
パシタ蓄積電極用スルーホールは、ゲート電極の周囲に
自己整合で形成された絶縁膜に自己整合で形成されてい
るため、ビット線コンタクト用スルーホール及びキャパ
シタ蓄積電極用スルーホールを形成する際の合わせ余裕
は必要なく、その分メモリセル面積を小さくすることが
できる。

【００９９】また、キャパシタ蓄積電極とビット線のコ
ンタクト用導電膜は同時に形成するが、周辺回路のスル
ーホール内に埋め込む配線層と、コンタクト用導電膜は
別々に形成するので、周辺回路のスルーホールを完全に
埋め込むために、キャパシタ蓄積電極の容量を犠牲にす
ることはない。なお、上記実施形態における周辺回路部
では、スルーホール６０内に埋め込まれた配線層６８を
介して、ビアホール６６に埋め込まれた配線層７０を形
成するので、周辺回路のスルーホール６０を形成するた
めのリソグラフィー工程が別途必要であったが、図７に
示す構造とすることにより、このリソグラフィー工程を
削減することができる。

【０１００】この場合、キャパシタ対向電極５４用のコ
ンタクトホール５９と、周辺回路用のスルーホール６０
を、層間絶縁膜６４を形成した後に開口し、配線層７０
がキャパシタ対向電極５４と、周辺回路用トランジスタ
のソース／ドレイン拡散層３４とに直接コンタクトする
ように構成すればよい。 ［第２実施形態］次に、本発明の第２実施形態による半
導体記憶装置及びその製造方法を、図８乃至図１４を用
いて説明する。なお、図３乃至図６に示す第１実施形態
の半導体記憶装置の製造方法と同一の構成要素には同一
の符号を付して説明を省略又は簡略にする。

【０１０１】図８は本実施形態による半導体記憶装置の
構造を示す平面図、図９は図８の半導体記憶装置のＡ−
Ａ´部の断面を示す概略図、図１０乃至図１３は本実施
形態による半導体記憶装置の製造方法を説明する工程断
面図、図１４は本実施形態の変形例による半導体記憶装
置の製造方法を説明する工程断面図である。図７に示す
第１実施形態の変形例による半導体記憶装置では、周辺
回路のスルーホール６０を配線層７０により埋め込むこ
とにより工程簡略化を行った。しかし、この場合、スル
ーホール６０の深さが３μｍ程度にまで達することがあ
るため、スルーホールを完全に埋め込むことが困難な場
合がある。

【０１０２】本実施形態では、この点を考慮した上で製
造工程を簡略化できる半導体記憶装置の構造及びその製
造方法を提供する。始めに、本実施形態による半導体記
憶装置の構造を説明する。シリコン基板１０には、素子
分離膜１２により画定された素子領域１４、１５が形成
されている。素子領域１４には、ソース拡散層２４とド
レイン拡散層２６が独立に形成されている。ソース拡散
層２４とドレイン拡散層２６間の半導体基板１０上に
は、ゲート酸化膜１６を介してゲート電極２０が形成さ
れている。こうして、ゲート電極２０、ソース拡散層２
４、ドレイン拡散層２６からなるメモリセルトランジス
タが構成されている。

【０１０３】メモリセルトランジスタが形成された半導
体基板１０上には、ドレイン拡散層２６上に開口された
スルーホール３８と、ソース拡散層２４上に開口された
スルーホール４０とが形成された層間絶縁膜３６が形成
されている。なお、ゲート電極２０には、ゲート電極２
０を囲うように自己整合で形成された絶縁膜４２が形成
されており、スルーホール３８、スルーホール４０は、
その絶縁膜４２に自己整合で形成されている。

【０１０４】スルーホール４０の内壁及びソース拡散層
２４上には、多結晶シリコンからなるキャパシタ蓄積電
極４６が形成されており、スルーホール４０の底部にお
いてソース拡散層２４と接続されている。キャパシタ蓄
積電極４６の内面及び上面にはキャパシタ誘電体膜４８
が形成されている。キャパシタ蓄積電極４６及びキャパ
シタ誘電体膜４８が形成されたスルーホール４０内と、
層間絶縁膜３６上とにはキャパシタ対向電極５４が形成
されている。こうして、キャパシタ蓄積電極４６、キャ
パシタ誘電体４８、キャパシタ対向電極５４からなるキ
ャパシタが構成されている。

【０１０５】スルーホール３８内壁には、多結晶シリコ
ンからなるコンタクト用導電膜４４が形成されており、
キャパシタ対向電極５４上に形成された層間絶縁膜５３
を介してワード線と直行する方向に配されたビット線６
２と接続されている。さらに、ビット線６２上部には層
間絶縁膜６４を介して配線層７０が形成されており、１
トランジスタ、１キャパシタからなるＤＲＡＭが構成さ
れている。

【０１０６】一方、メモリセル領域と隣接する周辺回路
領域の素子領域１５には、ソース拡散層（図示せず）、
ドレイン拡散層３４が独立に形成されている。ソース拡
散層、ドレイン拡散層３４間の半導体基板１０上には、
ゲート酸化膜１６を介してゲート電極２２が形成されて
いる。こうして、ゲート電極２２、ソース拡散層３２、
ドレイン拡散層３４からなる周辺回路用トランジスタが
構成されている。

【０１０７】ドレイン拡散層３４上の層間絶縁膜３６に
はスルーホール６０が形成されており、スルーホール６
０内に埋め込まれた配線層６８を介して、層間絶縁膜６
４上に形成された配線層７０と接続されている。なお、
本実施形態による半導体記憶装置が第１実施形態による
半導体記憶装置と異なる点は、キャパシタ対向電極５４
を構成する多結晶シリコン膜５０と、その上層の層間絶
縁膜５３とが周辺回路領域にまで延在していることにあ
る。

【０１０８】キャパシタ対向電極５４及び層間絶縁膜５
３をこのように構成する利点は、主として製造工程の簡
略化できることにある。以下に、本実施形態による半導
体記憶装置の製造方法を示すとともに詳細に説明する。
まず、Ｐ型シリコン基板１０の主表面上に、例えば通常
のＬＯＣＯＳ法により膜厚約３００ｎｍの素子分離膜１
２を形成し、素子領域１４、１５を画定する。次いで、
熱酸化法により、素子領域１４、１５に膜厚約１０ｎｍ
のゲート酸化膜１６を形成する（図１０（ａ））。

【０１０９】続いて、ＣＶＤ法により、Ｐを高濃度に含
んだ多結晶シリコン膜を膜厚約１５０ｎｍ、シリコン窒
化膜を膜厚約２００ｎｍ、連続して成膜した後、通常の
リソグラフィー技術とエッチング技術を用いてシリコン
窒化膜と多結晶シリコン膜を同時にパターニングする。
こうして、上面がシリコン窒化膜１８で覆われたゲート
電極２０、２２を形成する。

【０１１０】その後、シリコン窒化膜１８とゲート電極
２０、２２をマスクとして、例えばＰイオンを加速エネ
ルギー４０ｋｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイ
オン注入し、メモリセルトランジスタのソース拡散層２
４、ドレイン拡散層２６、周辺回路用トランジスタの低
濃度拡散層２８を形成する（図１０（ｂ））。次いで、
ＣＶＤ法により膜厚約１００ｎｍのシリコン窒化膜を成
膜した後、ＣＨＦ₃／Ｈ₂ガスを用いた異方性エッチング
を行い、パターニングされたシリコン窒化膜１８とゲー
ト電極２０、２２の側壁にシリコン窒化膜からなるサイ
ドウォール窒化膜３０を自己整合で形成する。これによ
り、ゲート電極２０、２２の側壁及び上面は、シリコン
窒化膜１８、サイドウォール窒化膜３０により覆われ
る。 続いて、通常のリソグラフィー技術を用い、周辺
回路のＮ型トランジスタ領域に、例えばＡｓイオンを加
速エネルギー４０ｋｅＶ、注入量４×１０¹⁵ｃｍ^-2の条
件で選択的にイオン注入し、周辺回路のＮ形トランジス
タのソース拡散層、ドレイン拡散層３４を形成する。こ
れにより、ＬＤＤ構造からなる周辺回路用トランジスタ
を形成する（図１０（ｃ））。

【０１１１】その後、ＣＶＤ法によりシリコン酸化膜を
約２μｍ堆積し、ＣＭＰ法によりその表面を研磨して平
坦化する。ここで、ＣＭＰ法により研磨する量は、ゲー
ト電極２０、２２と素子分離膜１２による段差を除去で
きれば十分であり、本実施形態では５００ｎｍとした。
次いで、通常のリソグラフィー工程によりフォトレジス
トのパターニングを行った後、Ｃ₂Ｆ₆等のエッチングガ
スを用いてシリコン酸化膜をエッチングする。その後、
フォトレジストを除去し、メモリセルトランジスタのド
レイン拡散層２６上に開口されたスルーホール３８と、
メモリセルトランジスタのソース拡散層２４上に開口さ
れたスルーホール４０が形成された層間絶縁膜３６を形
成する（図１０（ｄ））。

【０１１２】続いて、Ｐを高濃度に含んだ多結晶シリコ
ン膜をＣＶＤ法により膜厚約５０ｎｍ成膜した後、層間
絶縁膜３６上の多結晶シリコン膜をＣＭＰ法により完全
に除去する。これにより、スルーホール３８内にコンタ
クト用導電膜４４を、スルーホール４０内にはキャパシ
タ蓄積電極４６を、ともに自己整合で形成する（図１１
（ａ））。

【０１１３】その後、ＣＶＤ法により、膜厚約５ｎｍの
シリコン窒化膜を成膜した後、８００℃ウェット雰囲気
中でシリコン窒化膜の表面を酸化し、酸化膜換算で膜厚
約４．５ｎｍのキャパシタ誘電体膜４８を形成する。次
いで、ＣＶＤ法により、膜厚約１５０ｎｍのＰを高濃度
に含んだ多結晶シリコン膜５０と、膜厚約２００ｎｍの
ＢＰＳＧ膜５２を連続して成膜した後、リフローまたは
ＣＭＰ法により、ＢＰＳＧ膜５２の表面を平坦化する。
この際スルーホール３８内は多結晶シリコン膜５０によ
り完全に埋め込まれる（図１１（ｂ））。

【０１１４】続いて、通常のリソグラフィー工程によ
り、ポジ型のフォトレジストを用いてフォトレジスト７
２のパターニングを行った後、ＢＰＳＧ膜５２と多結晶
シリコン膜５０を連続してエッチングし、キャパシタ対
向電極５４を形成する。この際、周辺回路領域の多結晶
シリコン膜５０とＢＰＳＧ膜５２は、周辺回路用のスル
ーホール６０の形成領域のみキャパシタ誘電体膜４８上
まで開口し、他の領域は除去しない（図１２（ａ））。

【０１１５】その後、フォトレジスト７２を除去せず
に、ネガ型のフォトレジストを用いたレジストパターニ
ングを行い、メモリセル領域を覆うフォトレジスト７４
を形成する。フォトレジスト７４のパターニングでは、
メモリセル領域が覆われればよいので、微細な合わせ精
度は必要とせず、リソグラフィー工程を著しく簡略化す
ることができる。

【０１１６】なお、ネガ型のフォトレジストを用いてフ
ォトレジスト７４を形成したのは、フォトレジスト７４
を現像する際に、下地のフォトレジスト７２が同時の剥
がれる等の不都合を防止するためである。従って、フォ
トレジスト７２をパターニングした直後にＵＶキュア等
を行ってフォトレジスト７２を硬化したうえで、ポジ型
のレジストを用いてパターニングを行ってもよい。

【０１１７】続いて、フォトレジスト７２、７４をマス
クとしてエッチングを行い、周辺回路用のスルーホール
６０を完全に開口する（図１２（ｂ））。フォトレジス
ト７２、７４を除去した後、ＣＶＤ法により膜厚約１０
０ｎｍのシリコン酸化膜を堆積し、全面を異方性エッチ
ングする。これにより、キャパシタ対向電極４６の側壁
にサイドウォール酸化膜５６を形成し、スルーホール６
０の内壁にはサイドウォール酸化膜７６を形成する。同
時に、スルーホール３８上のキャパシタ誘電体膜４８を
除去する。

【０１１８】これにより、キャパシタ対向電極５４はサ
イドウォール酸化膜５６とＢＰＳＧ膜からなる層間絶縁
膜５３により覆われるので、スルーホール３８上に形成
した開口部はビット線コンタクトホール５８として用い
ることができる。即ち、サイドウォール酸化膜５６を形
成すると同時に、ビット線コンタクトホール５８を自己
整合で形成することができる（図１３（ａ）） 続いて、コリメータを用いたスパッタ法により膜厚約５
０ｎｍのＴｉ膜、ＣＶＤ法により膜厚約５０ｎｍのＴｉ
Ｎ膜、膜厚約２００ｎｍのＷ膜を連続して成膜する。そ
の後、通常のリソグラフィー工程及びエッチング工程に
より、Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなる積層膜をパター
ニングし、ビット線６２及び配線層６８を形成する。

【０１１９】次いで、ＣＶＤ法により膜厚約１μｍのシ
リコン酸化膜からなる層間絶縁膜６４を堆積し、必要に
応じてＣＭＰ法等により表面の平坦化を行った後、ビア
ホール６６を開口する。続いて、ＣＶＤ法によりＷ膜を
堆積した後にパターニングし、配線層７０を形成する。

【０１２０】このようにして、１トランジスタ、１キャ
パシタからなるＤＲＡＭを形成することができる（図１
３（ｂ））。このように、本実施形態によれば、半導体
記憶装置を製造する際に、精密なパターン形成を必要と
するリソグラフィー工程は、素子分離領域画定、ゲート
電極、キャパシタ蓄積電極用スルーホール及びビット線
コンタクト用スルーホール開口、対向電極、ビット線、
ビアホール、配線層の計７工程である。また、本実施形
態により簡略化できるリソグラフィー工程は周辺回路の
スルーホール開口工程である。従って、図６０に示す従
来例と比較すると、リソグラフィー工程を１工程削減、
１工程簡略化することができる。

【０１２１】一方、図５９に示す従来例と比較した場合
には、第１実施形態と同様に、キャパシタ蓄積電極用ス
ルーホール及びビット線コンタクト用スルーホールのゲ
ート電極に対する合わせ余裕を小さくすることができ
る。なお、上記実施形態では、周辺回路領域のスルーホ
ールを開口する際に、フォトレジスト７２を形成してキ
ャパシタ誘電体膜４８まで開口した後、フォトレジスト
７２を除去せずにフォトレジスト７４を形成し、スルー
ホール６０を完全に開口することにより行ったが、以下
に示す製造方法によりスルーホール６０を開口しても良
い。

【０１２２】まず、図１１（ｂ）に示すようにＢＰＳＧ
膜を堆積した後、ＣＶＤ法により膜厚約１００ｎｍの多
結晶シリコン膜７８を堆積する。次いで、通常のリソグ
ラフィー工程によりフォトレジスト７２のパターニング
を行った後、多結晶シリコン膜７８、ＢＰＳＧ膜５２、
多結晶シリコン膜５０を連続してエッチングし、キャパ
シタ対向電極５４を形成する。この際、周辺回路領域の
多結晶シリコン膜５０とＢＰＳＧ膜５２は除去せずに、
周辺回路用のスルーホール６０の形成領域のみ、キャパ
シタ誘電体膜４８まで開口する（図１４（ａ））。

【０１２３】フォトレジスト７２を除去した後、再度通
常のリソグラフィー工程によりフォトレジスト７４のパ
ターニングを行い、メモリセル領域をフォトレジスト７
４で覆う。続いて、フォトレジスト７４をマスクとして
キャパシタ誘電体膜４８と層間絶縁膜３６をエッチング
し、スルーホール６０を完全に開口する。このとき、層
間絶縁膜５３上には多結晶シリコン膜７８を形成してい
るので、スルーホール６０をエッチングする際には層間
絶縁膜５３がエッチングされることはない。従って、フ
ォトレジスト７４のパターニングには微細な合わせ精度
は必要なく、ソグラフィー工程を簡略化することができ
る（図１４（ｂ））。

【０１２４】なお、スルーホールを開口した後にも多結
晶シリコン膜７８が残存するが、上層に形成するビット
線６２と同時にパターニングすれば何等不都合はない。 ［第３実施形態］本発明の第３実施形態による半導体記
憶装置及びその製造方法を、図１５乃至図１８を用いて
説明する。なお、図１乃至図１４に示す第１及び第２実
施形態による半導体記憶装置及びその製造方法と同一の
構成要素には同一の符号を付して説明を省略又は簡略に
する。

【０１２５】図１５は本実施形態による半導体記憶装置
の概略断面図、図１６乃至図１８は本実施形態による半
導体記憶装置の製造方法を説明する工程断面図である。
本実施形態では、ビット線コンタクト部と周辺回路領域
のコンタクト部に同一の構造を用いることにより、第１
実施形態及び第２実施形態による半導体記憶装置の製造
方法を更に簡略化できる半導体記憶装置及びその製造方
法を提供する。

【０１２６】始めに、本実施形態による半導体記憶装置
の構造を説明する。シリコン基板１０には、素子分離膜
１２により画定された素子領域１４、１５が形成されて
いる。素子領域１４には、ソース拡散層２４とドレイン
拡散層２６が独立に形成されている。ソース拡散層２４
とドレイン拡散層２６間の半導体基板１０上には、ゲー
ト酸化膜１６を介してゲート電極２０が形成されてい
る。こうして、ゲート電極２０、ソース拡散層２４、ド
レイン拡散層２６からなるメモリセルトランジスタが構
成されている。

【０１２７】なお、ゲート電極２０は、他の複数のメモ
リセルにおけるメモリセルトランジスタのゲート電極と
しても機能するワード線を構成している。メモリセルト
ランジスタが形成された半導体基板１０上には、ドレイ
ン拡散層２６上に開口されたスルーホール３８と、ソー
ス拡散層２４上に開口されたスルーホール４０とが形成
された層間絶縁膜３６が形成されている。なお、ゲート
電極２０には、ゲート電極２０を囲うように自己整合で
形成された絶縁膜４２が形成されており、スルーホール
３８及びスルーホール４０は、その絶縁膜４２に自己整
合で形成されている。

【０１２８】スルーホール４０の内壁及びソース拡散層
２４上には、ＴｉＮ膜からなるキャパシタ蓄積電極４６
が形成されており、スルーホール４０の底部においてソ
ース拡散層２４と接続されている。キャパシタ蓄積電極
４６の内面及び上面にはキャパシタ誘電体膜４８が形成
されている。キャパシタ蓄積電極４６とキャパシタ誘電
体膜４８が形成されたスルーホール４０内と、層間絶縁
膜３６上とにはキャパシタ対向電極５４が形成されてい
る。こうして、キャパシタ蓄積電極４６、キャパシタ誘
電体４８、キャパシタ対向電極５４からなるキャパシタ
が構成されている。

【０１２９】スルーホール３８内壁には、ＴｉＮ膜から
なるコンタクト用導電膜４４が形成されており、キャパ
シタ対向電極５４上に形成された層間絶縁膜５３を介し
てワード線と直行する方向に配されたビット線６２と接
続されている。さらに、ビット線６２上部には層間絶縁
膜６４を介して配線層７０が形成されており、１トラン
ジスタ、１キャパシタからなるＤＲＡＭが構成されてい
る。

【０１３０】一方、メモリセル領域と隣接する周辺回路
領域の素子領域１５には、ソース拡散層（図示せず）と
ドレイン拡散層３４が独立に形成されている。ソース拡
散層３２とドレイン拡散層３４間の半導体基板１０上に
は、ゲート酸化膜１６を介してゲート電極２２が形成さ
れている。こうして、ゲート電極２２、ソース拡散層３
２、ドレイン拡散層３４からなる周辺回路用トランジス
タが構成されている。

【０１３１】ドレイン拡散層３４上及びゲート電極２２
上の層間絶縁膜３６にはスルーホール６０が形成されて
いる。また、スルーホール６０の内壁及び底面には、Ｔ
ｉＮ膜からなる導電膜８０が形成されており、この導電
膜８０を介してドレイン拡散層３４と、ゲート電極２２
とが配線層６８に接続されている。次に、本実施形態に
よる半導体記憶装置の製造方法を説明する。

【０１３２】まず、Ｐ型シリコン基板１０の主表面上
に、例えば通常のＬＯＣＯＳ法により膜厚約３００ｎｍ
の素子分離膜１２を形成し、素子領域１４、１５を画定
する。次いで、熱酸化法により、素子領域１４、１５に
膜厚約１０ｎｍのゲート酸化膜１６を形成する。続い
て、ＣＶＤ法により、Ｐを高濃度に含んだ多結晶シリコ
ン膜を膜厚約１５０ｎｍ、シリコン窒化膜を膜厚約２０
０ｎｍ、連続して成膜した後、通常のリソグラフィー技
術とエッチング技術を用いて周辺回路領域の一部のシリ
コン窒化膜を除去する。なお、この領域が、後にゲート
電極２２から配線を引き出す際のゲートコンタクト部８
２となる。

【０１３３】次いで、通常のリソグラフィー技術とエッ
チング技術を用いてシリコン窒化膜と多結晶シリコン膜
を同時にパターニングし、メモリセルトランジスタのゲ
ート電極２０及び周辺回路のゲート電極２２を形成す
る。なお、このようにして形成したゲート電極２０、２
２の上面は、周辺回路部のゲートコンタクト部８２を除
いてシリコン窒化膜１８で覆われている。

【０１３４】その後、シリコン窒化膜１８とゲート電極
２０、２２をマスクとして、例えばＰイオンを加速エネ
ルギー４０ｋｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイ
オン注入し、メモリセルトランジスタのソース拡散層２
４、ドレイン拡散層２６、周辺回路用トランジスタの低
濃度拡散層２８を形成する。なお、低濃度拡散層２８
は、ＬＤＤ構造のｎ^-層となる（図１６（ａ））。

【０１３５】次いで、ＣＶＤ法により膜厚約１００ｎｍ
のシリコン窒化膜を成膜した後、ＣＨＦ₃／Ｈ₂ガスを用
いた異方性エッチングを行い、パターニングされたシリ
コン窒化膜１８とゲート電極２０、２２の側壁にシリコ
ン窒化膜からなるサイドウォール窒化膜３０を自己整合
で形成する。これにより、ゲート電極２０、２２の側壁
及び上面は、シリコン窒化膜１８、サイドウォール窒化
膜３０により覆われる。なお、以下では、説明の便宜
上、ゲート電極２０、２２を覆うシリコン窒化膜１８及
びサイドウォール窒化膜３０を、一括して絶縁膜４２と
呼ぶ。

【０１３６】続いて、通常のリソグラフィー技術を用
い、周辺回路のＮ型トランジスタ領域に、例えばＡｓイ
オンを加速エネルギー４０ｋｅＶ、注入量４×１０¹⁵ｃ
ｍ^-2の条件で選択的にイオン注入し、周辺回路のＮ形ト
ランジスタのソース拡散層３２、ドレイン拡散層３４を
形成する。これにより、ＬＤＤ構造からなる周辺回路用
トランジスタを形成する（図１６（ｂ））。

【０１３７】その後、ＣＶＤ法によりシリコン酸化膜を
約２．５μｍ堆積し、ＣＭＰ法によりその表面を約０．
５μｍ研磨して平坦化する。なお、２．５μｍのシリコ
ン酸化膜の代わりに、例えば、シリコン酸化膜５０ｎｍ
とＢＰＳＧ膜２μｍの積層膜を堆積し、８５０℃窒素雰
囲気中で１５分程度、ＢＰＳＧ膜をリフローすることに
より表面を平坦化しても良い。

【０１３８】次いで、通常のリソグラフィー工程により
フォトレジストのパターニングを行った後、Ｃ₂Ｆ₆等の
エッチングガスを用いてシリコン酸化膜をエッチングす
る。その後、フォトレジストを除去し、メモリセルトラ
ンジスタのドレイン拡散層２６上に開口されたスルーホ
ール３８、メモリセルトランジスタのソース拡散層２４
上に開口されたスルーホール４０、周辺回路領域のスル
ーホール６０が形成された層間絶縁膜３６を形成する
（図１６（ｃ））。

【０１３９】このようにして形成したスルーホール３８
及びスルーホール４０の底面部には、それぞれ、ドレイ
ン拡散層２６、ソース拡散層２４が露出するが、これら
ドレイン拡散層２６及びソース拡散層２４が露出する領
域は絶縁膜４２に対して自己整合で形成されるので、ス
ルーホール３８、４０をパターニングする際にはゲート
電極２０に対する合わせ余裕を考慮する必要がない。従
って、合わせ余裕分だけメモリセル面積を小さくするこ
とができる。

【０１４０】一方、スルーホール６０の底面部には周辺
回路用トランジスタのゲート電極２２と、ドレイン拡散
層３４とが露出する。なお、スルーホール６０を開口す
るゲートコンタクト部８２においては、ゲート電極２２
上の絶縁膜４２を予め除去しているので、スルーホール
３８、スルーホール４０と同時にスルーホール６０を開
口することにより、スルーホール６０内にゲート電極２
２を露出することができる。

【０１４１】続いて、膜厚約１０ｎｍのＴｉ膜と膜厚約
２０ｎｍのＴｉＮ膜をＣＶＤ法により連続して成膜した
後、層間絶縁膜３６上のＴｉＮ膜及びＴｉ膜をＣＭＰ法
により完全に除去する。これにより、スルーホール３８
内にコンタクト用導電膜４４を、スルーホール４０内に
キャパシタ蓄積電極４６を、周辺回路部のスルーホール
６０内には導電膜８０を、ともに自己整合で形成する
（図１７（ａ））。

【０１４２】なお、導電膜８０を形成する際に、垂直方
向のスパッタ成分が多いコリメーテッドスパッタ法によ
り、主にスルーホール底部にＴｉ膜を堆積した後、ＣＶ
Ｄ法によりＴｉＮ膜を成長しても良い。また、コンタク
ト用導電膜４４、キャパシタ蓄積電極４６、導電膜８０
を形成する際に、ＣＭＰ法の代わりにリソグラフィー技
術を用い、スルーホール３８、スルーホール４０、スル
ーホール６０内にフォトレジストを残存させた後、この
フォトレジストをマスクとしてＴｉ膜及びＴｉＮ膜をエ
ッチング除去しても良い。

【０１４３】周辺回路部のスルーホール６０内に埋め込
まれた導電膜８０の電気抵抗は、周辺回路の動作速度を
左右するため非常に重要である。しかし、このようにし
て形成した導電膜８０のシート抵抗は約３０Ω／□、ス
ルーホール６０の深さが約２μｍ、スルーホール６０の
周縁長が約０．８μｍであるので、導電膜８０の電気抵
抗は約７５Ωと、十分に低い値となっている。

【０１４４】次いで、ＣＶＤ法により膜厚約５ｎｍのシ
リコン窒化膜を６５０℃程度の低温で成膜した後、７０
０℃４気圧のウェット雰囲気中で１０分間熱処理し、シ
リコン窒化膜の表面を酸化し、キャパシタ誘電体膜４８
を形成する。この熱処理により、スルーホール３８、ス
ルーホール４０、スルーホール６０底部のＴｉ膜は下地
のソース／ドレイン拡散層２４、２６、３２、３４又は
ゲート電極２２とシリサイド化反応し、これら接続部の
コンタクト抵抗は低減される。

【０１４５】なお、キャパシタ誘電体膜４８を形成する
熱処理には、上述のように低温での高圧酸化を用いた。
これは、高温熱処理によりＴｉＮ膜とシリコン窒化膜が
反応した場合には、キャパシタ誘電体膜４８の耐圧劣化
が生じる虞があるので、熱処理温度を低温化できる高圧
酸化が望ましいからである。次いで、ＣＶＤ法により、
Ｐを高濃度に含んだ多結晶シリコン膜５０を膜厚約１５
０ｎｍ、シリコン酸化膜５２を膜厚約２００ｎｍ、連続
して成膜する。こうして、スルーホール３８、スルーホ
ール４０、スルーホール６０内を埋め込む。

【０１４６】続いて、通常のリソグラフィー工程及びエ
ッチング工程により、シリコン酸化膜５２と多結晶シリ
コン膜５０を同時にパターニングし、キャパシタ対向電
極５４を形成する（図１７（ｂ））。なお、スルーホー
ル３８、６０内には、シリコン酸化膜５２と多結晶シリ
コン膜５０が埋め込まれた状態で残存するが、これらの
膜は平坦化に寄与するのみであり、これによる弊害はな
い。

【０１４７】また、キャパシタ対向電極５４の材料とし
ては、ＣＶＤ法により堆積したＴｉＮ膜を用いてもよい
が、本実施形態では、塩素系の反応ガスを用いるＴｉＮ
膜成長の際に誘電体膜が損傷を受ける虞があるため多結
晶シリコン膜５０とした。その後、ＣＶＤ法により膜厚
約１００ｎｍのシリコン酸化膜を堆積し、全面を異方性
エッチングしてキャパシタ対向電極５４の側壁にサイド
ウォール酸化膜５６を形成すると同時に、スルーホール
３８上のキャパシタ誘電体膜４８を除去する。これによ
り、キャパシタ対向電極５４はサイドウォール酸化膜５
６及び層間絶縁膜５３により覆われるので、スルーホー
ル３８上に形成した開口部はビット線コンタクトホール
５８として用いることができる。即ち、サイドウォール
酸化膜５６を形成すると同時に、ビット線コンタクトホ
ール５８を自己整合で形成することができる（図１８
（ａ）） 続いて、コリメータを用いたスパッタ法により膜厚約５
０ｎｍのチタンＴｉ膜、ＣＶＤ法により膜厚約５０ｎｍ
のＴｉＮ膜、膜厚約２００ｎｍのＷ膜を連続して成膜す
る。その後、通常のリソグラフィー工程及びエッチング
工程により、Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなる積層膜を
パターニングし、ビット線６２及び配線層６８を形成す
る。

【０１４８】次いで、ＣＶＤ法により膜厚約１μｍのシ
リコン酸化膜からなる層間絶縁膜６４を堆積し、必要に
応じてＣＭＰ法等により表面の平坦化を行った後、ビア
ホール６６を開口する。続いて、ＣＶＤ法によりＷ膜を
堆積した後にパターニングし、配線層７０を形成する。

【０１４９】このようにして、１トランジスタ、１キャ
パシタからなるＤＲＡＭを形成することができる（図１
８（ｂ））。このように、本実施形態によれば、ビット
線とメモリセルトランジスタとを接続するスルーホール
を埋め込む導電膜に低抵抗の材料を用いることにより、
周辺回路のスルーホールとメモリセル領域のスルーホー
ルの構造を同一にすることができるので、リソグラフィ
ー工程を１工程削減することができる。

【０１５０】従って、精密なパターン形成を必要とする
リソグラフィー工程は、素子分離領域画定、ゲート電
極、スルーホールの開口、対向電極、ビット線、ビアホ
ール、配線層の計７工程である。従って、図６０に示す
従来例と比較すると、リソグラフィー工程を２工程削減
することができる。一方、図５９に示す従来例と比較し
た場合には、リソグラフィー工程数を一工程削減できる
上、本実施形態ではキャパシタ蓄積電極用スルーホール
及びビット線コンタクト用スルーホールをゲート電極に
対して自己整合で形成したので、合わせ余裕を小さくす
ることができる。また、キャパシタ蓄積電極の厚さを薄
くできるので、キャパシタ容量の低下を防ぐことができ
る。

【０１５１】なお、上記実施形態では、キャパシタ蓄積
電極としてＴｉＮ膜を、キャパシタ誘電体膜としてＳｉ
Ｎ膜を、キャパシタ対向電極として多結晶シリコン膜を
用いて半導体記憶装置を構成したが、例えばK.Koyama
（Technical Digest IEDM 1992, p.823 (1992)）、H.Sh
inriki（IEEE Trans., Electron Devices, Vol.38 No.
3, p.455 (1991)）が開示しているように、Ｔａ₂Ｏ₅膜
や（Ｂａ_xＳｒ_1-x）ＴｉＯ ₃膜等の高・強誘電体膜をキ
ャパシタ誘電体膜として用い、それら誘電体膜に用いる
ことができる電極材料であるＷやＰｔによりキャパシタ
蓄積電極及びキャパシタ対向電極を用いてキャパシタを
構成してもよい。

【０１５２】この様にして高・強誘電体膜によりキャパ
シタを構成すれば、キャパシタ電極の表面積を減少して
もキャパシタ容量を十分確保できるので、上記の誘電体
材料のうちで最も誘電率の高いものを用いた場合には、
スルーホールの深さを約０．２μｍ程度まで浅くするこ
とができ、極めて効果的である。また、上記実施形態で
はキャパシタ蓄積電極及びキャパシタ対向電極としてＴ
ｉ膜とＴｉＮ膜との積層膜を用いたが、コンタクト抵抗
を十分に低くできる導電膜であれば他の材料であっても
よい。 ［第４実施形態］本発明の第４実施形態による半導体記
憶装置及びその製造方法を、図１９乃至図２１を用いて
説明する。なお、図１５乃至図１８に示す第３実施形態
の半導体記憶装置及びその製造方法と同一の構成要素に
は同一の符号を付して説明を省略又は簡略にする。

【０１５３】図１９は本実施形態による半導体記憶装置
の概略断面図、図２０及び図２１は本実施形態による半
導体記憶装置の製造方法を説明する工程断面図である。
上記第１乃至第３実施形態では、スルーホール３８、ス
ルーホール４０等を開口する際に、膜厚が２μｍ程度の
層間絶縁膜３６を一度のエッチング工程により行ってい
た。実際の製造プロセスでは、成膜時の膜厚ばらつきな
どを考慮して、層間絶縁膜の膜厚に見合ったオーバーエ
ッチングを行うのが通常である。従って、膜厚２μｍほ
どの層間絶縁膜３６をエッチングするにはかなりのオー
バーエッチングが必要となる。

【０１５４】一方、スルーホール３８、スルーホール４
０等を開口する際には、絶縁膜４２をエッチングストッ
パーとして用いることにより自己整合コンタクトを形成
する。しかし、絶縁膜４２のように段差部に形成された
シリコン窒化膜は、平坦部に形成されたシリコン窒化膜
と比較してシリコン酸化膜に対するエッチング選択性が
低くなる。特に、ゲート電極２０、２２のエッジ部等で
は絶縁膜４２のエッチングが進行し易くなる。

【０１５５】従って、厚い層間絶縁膜にスルーホール３
８、スルーホール４０等を開口する場合には、過度のオ
ーバーエッチングにより絶縁膜４２がエッチングされて
ゲート電極２０、２２が露出し、例えばスルーホール３
８内に埋め込むコンタクト用導電膜とゲート電極２０が
短絡する虞がある。このように、スルーホール３８やス
ルーホール４０の形成は、本願発明の中でも最も困難な
製造工程の一つである。

【０１５６】本実施形態では、上記問題点を考慮し、ス
ルーホール３８、スルーホール４０の形成を容易にでき
る半導体記憶装置及びその製造方法を説明する。本実施
形態による半導体記憶装置は、ビット線６２とシリコン
基板１０間との間に形成された層間絶縁膜が、三層構造
の絶縁膜であるところに特徴がある。即ち、ゲート電極
２０、ソース拡散層２４、ドレイン拡散層２６からなる
メモリセルトランジスタが形成された半導体基板１０上
には、シリコン酸化膜８４、シリコン窒化膜８６、シリ
コン酸化膜８８が順次積層された層間絶縁膜３６が形成
されている。

【０１５７】層間絶縁膜３６には、ドレイン拡散層２６
上に開口されたスルーホール３８と、ソース拡散層２４
上に開口されたスルーホール４０とが形成されている。
スルーホール４０の内壁及びソース拡散層２４上には、
ＴｉＮ膜からなるキャパシタ蓄積電極４６が形成されて
おり、スルーホール４０の底部においてソース拡散層２
４と接続されている。キャパシタ蓄積電極４６の内面及
び上面にはキャパシタ誘電体膜４８が形成されている。
キャパシタ蓄積電極４６及びキャパシタ誘電体膜４８が
形成されたスルーホール４０内と、層間絶縁膜３６上と
にはキャパシタ対向電極５４が形成されている。こうし
て、キャパシタ蓄積電極４６、キャパシタ誘電体４８、
キャパシタ対向電極５４からなるキャパシタが構成され
ている。

【０１５８】スルーホール３８内壁には、ＴｉＮ膜から
なるコンタクト用導電膜４４が形成されており、キャパ
シタ対向電極５４上に形成された層間絶縁膜５３を介し
てワード線と直行する方向に配されたビット線６２と接
続されている。さらに、ビット線６２上部には層間絶縁
膜６４を介して配線層７０が形成されており、１トラン
ジスタ、１キャパシタからなるＤＲＡＭが構成されてい
る。

【０１５９】次に、本実施形態による半導体記憶装置の
製造方法を説明する。まず、Ｐ型シリコン基板１０の主
表面上に、例えば通常のＬＯＣＯＳ法により膜厚約３０
０ｎｍの素子分離膜１２を形成し、素子領域１４を画定
する。次いで、熱酸化法により、素子領域１４に膜厚約
１０ｎｍのゲート酸化膜１６を形成する。

【０１６０】続いて、ＣＶＤ法により、膜厚約１５０ｎ
ｍのＰを高濃度に含んだ多結晶シリコン膜と、膜厚約２
００ｎｍのシリコン窒化膜を連続して成膜した後、通常
のリソグラフィー技術とエッチング技術を用いて周辺回
路領域の一部のシリコン窒化膜を除去する。なお、この
領域が、後にゲート電極２２から配線を引き出す際のゲ
ートコンタクト部８２となる。

【０１６１】次いで、通常のリソグラフィー技術とエッ
チング技術を用いてシリコン窒化膜と多結晶シリコン膜
を同時にパターニングし、メモリセルトランジスタのゲ
ート電極２０と周辺回路のゲート電極２２を形成する。
その後、シリコン窒化膜１８とゲート電極２０、２２を
マスクとして、例えばＰイオンを加速エネルギー４０ｋ
ｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイオン注入し、
メモリセルトランジスタのソース拡散層２４、ドレイン
拡散層２６、周辺回路用トランジスタの低濃度拡散層２
８を形成する（図２０（ａ））。

【０１６２】次いで、ＣＶＤ法により膜厚約１００ｎｍ
のシリコン窒化膜を成膜した後、ＣＨＦ₃／Ｈ₂ガスを用
いた異方性エッチングを行い、パターニングされたシリ
コン窒化膜１８とゲート電極２０、２２の側壁にシリコ
ン窒化膜からなるサイドウォール窒化膜３０を自己整合
で形成する。続いて、通常のリソグラフィー技術を用
い、周辺回路のＮ型トランジスタ領域に、例えばＡｓイ
オンを加速エネルギー４０ｋｅＶ、注入量４×１０¹⁵ｃ
ｍ^-2の条件で選択的にイオン注入し、周辺回路のＮ形ト
ランジスタのソース拡散層３２、ドレイン拡散層３４を
形成する（図２０（ｂ））。

【０１６３】その後、ＣＶＤ法によりシリコン酸化膜８
４を約１μｍ堆積し、ＣＭＰ法によりその表面を約０．
７μｍ研磨して平坦化する。次いで、ＣＶＤ法によりシ
リコン窒化膜８６を２０ｎｍ、シリコン酸化膜８８を
１．８μｍ、連続して成長する。次いで、通常のリソグ
ラフィー工程によりフォトレジスト９０のパターニング
を行った後、Ｃ₂Ｆ₆等のエッチングガスを用いてシリコ
ン酸化膜８８をエッチングする。ここで、シリコン窒化
膜８６は、平坦化したシリコン酸化膜８４上に堆積する
ことによりシリコン酸化膜に対する選択比を１００程度
確保できたので、シリコン酸化膜８８をエッチングする
際のエッチングストッパーとして十分に用いることがで
きる（図２０（ｃ））。

【０１６４】続いて、同一のフォトレジスト９０をマス
クとして用い、ＣＨＦ₃／ＣＦ₄／Ａｒをエッチングガス
としてシリコン窒化膜８６をエッチングし、次いで、Ｃ
₂Ｆ₆をエッチングガスとしてシリコン酸化膜８４をエッ
チングする。その後、フォトレジストを除去し、メモリ
セルトランジスタのドレイン拡散層２６上に開口された
スルーホール３８、メモリセルトランジスタのソース拡
散層２４上に開口されたスルーホール４０、周辺回路領
域のスルーホール６０が形成された層間絶縁膜３６を形
成する（図２１（ａ））。

【０１６５】この後、例えば第３実施形態の図１７
（ａ）以降に示す製造工程により、キャパシタ、ビット
線、配線層等を形成し、図２１（ｂ）に示す１トランジ
スタ、１キャパシタからなるＤＲＡＭを構成する。この
ように、本実施形態によれば、非常に深い開口部のエッ
チングを２段階に分割したため、１回ごとのエッチング
は比較的容易に行うことができる。特に、ソース拡散層
２４、３２、ドレイン拡散層２６、３４を拡散するシリ
コン酸化膜８４のエッチング工程でエッチングするシリ
コン酸化膜８４の膜厚を格段に薄くできるので、ゲート
電極２０、２２側面の絶縁膜４２、リソグラフィー工程
でのの合わせズレ等によって開口部内に素子分離膜１２
が露出した場合の素子分離膜１２の膜減りを抑制するこ
とができる。 ［第５実施形態］本発明の第５実施形態による半導体記
憶装置及びその製造方法を、図２２乃至図２４を用いて
説明する。なお、図１５乃至図１８に示す第３実施形態
の半導体記憶装置及びその製造方法と同一の構成要素に
は同一の符号を付して説明を省略又は簡略にする。

【０１６６】図２２は本実施形態による半導体記憶装置
の概略断面図、図２３及び２４は本実施形態による半導
体記憶装置の製造方法を説明する工程断面図である。上
記第３実施形態では、層間絶縁膜３６に、スルーホール
３８、スルーホール４０、スルーホール６０を開口後、
ＣＶＤ法又はコリメーテッドスパッタ法によりＴｉ膜、
ＴｉＮ膜を堆積し、キャパシタ蓄積電極５４等を形成し
た。

【０１６７】ここで、堆積したＴｉ膜は、後の熱処理に
より下地のシリコン基板１０と反応してチタンシリサイ
ド膜を形成することから、オーミックコンタクトを可能
にするために必要不可欠であり、確実にスルーホール３
８、スルーホール４０、スルーホール６０の底部に堆積
しなければならない。しかしながら、素子の集積化が進
み、これらスルーホールが微細かつ深くなった場合に
は、このようにＴｉ膜を埋め込むことは困難である。

【０１６８】本実施形態では、上記問題点を解決できる
半導体記憶装置及びその製造方法を説明する。本実施形
態による半導体記憶装置は、スルーホール３８、スルー
ホール４０、スルーホール６０スルーホールの底部に、
埋め込み導電体９２が形成されているところに特徴があ
る。

【０１６９】即ち、ゲート電極２０、ソース拡散層２
４、ドレイン拡散層２６からなるメモリセルトランジス
タが形成された半導体基板１０上には、シリコン酸化膜
８４、シリコン窒化膜８６、シリコン酸化膜８８が順次
積層された層間絶縁膜３６が形成されている。層間絶縁
膜３６には、ドレイン拡散層２６上に開口されたスルー
ホール３８と、ソース拡散層２４上に開口されたスルー
ホール４０とが形成されている。

【０１７０】スルーホール３８、スルーホール４０の底
部には、Ｔｉ及びＴｉＮからなる埋め込み導電体９２が
形成されている。スルーホール４０の内壁及び埋め込み
導電体９２上には、ＴｉＮ膜からなるキャパシタ蓄積電
極４６が形成されており、埋め込み導電体９２を介して
ソース拡散層２４と接続されている。キャパシタ蓄積電
極４６の内面及び上面にはキャパシタ誘電体膜４８が形
成されている。キャパシタ蓄積電極４６及びキャパシタ
誘電体膜４８が形成されたスルーホール４０内と、層間
絶縁膜３６上とにはキャパシタ対向電極５４が形成され
ている。こうして、キャパシタ蓄積電極４６、キャパシ
タ誘電体４８、キャパシタ対向電極５４からなるキャパ
シタが構成されている。

【０１７１】スルーホール３８内壁及び埋め込み導電体
９２上には、ＴｉＮ膜からなるコンタクト用導電膜４４
が形成されており、埋め込み導電体９２を介して、ドレ
イン拡散層２６とビット線６２が接続されている。さら
に、ビット線６２上部には層間絶縁膜６４を介して配線
層７０が形成されており、１トランジスタ、１キャパシ
タからなるＤＲＡＭが構成されている。

【０１７２】次に、本実施形態による半導体記憶装置の
製造方法を説明する。まず、Ｐ型シリコン基板１０の主
表面上に、例えば通常のＬＯＣＯＳ法により膜厚約３０
０ｎｍの素子分離膜１２を形成し、素子領域１４を画定
する。次いで、熱酸化法により、素子領域１４に膜厚約
１０ｎｍのゲート酸化膜１６を形成する。

【０１７３】続いて、ＣＶＤ法により、膜厚約１５０ｎ
ｍのＰを高濃度に含んだ多結晶シリコン膜と、膜厚約２
００ｎｍのシリコン窒化膜を連続して成膜した後、通常
のリソグラフィー技術とエッチング技術を用いて周辺回
路領域の一部のシリコン窒化膜を除去する。なお、この
領域が、後にゲート電極２２から配線を引き出す際のゲ
ートコンタクト部８２となる。

【０１７４】次いで、通常のリソグラフィー技術とエッ
チング技術を用いてシリコン窒化膜と多結晶シリコン膜
を同時にパターニングし、メモリセルトランジスタのゲ
ート電極２０及び周辺回路のゲート電極２２を形成す
る。その後、シリコン窒化膜１８とゲート電極２０、２
２をマスクとして、例えばＰイオンを加速エネルギー４
０ｋｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイオン注入
し、メモリセルトランジスタのソース拡散層２４、ドレ
イン拡散層２６、周辺回路用トランジスタの低濃度拡散
層２８を形成する（図２３（ａ））。

【０１７５】次いで、ＣＶＤ法により膜厚約１００ｎｍ
のシリコン窒化膜を成膜した後、ＣＨＦ₃／Ｈ₂ガスを用
いた異方性エッチングを行い、パターニングされたシリ
コン窒化膜１８とゲート電極２０、２２の側壁にシリコ
ン窒化膜からなるサイドウォール窒化膜３０を自己整合
で形成する。続いて、通常のリソグラフィー技術を用
い、周辺回路のＮ型トランジスタ領域に、例えばＡｓイ
オンを加速エネルギー４０ｋｅＶ、注入量４×１０¹⁵ｃ
ｍ^-2の条件で選択的にイオン注入し、周辺回路のＮ形ト
ランジスタのソース拡散層３２、ドレイン拡散層３４を
形成する（図２３（ｂ））。

【０１７６】その後、ＣＶＤ法によりシリコン酸化膜８
４を約１μｍ堆積し、ＣＭＰ法によりその表面を約０．
７μｍ研磨して平坦化する。次いで、ＣＶＤ法によりシ
リコン窒化膜８６を膜厚約１００ｎｍ成長する。次い
で、通常のリソグラフィー工程によりフォトレジスト
（図示せず）のパターニングを行った後、ＣＨＦ₃／Ｃ
Ｆ₄／Ａｒをエッチングガスとしてシリコン窒化膜８６
をエッチングし、次いで、Ｃ₂Ｆ₆をエッチングガスとし
てシリコン酸化膜８４をエッチングする。これによりソ
ース拡散層２４、３２、ドレイン拡散層２６、３４を露
出する。

【０１７７】続いて、コリメーテッドスパッタ法により
Ｔｉ膜を１０ｎｍ、ＣＶＤ法によりＴｉＮ膜を２００ｎ
ｍ、連続して成膜し、ソース拡散層２４、３２、ドレイ
ン拡散層２６、３４上に埋め込む。その後、ＣＭＰ法に
よりシリコン窒化膜８６上のＴｉ膜及びＴｉＮ膜を除去
し、埋め込み導電体９２を形成する（図２３（ｃ））。

【０１７８】次いで、ＣＶＤ法により膜厚約２μｍのシ
リコン酸化膜８８を成長し、通常のリソグラフィー工程
によりフォトレジストのパターニングを行った後、Ｃ₂
Ｆ₆等のエッチングガスを用いてシリコン酸化膜８８を
エッチングする。このとき、エッチングガスにＣ₂Ｆ₆ガ
スを用いれば、埋め込み導電体９２又はシリコン窒化膜
８６でエッチングを自動的に停止することができる。

【０１７９】続いて、フォトレジストを除去し、メモリ
セルトランジスタのドレイン拡散層２６上の埋め込み導
電体９２上に開口されたスルーホール３８、メモリセル
トランジスタのソース拡散層２４上の埋め込み導電体９
２上に開口されたスルーホール４０、底部に埋め込み導
電体９２が形成された周辺回路領域のスルーホール６０
が形成された層間絶縁膜３６を形成する（図２４
（ａ））。

【０１８０】この後、第３実施形態の図１７（ａ）以降
に示す製造工程と同様にして、キャパシタ、ビット線、
配線層等を形成し、図２４（ｂ）に示す１トランジス
タ、１キャパシタからなるＤＲＡＭを構成する。このよ
うに、本実施形態によれば、アスペクト比の大きいスル
ーホール等を形成する際に、予めシリコン基板と接する
領域に埋め込み導電体を形成してオーミックコンタクト
を形成したので、素子の集積化が進み、これらスルーホ
ールが微細かつ深くなった場合にも、スルーホール底部
でのコンタクト特性を確保することができる。

【０１８１】なお、上記実施形態では、リソグラフィー
工程を１工程追加して埋め込み導電体９２を形成した
が、例えばJ.R.Pfiesterが開示しているサリサイドプロ
セス（SALICIDE：Self-ALIgned siliCIDE； Technical
Digest IEDM 1990, p.241 (1990)）を用いれば、リソグ
ラフィー工程を追加することなくコンタクト用の導電体
をスルーホール底部に形成することができる。

【０１８２】即ち、ゲート電極２０、２２を覆う絶縁膜
４２を形成後、半導体基板１０全面に、スパッタ法によ
り、例えばＴｉ膜を堆積する。その後熱処理を行うと、
半導体基板１０のシリコンと、堆積したＴｉ膜とが直接
接触した領域、例えばソース拡散層２４、ドレイン拡散
層２６、３４上においてのみ、シリサイド化反応が生ず
る。

【０１８３】次いで、未反応のＴｉ膜を、例えば王水に
より除去すれば、ソース拡散層２４、ドレイン拡散層２
６、３４上に自己整合的にチタンシリサイド膜を形成す
ることができる。この様にしてソース／ドレイン拡散層
上にチタンシリサイド膜を形成した後、第１乃至第４実
施形態のいずれかに記載した半導体記憶装置の製造方法
と同様にして半導体基板装置を製造すれば、アスペクト
比の大きいスルーホール等を形成する際にも、スルーホ
ール底部でのコンタクト特性を確保することができる。

【０１８４】なお、サリサイドプロセスに適用できる他
の金属膜としては、例えば、Ｔａ（タンタル）、Ｗ（タ
ングステン）、Ｍｏ（モリブデン）等を用いることがで
きる。 ［第６実施形態］本発明の第６実施形態による半導体記
憶装置及びその製造方法を、図２５乃至図２８を用いて
説明する。図１乃至図６に示す第１実施形態の半導体記
憶装置及びその製造方法と同一の構成要素には同一の符
号を付して説明を省略又は簡略にする。

【０１８５】図２５は本実施形態による半導体記憶装置
の構造を示す概略断面図、図２６乃至図２８は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。第１実施形態による半導体記憶装置の製造方法で
は、図４（ａ）に示すように、コンタクト用導電膜４４
及びキャパシタ蓄積電極４６を形成する際には、Ｐを高
濃度に含んだ多結晶シリコン膜を成膜した後、層間絶縁
膜３６上の多結晶シリコン膜をＣＭＰ法により除去する
ことにより行った。

【０１８６】しかしながら、単に研磨したのでは、研磨
時に発生する紛状物がスルーホール３８、４０内に入り
込んでしまい、歩留りを低下させる虞がある。また、第
１実施形態による半導体記憶装置では、コンタクト用導
電膜４４とキャパシタ蓄積電極４６を同一膜により形成
するので、コンタクト用導電膜４４をを厚くすればキャ
パシタ蓄積電極４６のスルーホール４０内面の表面積が
減少してしまう。このため、コンタクト用導電膜４４の
抵抗値を下げるためにはキャパシタ容量が犠牲となって
しまう。

【０１８７】２５６ＭＤＲＡＭ程度までであれば、スル
ーホール４０の深さを２μｍ以下に設定することができ
るので、コンタクト用導電膜４４の抵抗は問題とならな
いが、更に集積度が向上してスルーホール４０を深く、
コンタクト用導電膜４４の厚さを薄くすると、それに伴
うコンタクト用導電膜４４の抵抗増大が深刻な問題とな
る。

【０１８８】本実施形態では、コンタクト用導電膜４
４、キャパシタ蓄積電極４６を形成する際の研磨工程に
おいて、スルーホール３８、４０内に紛状物が残留する
ことを防止でき、且つ、キャパシタ容量を犠牲にするこ
となくコンタクト用導電膜４４を低抵抗化できる半導体
記憶装置及びその製造方法を提供する。本実施形態によ
る半導体記憶装置は、スルーホール３８、４０内に、柱
状導電体１１２、１１４がそれぞれ形成されていること
に特徴がある。

【０１８９】即ち、スルーホール３８内には、底部にお
いてコンタクト用導電膜４４と接続され、その側壁部に
キャパシタ誘電体膜４８が形成された柱状導電体１１２
が形成されており、スルーホール４０内には、底部にお
いてキャパシタ蓄積電極４６と接続され、その側壁部に
キャパシタ誘電体膜４８が形成された柱状導電体１１４
が形成されている。

【０１９０】このように柱状導電体を設けることによ
り、スルーホール３８では、ドレイン拡散層２６とビッ
ト線６２とを接続する電気経路が、コンタクト用導電膜
４４と、柱状導電体１１２とにより構成されるので、ビ
ット線コンタクト部における電気抵抗を大幅に減少する
ことができる。また、スルーホール４０内に柱状導電体
１１４を設けることにより、その側壁部にもキャパシタ
誘電体膜４８が形成されるので、キャパシタの面積が増
加され、キャパシタ容量を大幅に増加することができ
る。

【０１９１】次に、本実施形態による半導体記憶装置の
製造方法を説明する。まず、図３（ａ）乃至図３（ｄ）
に記載の第１実施形態による半導体記憶装置の製造方法
と同様にして、ドレイン拡散層２６上にスルーホール３
８が形成され、ソース拡散層２４上にスルーホール４０
が形成された層間絶縁膜３６を形成する（図２６
（ａ））。スルーホール３８のサイズは、例えば０．３
×０．３μｍ、スルーホール４０のサイズは、例えば
０．３×０．６μｍとする。

【０１９２】次いで、Ｐを高濃度に含んだ多結晶シリコ
ン膜１０６をＣＶＤ法により膜厚約３０ｎｍ成膜する。
続いて、例えばＴＥＯＳ（tetraethoxysilane：オルト
ケイ酸エチル）を主原料ガスとして用いたＣＶＤ法によ
りシリコン酸化膜を膜厚約８０ｎｍ成長した後、全面を
ＲＩＥ法により垂直方向にエッチングして、サイドウォ
ール１０８を形成する（図２６（ｂ））。

【０１９３】この結果、スルーホール３８内には、［３
００−２×（３０＋８０）］×［３００−２×（３０＋
８０）］ｎｍ、即ち、８０×８０ｎｍの隙間が残り、ス
ルーホール４０内には、［３００−２×（３０＋８
０）］×［６００−２×（３０＋８０）］ｎｍ、即ち、
８０×３８０ｎｍの隙間が残っている。この後、膜厚約
２００ｎｍの多結晶シリコン膜１１０をＣＶＤ法により
堆積する（図２７（ａ））。堆積する多結晶シリコン膜
１１０の膜厚は、スルーホール３８、４０内の隙間が完
全に埋め込まれ、全体がほぼ平坦になるように設定する
ことが望ましい。

【０１９４】次いで、ＣＭＰ法により表面全体を研磨す
る。この際、サイドウォール１０８の上面が完全に露出
するように、多少のオーバー研磨を行う。これにより、
スルーホール３８内には、多結晶シリコン膜１０６より
なるコンタクト用導電膜４４と、多結晶シリコン膜１１
０よりなる柱状導電体１１２と、サイドウォール１０８
とが完全に埋め込まれ、スルーホール４０内には、多結
晶シリコン膜１０６よりなるキャパシタ蓄積電極４６
と、多結晶シリコン膜１１０よりなる柱状導電体１１４
と、サイドウォール１０８とが完全に埋め込まれた状態
で、表面が平坦化される（図２７（ｂ））。

【０１９５】続いて、例えばＨＦ：ＮＨ₄Ｆ＝１：５の
溶液に基板を浸漬することにより、サイドウォール１０
８を選択的に除去する。これにより、スルーホール３
８、４０内には、空隙１１６が形成される（図２８
（ａ））。この後、例えば、図４（ｂ）乃至図６（ｂ）
に示す第１実施形態による半導体記憶装置の製造方法と
同様の手順により、キャパシタ誘電体膜４８、キャパシ
タ対向電極５４、ビット線６２、配線７０等を形成する
（図２８（ｂ））。

【０１９６】このように、本実施形態によれば、スルー
ホール４０内に柱状導電体１１４を形成することによ
り、キャパシタ蓄積電極４６の他に、柱状導電体１１４
もキャパシタ蓄積電極として機能するので、柱状導電体
１１４の表面積の分だけキャパシタ表面積を増加するこ
とができる。従って、図１に示す半導体記憶装置と同一
の容量値を得る場合にも、スルーホール４０の深さを浅
くすることができる。

【０１９７】また、ビット線コンタクト部の引き出し電
極は、コンタクト用導電膜４４と柱状導電体１１２とに
より形成されるので、引き出し電極の低抵抗化を図るこ
とができる。また、上述のようにキャパシタ容量を増加
できることから、スルーホール３８を浅くすることも可
能となり、引き出し電極の更なる低抵抗化を図ることが
できる。

【０１９８】なお、本実施形態による半導体記憶装置で
は、図７に示す第１実施形態の変形例による半導体記憶
装置と同様の構造により、周辺回路用コンタクトホール
６０を形成しているが、他の構造であってもよい。例え
ば、図２に示す第１実施形態による半導体記憶装置のよ
うに、配線層６８上にビアホール６６を開口し、配線層
７０を形成してもよい。 ［第７実施形態］本発明の第７実施形態による半導体記
憶装置及びその製造方法を、図２９乃至図３１を用いて
説明する。図１乃至図７に示す第１実施形態の半導体記
憶装置及びその製造方法と同一の構成要素には同一の符
号を付して説明を省略又は簡略にする。

【０１９９】図２９は本実施形態による半導体記憶装置
の構造を示す概略断面図、図３０及び図３１は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。図７に示す第１実施形態の変形例による半導体記
憶装置では、周辺回路のスルーホール６０を層間絶縁膜
６４の形成後に開口し、配線層７０がキャパシタ対向電
極５４と、周辺回路用トランジスタのソース／ドレイン
拡散層３４とに直接コンタクトするように構成すること
により、リソグラフィー工程の削減を図っている。

【０２００】しかしながら、配線層７０は、周辺回路用
トランジスタのソース／ドレイン拡散層３４、キャパシ
タ対向電極５４、ビット線６２等に同時に接続する必要
があるため、スルーホール６０やコンタクトホール５９
等の深さは非常に深いものから浅いものまで様々となっ
ている。こうした深さの顕著に異なるするホールエッチ
ングにおいては、ビット線６２及び対向電極５４表面が
露出してから、周辺回路用トランジスタのソース／ドレ
イン拡散層３４が露出するまでに長時間を要し、この間
ビット線６２及び対向電極表面はエッチングガスに曝さ
れ続ける。特に、ビット線６２をタングステン等の柱状
結晶金属薄膜で形成した場合、結晶間の隙間を通して下
地絶縁膜がエッチングされる等のダメージが入り、結果
としてビット線６２とシリコン基板１０とがショートし
てしまう虞がある。

【０２０１】本実施形態では、様々な深さのスルーホー
ルを同時に形成できる半導体記憶装置及びその製造方法
について提供する。本実施形態による半導体記憶装置
は、キャパシタ対向電極５４上に、層間絶縁膜６４、３
６とはエッチング特性の異なる膜よりなる層間絶縁膜５
３が形成されており、ビット線６２と上層の配線層７０
とを接続するコンタクトホール１２０を形成する領域の
ビット線６２下部には、導電膜１２４と、層間絶縁膜６
４、３６とはエッチング特性の異なる絶縁膜１２６との
積層膜１１８よりなるエッチングストッパが配置されて
いることに特徴がある。

【０２０２】即ち、層間絶縁膜６４上に形成された配線
層７０は、スルーホール１２２を介して周辺回路用トラ
ンジスタのゲート電極２２に接続され、スルーホール６
０を介して周辺回路用トランジスタのソース／ドレイン
拡散層３４に接続され、コンタクトホール５９を介して
キャパシタ対向電極５４に接続され、コンタクトホール
１２０を介してビット線６２に接続されている。キャパ
シタ対向電極５４上には、シリコン窒化膜よりなる層間
絶縁膜５３が形成されている。ビット線６２上に開口す
るコンタクトホール１２０の下部には、導電膜１２４
と、シリコン窒化膜よりなる絶縁膜１２６により構成さ
れた積層膜１１８が配置されている。

【０２０３】次に、本実施形態による半導体記憶装置の
製造方法について図３０及び図３１を用いて説明する。
まず、図３（ａ）乃至図５（ａ）に示す第１実施形態に
よる半導体記憶装置の製造方法と同様の手順により、キ
ャパシタ対向電極５４を形成する。このとき、ビット線
と上層の配線層とのコンタクトを形成すべき領域には、
キャパシタ対向電極５４と同一膜により形成された導電
膜１２４と、層間絶縁膜５３と同一膜により形成された
絶縁膜１２６とよりなる積層膜１１８を予め配置してお
く（図３０（ａ））。なお、層間絶縁膜５３は、層間絶
縁膜３６及び上層に堆積する層間絶縁膜６４とエッチン
グ特性の異なる材料、例えばシリコン窒化膜により形成
する。

【０２０４】次いで、全面に層間絶縁膜６４を堆積して
表面の平坦化を行った後、通常のリソグラフィー技術に
より、スルーホール及びコンタクトホールのパターンが
形成されたフォトレジスト７２を形成する。続いて、フ
ォトレジスト７２をマスクとして層間絶縁膜６４及び層
間絶縁膜３６をエッチングする。層間絶縁膜６４、３６
のエッチングの際には、層間絶縁膜５３に対して十分選
択比がとれる条件にて行う。

【０２０５】このとき、キャパシタ対向電極５４上に形
成するコンタクトホール５９と、ビット線６２上に形成
するコンタクトホール１２０は、周辺回路用トランジス
タのソース／ドレイン拡散層３６上に開口するスルーホ
ール６０及び周辺回路用トランジスタのゲート電極２２
上に開口するスルーホール１２２と比較して浅いので、
スルーホール６０、１２２が完全に開口する前にビット
線６２上の層間絶縁膜６４が完全に除去され、ビット線
６２表面がエッチングガスに曝される。キャパシタ対向
電極５４上には層間絶縁膜５３が露出するが、層間絶縁
膜５３は、シリコン酸化膜よりなる層間絶縁膜６４とは
エッチング特性の異なるシリコン窒化膜により形成され
ているため、ほとんどエッチングされない（図３０
（ｂ））。

【０２０６】更にエッチングを継続することにより、周
辺回路用トランジスタのソース／ドレイン拡散層３６が
露出する（図３１（ａ））。このとき、ビット線６２が
柱状結晶よりなる材料、例えばタングステン膜により形
成されていると、結晶境界ではエッチングが下層膜にま
で達することがある。図３１（ａ）では、これを強調し
て、ビット線６２自体が消失してしまうように表現した
が、ビット線６２下部には、シリコン窒化膜よりなる絶
縁膜１２６が形成されているため、層間絶縁膜３６がダ
メージを受けることはない。

【０２０７】次いで、例えばＣＦ₄／ＣＨＦ₃／Ｈｅガス
を用いたエッチングにより、シリコン窒化膜を除去す
る。これにより、キャパシタ対向電極５４上の層間絶縁
膜５３、周辺回路用トランジスタのゲート電極２２上の
絶縁膜４２が除去され、スルーホール６０、１２２、コ
ンタクトホール５９、１２０が完全に開口される（図３
１（ｂ））。このときビット線６２下の絶縁膜１２６も
除去されるが、エッチングは、その下層の導電膜１２４
により停止する。

【０２０８】なお、ここで用いるエッチングガスは、シ
リコンのエッチング速度は遅く、また、残存するシリコ
ン窒化膜も厚くないため、エッチング時間を短く設定で
きる。従って、既に露出している周辺回路用トランジス
タのソース／ドレイン拡散層３６部のエッチングは無視
できるほどである。このようにして全てのスルーホール
及びコンタクトホールを、不都合なく形成することがで
きる。

【０２０９】このように、本実施形態によれば、ビット
線６２と上層の配線層とのコンタクトを形成する領域
に、予め積層膜１１８を形成しておくことにより、周辺
回路の深いスルーホール６０、１２０を形成する際に
も、ビット線６２下の層間絶縁膜３６がエッチングされ
ることがなく、ビット線６２と半導体基板１０等とのシ
ョートを防止することができる。 ［第８実施形態］本発明の第８実施形態による半導体記
憶装置及びその製造方法を、図３２乃至図３８を用いて
説明する。図１乃至図７に示す第１実施形態の半導体記
憶装置及びその製造方法と同一の構成要素には同一の符
号を付して説明を省略又は簡略にする。

【０２１０】図３２は第１実施形態による半導体記憶装
置の製造方法における課題を説明する図、図３３は本実
施形態による半導体記憶装置の構造を示す平面図、図３
４は本実施形態による半導体記憶装置の構造を示す概略
断面図、図３５乃至図３８は本実施形態による半導体記
憶装置の製造方法を示す工程断面図である。図３乃至図
６に示す第１実施形態による半導体記憶装置の製造方法
では、コンタクト用導電膜４４及びキャパシタ蓄積電極
４６が、メモリセルトランジスタのゲート電極２０に自
己整合で形成されている。この方法によれば、ゲート電
極２０とスルーホール３８との間の位置合わせ余裕を考
慮する必要がなく、従って、メモリセル面積を小さくで
きるという利点がある。

【０２１１】しかしながら、メモリセルが微細化する
と、スルーホール３８の深さが急激に増大し、スルーホ
ールのエッチングも急激に難しくなる。以下に、第１実
施形態による半導体記憶装置における問題点を説明す
る。図３（ａ）〜（ｂ）に示す半導体記憶装置の製造方
法の過程において、ゲート電極２０となる多結晶シリコ
ン膜１２８上にシリコン窒化膜１８を堆積する際に、多
結晶シリコン膜１２８上にゴミ１３０が付着していたと
すると、その上に成長したシリコン窒化膜１８は、ゴミ
１３０が付着した領域において膨らんだ状態となる（図
３２（ａ））。

【０２１２】ゲート電極２０のパターンに加工されたフ
ォトレジスト７２をマスクとしてシリコン窒化膜１８を
エッチングすると、ゴミ１３０周辺の膜が膨れているた
め、その一部が残渣１３２として残留する（図３２
（ｂ））。この状態で下地の多結晶シリコン膜１２８を
エッチングすると、残渣１３２がマスクとして作用し、
多結晶シリコン膜１２８の一部が残渣１３４として残留
してしまう（図３２（ｃ））。

【０２１３】この後、図３（ｂ）乃至図３（ｄ）に示す
半導体記憶装置の製造方法と同様にしてスルーホール３
８、４０を形成すると、残渣１３４がスルーホール３８
内に露出してしまい、最終的にコンタクト用導電膜４４
と短絡することになる（図３２（ｄ））。このように、
第１実施形態による半導体記憶装置の構造はゴミに非常
に敏感であり、これによって歩留りの低下をもたらす虞
がある。単に歩留りが低下するのみであれば冗長等の方
法によって救済が可能であるが、ビット線６２とワード
線２０との短絡は深刻な問題となる。即ち、待機時にお
いて、ビット線６２の電位は電源電圧の半分に設定さ
れ、ワード線２０の電位は零に設定されているので、ビ
ット線６２からワード線２０に定常的に電流が流れるこ
とになる。これにより、待機時の消費電流が増大してし
まい、通常の冗長では救済ができなくなってしまう。

【０２１４】本実施形態では、上述のような第１実施形
態の課題を解決できる半導体記憶装置及び製造方法を提
供する。本実施形態による半導体記憶装置は、図３３の
平面図及び図３４の断面図に示すように、ビット線６２
とドレイン拡散層２６とを接続する微細なスルーホール
３８と、キャパシタ蓄積電極４６のコンタクト用の微細
なスルーホール４０とが形成されており、キャパシタ蓄
積電極３６は、スルーホール４０上に開口された大きな
開口１４２内に形成されていることに特徴がある。

【０２１５】このように構成することにより、スルーホ
ール３８内に埋め込まれたコンタクト用導電膜４４は、
ゲート電極２０と十分離間して形成することができるの
で、ゲート電極２０とビット線６２との短絡を大幅に減
少することができる。また、スルーホール４０内に埋め
込まれた多結晶シリコン膜１４０は開口１４２内に柱状
の突起物として存在するので、キャパシタ容量を増加す
ることができる。

【０２１６】次に、本実施形態による半導体記憶装置の
製造方法を説明する。まず、シリコン基板１０の主表面
上に、例えば通常のＬＯＣＯＳ法により膜厚約３００ｎ
ｍの素子分離膜１２を形成し、素子領域１４を画定す
る。次いで、熱酸化法により、素子領域１４に膜厚約１
０ｎｍのゲート酸化膜１６を形成する。続いて、Ｐを高
濃度に含んだ膜厚約１５０ｎｍの多結晶シリコン膜をＣ
ＶＤ法により成膜した後、通常のリソグラフィー技術と
エッチング技術を用いて多結晶シリコン膜をパターニン
グし、ゲート電極２０を形成する。

【０２１７】なお、本実施形態では多結晶シリコン膜単
層のみをパターニングしてゲート電極２０を形成した
が、第１実施形態に示したように、多結晶シリコン膜と
シリコン窒化膜を連続して成膜し、この積層膜を同時に
パターニングしてもよい。この場合、後にスルーホール
３８、４０を形成する際に、誤ってゲート電極２０がス
ルーホール３８、４０内に露出することを防止すること
ができる。

【０２１８】この後、ゲート電極２０をマスクとして、
例えばＰイオンを加速エネルギー２０ｋｅＶ、注入量２
×１０¹³ｃｍ^-2の条件でイオン注入し、メモリセルトラ
ンジスタのソース拡散層２４、ドレイン拡散層２６を形
成する。なお、本実施形態では図示しないが、このよう
に形成した拡散層は、周辺回路用Ｎ型トランジスタにお
けるＬＤＤ構造のｎ^-層となる（図３５（ａ））。

【０２１９】次いで、ＣＶＤ法により膜厚約１００ｎｍ
のシリコン窒化膜を成膜した後に異方性エッチングを行
い、ゲート電極２０の側壁にサイドウォール窒化膜３０
を自己整合で形成する（図３５（ｂ））。なお、形成す
るサイドウォールはシリコン酸化膜であってもよい。続
いて、周辺回路のＮ型トランジスタ領域（図示せず）
に、例えばＡｓイオンを加速エネルギー４０ｋｅＶ、注
入量４×１０¹⁵ｃｍ^-2の条件で選択的にイオン注入し、
周辺回路のＮ形トランジスタのソース／ドレイン拡散層
を形成する。これにより、ＬＤＤ構造の周辺回路用トラ
ンジスタを形成する。

【０２２０】その後、ＣＶＤ法によりＢＰＳＧ膜を約２
μｍ堆積し、層間絶縁膜３６を形成する。次いで、層間
絶縁膜３６上に、膜厚約１００ｎｍの多結晶シリコン膜
をＣＶＤ法により堆積した後、。通常のリソグラフィー
技術とエッチング技術を用いて多結晶シリコン膜をパタ
ーニングし、多結晶シリコンパターン１３６を形成す
る。

【０２２１】続いて、膜厚約１５０ｎｍの多結晶シリコ
ン膜を堆積した後にＲＩＥ法によりエッチングし、パタ
ーニングされた多結晶シリコンパターン１３６の側壁に
多結晶シリコンサイドウォール１３８を形成する（図３
５（ｃ））。この後、このように形成した多結晶シリコ
ンパターン１３６と、多結晶シリコンサイドウォール１
３８をマスクとして層間絶縁膜３６をエッチングし、ソ
ース拡散層２４上に開口されたスルーホール４０と、ド
レイン拡散層２６上に開口されたスルーホール３８を形
成する（図３６（ａ））。

【０２２２】このように形成したスルーホール３８、４
０は多結晶シリコンパターン１３６と多結晶シリコンサ
イドウォール１３８とをマスクとして開口するので、露
光装置の最小解像寸法以下のサイズ、例えば０．１μｍ
の微細な開口を形成することができる。なお、スルーホ
ール３８、４０を形成する上記の方法では、相当の工程
数が必要であるが、このようなスルーホール３８、４０
を使用する箇所を、例えばメモリセルのみに限定すれ
ば、電子線描画法を用いたリソグラフィー技術によって
形成することも可能となる。一般に、電子線描画による
リソグラフィーではスループットが長くなるが、使用す
る箇所を限定することにより、上記の方法による工程数
の差と相殺され、スループットを短縮できる可能性があ
る。

【０２２３】次いで、膜厚約１００ｎｍの多結晶シリコ
ン膜１４０をＣＶＤ法により堆積し、スルーホール３
８、４０を埋め込む（図３６（ｂ））。なお、この工程
は必ずしも必要ではないが、キャパシタ容量を増加する
うえで、また、エッチングの際のダメージから下地基板
を保護するうえで有効である。これに関しては後述す
る。

【０２２４】続いて、通常のリソグラフィー技術及びエ
ッチング技術により多結晶シリコン膜１４０、多結晶シ
リコンパターン１３６、多結晶シリコンサイドウォール
１３８、層間絶縁膜３６をパターニングし、キャパシタ
を形成する領域に開口１４２を形成する（図３７
（ａ））。このとき、スルーホール４０に埋め込まれて
いた多結晶シリコン膜１４０は柱状の突起として残留す
るので、スルーホール４０下のシリコン基板１０表面は
エッチングダメージを直接受けることはない。

【０２２５】なお、層間絶縁膜３６のエッチングでは、
膜の途中でエッチングを停止する必要がある。エッチン
グの精度を十分に得られない場合等には、層間絶縁膜３
６を、例えばシリコン窒化膜とＢＰＳＧ膜よりなる積層
膜として、開口１４２のエッチングをシリコン窒化膜で
ストップするようにしてもよい。こうすることにより工
程数が増加するが、開口１４２の深さ制御が容易にな
り、キャパシタ容量のばらつきが減少し、特性を安定化
することができる。

【０２２６】この後、膜厚約２０ｎｍの多結晶シリコン
膜をＣＶＤ法により堆積し、表面に層間絶縁膜３６が露
出するまでＣＭＰ法により研磨する。こうすることによ
り、開口１４２部にはキャパシタ蓄積電極４６が形成さ
れ、スルーホール３８部にはコンタクト用導電膜４４が
形成される（図３７（ｂ））。なお、開口１４２内に
は、柱状の突起として残留した多結晶シリコン膜１４０
が存在するため、キャパシタ蓄積電極４６の表面積は増
加する。これにより、キャパシタ容量を増加することが
できる。

【０２２７】このようにしてコンタクト用導電膜４４、
キャパシタ蓄積電極４６を形成した後、例えば図３
（ｂ）乃至図６に示す第１実施形態による半導体記憶装
置の製造方法と同様にして、キャパシタ誘電体膜４８、
キャパシタ対向電極５４、ビット線６２、配線７０等を
形成する（図３８）。このように、本実施形態によれ
ば、ソース拡散層２４上に開口するスルーホール４０、
ドレイン拡散層２６上に開口するスルーホール３８の開
口径を極めて小さくすることができるので、ゲート電極
２０のエッチング残渣が生じた場合にも、ビット線６２
とゲート電極２０との短絡を大きく減少することができ
る。

【０２２８】また、キャパシタ蓄積電極５４の面積は、
別途形成される開口１４２によって決定されるので、蓄
積電極５４面積を減少することなく上記の効果を得るこ
とができる。また、開口１４２を形成する前に多結晶シ
リコン膜１４０を堆積することにより、柱状の突起物を
開口１４２内に残留するので、キャパシタ容量を増加す
ることができる。これにより、一定の蓄積容量を達成す
るためのスルーホールの深さを減少することができる。

【０２２９】なお、上記実施形態では、スルーホール３
８、４０に埋め込む導電膜として多結晶シリコン膜を用
いたが、例えば、第３実施形態に示したような種々の導
電体を用いてもよい。 ［第９実施形態］本発明の第９実施形態による半導体記
憶装置の製造方法を、図３９及び図４０を用いて説明す
る。図１乃至図７に示す第１実施形態、又は図１５乃至
図１８に示す第３実施形態の半導体記憶装置及びその製
造方法と同一の構成要素には同一の符号を付して説明を
省略又は簡略にする。

【０２３０】図３９及び図４０は本実施形態による半導
体記憶装置の製造方法を示す工程断面図である。第１実
施形態による半導体記憶装置の製造方法では、図４
（ａ）に示すように、コンタクト用導電膜４４及びキャ
パシタ蓄積電極４６を形成する際には、Ｐを高濃度に含
んだ多結晶シリコン膜を成膜した後、層間絶縁膜３６上
の多結晶シリコン膜をＣＭＰ法により除去することによ
り行った。

【０２３１】また、第３実施形態による半導体記憶装置
の製造方法では、図１７（ａ）に示すように、コンタク
ト用導電膜４４、キャパシタ蓄積電極４６、導電膜８０
を形成する際には、Ｔｉ膜とＴｉＮ膜とを連続して成膜
した後、層間絶縁膜３６上のＴｉＮ膜及びＴｉ膜をＣＭ
Ｐ法により除去することにより行った。しかしながら、
第６実施形態において示したように、このようにしてス
ルーホール３８、４０、６０内にコンタクト用導電膜４
４、キャパシタ蓄積電極４６、導電膜８０を形成する
と、研磨時に発生する紛状物等がスルーホール３８、４
０、６０内に入り込んでしまい、歩留りを低下させる虞
がある。

【０２３２】また、スルーホール４０内に紛状物等が入
り込むと、スルーホール４０が埋め尽くされ、容量を確
保することができなくなるばかりか、耐圧まで劣化して
しまう。更に、ＣＭＰ法の代わりにリソグラフィー技術
を用い、スルーホール３８、スルーホール４０、スルー
ホール６０内にフォトレジストを残存させた後、このフ
ォトレジストをマスクとしてＴｉ膜及びＴｉＮ膜をエッ
チング除去する方法を第３実施形態において示したが、
この方法では、エンドポイントでエッチングを制御する
ことができない。

【０２３３】また、時間による制御では、スルーホール
３８、４０、６０内以外での場所に残渣が残ると、例え
ばビット線６２とキャパシタ蓄積電極４６が短絡するた
め、オーバーエッチングを必要とするが、オーバーエッ
チングを行うとスルーホール４０側壁のキャパシタ蓄積
電極４６までもがエッチングされるため、キャパシタ容
量が減少してしまう。

【０２３４】本実施形態では、スルーホール３８、４
０、６０内に紛状物等が入り込むことなく、ＣＭＰ法に
よりコンタクト用導電膜４４、キャパシタ蓄積電極４
６、導電膜８０を形成できる半導体記憶装置の製造方法
を提供する。以下の説明では、第３実施形態による半導
体記憶装置の製造方法に適用する場合の実施形態を示す
が、他の実施形態による半導体記憶装置の製造方法に適
用することもできる。

【０２３５】まず、図１６（ａ）乃至図１６（ｃ）に示
す第３実施形態による半導体記憶装置の製造方法と同様
にして、層間絶縁膜３６にスルーホール３８、４０、６
０を形成する。次いで、膜厚約１０ｎｍのＴｉ膜と膜厚
約３０ｎｍのＴｉＮ膜をＣＶＤ法により連続して成膜
し、導電膜１４４を形成する（図３９（ａ））。

【０２３６】続いて、顔料入りのレジストを表面に塗布
し、膜厚約２μｍのフォトレジスト７２を形成する。こ
れにより、スルーホール３８、４０、６０内はフォトレ
ジスト７２によって完全に埋め込まれる（図３９
（ｂ））。なお、フォトレジスト７２の代わりに感光性
ポリイミドを用いてもよい。この後、フォトレジスト７
２表面を全面露光し、スルーホール３８、４０、６０内
のみにフォトレジスト７２を残す（図４０（ａ））。

【０２３７】次いで、層間絶縁膜３６上の導電膜１４４
をＣＭＰ法により除去する。このときには、スルーホー
ル３８、４０、６０内にはフォトレジスト７２が埋め込
まれているため、研磨により発生する紛状物等はスルー
ホール３８、４０、６０内には入り込まない。こうし
て、コンタクト用導電膜４４、キャパシタ蓄積電極４
６、導電膜８０を形成する。

【０２３８】なお、フォトレジスト７２を全面露光せず
に、フォトレジスト７２、ＴｉＮ膜及びＴｉ膜をＣＭＰ
法により除去してもよい。続いて、スルーホール３８、
４０、６０内に残留するフォトレジスト７２を過酸化水
素水により除去する（図４０（ｂ））。この後、図１７
（ａ）乃至図１８（ｂ）に示す製造方法により半導体記
憶装置を形成する。

【０２３９】このように、本実施形態によれば、コンタ
クト用導電膜４４、キャパシタ蓄積電極４６、導電膜８
０を形成する際の研磨工程前において、スルーホール３
８、４０、６０内にフォトレジスト７２を埋め込んだの
で、研磨の際に発生する紛状物や研磨剤がスルーホール
３８、４０、６０内に入り込むことはなく、これに起因
する歩留り低下を防止することができる。

【０２４０】なお、上記実施形態では、第３実施形態に
よる半導体記憶装置と同様にして、ビット線コンタクト
部と周辺回路領域のコンタクト部とを同一の構造で形成
したが、第１実施形態又は第２実施形態による半導体記
憶装置のように周辺回路領域のコンタクトを形成しても
よい。また、上記実施形態による半導体記憶装置の構造
は、本発明による他の実施形態にも適用することができ
る。 ［第１０実施形態］本発明の第１０実施形態による半導
体記憶装置及びその製造方法を、図４１乃至図４３を用
いて説明する。第９実施形態の半導体記憶装置及びその
製造方法と同一の構成要素には同一の符号を付して説明
を省略又は簡略にする。

【０２４１】図４１は本実施形態による半導体記憶装置
の構造を示す概略断面図、図４２及び図４３は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。本実施形態では、第９実施形態と同様に、スルー
ホール内に紛状物等が入り込むことなく、ＣＭＰ法によ
りコンタクト用導電膜、キャパシタ蓄積電極等を形成で
きる半導体記憶装置の製造方法を提供する。

【０２４２】本実施形態による半導体記憶装置は、層間
絶縁膜３６の最上部に、層間絶縁膜３６とはエッチング
特性の異なる絶縁膜が形成されていることに特徴があ
る。次に、本実施形態による半導体記憶装置の製造方法
を説明する。まず、図１６（ａ）及び図１６（ｂ）に示
す第３実施形態による半導体記憶装置の製造方法と同様
にして、半導体基板１０上にメモリセルトランジスタ及
び周辺回路用トランジスタを形成する。

【０２４３】次いで、膜厚約２μｍのシリコン酸化膜と
膜厚約５０ｎｍのシリコン窒化膜を、ＣＶＤ法により連
続して成膜し、最上部にシリコン窒化膜１４６が形成さ
れた層間絶縁膜３６を形成する。続いて、シリコン窒化
膜とシリコン酸化膜よりなる二層構造の層間絶縁膜３６
にスルーホール３８、４０、６０を開口する（図４２
（ａ））。

【０２４４】この後、膜厚約１０ｎｍのＴｉ膜、膜厚約
３０ｎｍのＴｉＮ膜よりなる導電膜１４４、膜厚約０．
１５μｍのシリコン酸化膜１４８をＣＶＤ法により堆積
する（図４２（ｂ））。スルーホール３８、４０、６０
内は、シリコン酸化膜１４８により完全に埋め込まれ
る。次いで、ＣＭＰ法により、シリコン酸化膜１４８を
導電膜１４４上まで除去し、続いて、導電膜１４４をシ
リコン窒化膜１４６上まで除去する（図４３（ａ））。
こうして、コンタクト用導電膜４４、キャパシタ蓄積電
極４６、導電膜８０を形成する。

【０２４５】このようにしてコンタクト用導電膜４４、
キャパシタ蓄積電極４６、導電膜８０を形成すれば、導
電膜１４４研磨時に発生する紛状物や研磨剤がスルーホ
ール３８、４０、６０内に入り込むことはない。続い
て、例えば弗酸系水溶液を用いたウェットエッチングに
よりシリコン酸化膜１４８を除去する（図４３
（ｂ））。

【０２４６】この後、図１７（ａ）乃至図１８（ｂ）に
示す製造方法により半導体記憶装置を形成する。このよ
うに、本実施形態によれば、コンタクト用導電膜４４、
キャパシタ蓄積電極４６、導電膜８０を形成する際の研
磨工程前において、スルーホール３８、４０、６０内に
シリコン酸化膜１４８を埋め込んだので、研磨の際に発
生する紛状物や研磨剤がスルーホール３８、４０、６０
内に入り込むことはなく、これに起因する歩留り低下を
防止することができる。 ［第１１実施形態］本発明の第１１実施形態による半導
体記憶装置及びその製造方法を、図４４乃至図４７を用
いて説明する。

【０２４７】図４４は本実施形態による半導体記憶装置
の構造を示す概略断面図、図４５乃至図４７は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。本実施形態による半導体記憶装置及びその製造法
では、第４及び第１０実施形態による半導体記憶装置の
製造方法を、両面シリンダキャパシタを有する半導体記
憶装置に応用している。

【０２４８】即ち、図４４に示すように、キャパシタ蓄
積電極４６は、シリコン酸化膜８４、シリコン窒化膜８
６よりなる層間絶縁膜に形成されたスルーホール４０の
内壁及び底部に形成されたコンタクト部４６ａと、その
上部に連続して形成された突出部４６ｂとにより構成さ
れている。キャパシタ誘電体膜４８は、キャパシタ蓄積
電極４６の内部と、突出部４６ｂの外壁を覆うように形
成されている。キャパシタ対向電極は、キャパシタ誘電
体膜４８を覆うように形成されている。このようにし
て、両面シリンダキャパシタが形成されている。

【０２４９】スルーホール４０が形成された層間絶縁膜
３６は、エッチング特性の異なる膜よりなる積層膜によ
り形成されている。即ち、本実施形態による半導体記憶
装置では、シリコン酸化膜８４、シリコン窒化膜８６に
より層間絶縁膜３６が形成されている。次に、本実施形
態による半導体記憶装置の製造方法を説明する。

【０２５０】まず、図２０（ａ）乃至図２１（ａ）に示
す第４実施形態による半導体記憶装置の製造方法と同様
の手順により、シリコン酸化膜８４、シリコン窒化膜８
６、シリコン酸化膜８８の三層構造よりなる層間絶縁膜
を形成し、スルーホール４０を開口する。なお、第４実
施形態による半導体記憶装置の製造方法では、ドレイン
拡散層２６上に開口するスルーホール３８を同時に形成
するが、本実施形態では形成しない（図４５（ａ））。

【０２５１】次いで、膜厚約５０ｎｍの、高濃度にＰを
ドープした多結晶シリコン膜よりなる導電膜１４４と、
膜厚約０．１５μｍのシリコン酸化膜１４８をＣＶＤ法
により堆積する（図４５（ｂ））。これにより、スルー
ホール４０内は、シリコン酸化膜１４８により完全に埋
め込まれる。続いて、ＣＭＰ法により、シリコン酸化膜
１４８を導電膜１４４上まで除去し、続いて、導電膜１
４４をシリコン酸化膜８８上まで除去する（図４６
（ａ））。こうして、キャパシタ蓄積電極４６を形成す
る。

【０２５２】このようにしてキャパシタ蓄積電極４６を
形成すれば、導電膜１４４研磨時に発生する紛状物や研
磨剤がスルーホール４０内に入り込むことはない。この
後、例えば弗酸系水溶液を用いたウェットエッチングを
行う。これにより、シリコン酸化膜１４８と、シリコン
酸化膜８８とがエッチングされ、キャパシタ蓄積電極４
６はシリンダ状の突起物として露出する（図４６
（ｂ））。

【０２５３】次いで、キャパシタ誘電体膜４８、キャパ
シタ対向電極５４を形成して両面シリンダ構造のキャパ
シタを形成し、層間絶縁膜６４を堆積する。続いて、層
間絶縁膜６４、シリコン窒化膜８６、シリコン酸化膜８
４を貫通するスルーホール３８を開口し、スルーホール
３８を埋め込むようにビット線６２を形成する（図４
７）。

【０２５４】このようにして半導体記憶装置を製造する
ことにより、両面シリンダ構造のキャパシタを有するＤ
ＲＡＭセルを形成することができる。このように、本実
施形態によれば、キャパシタ蓄積電極４６を形成する際
の研磨工程前において、スルーホール４０内にシリコン
酸化膜１４８を埋め込むことにより、研磨の際に発生す
る紛状物や研磨剤がスルーホール４０内に入り込むこと
はないので、シリンダキャパシタを有する半導体記憶装
置においても、これに起因する歩留り低下を防止するこ
とができる。

【０２５５】なお、上記実施形態では、層間絶縁膜６４
上に形成したビット線６２を直接ドレイン拡散層２６と
接続したが、第１実施形態による半導体記憶装置と同様
にして、キャパシタ蓄積電極４６と同時に形成したコン
タクト用導電膜４４を介して接続してもよい。 ［第１２実施形態］本発明の第１２実施形態による半導
体記憶装置の構造を、図４８及び図４９を用いて説明す
る。なお、上記第１乃至第３実施形態の半導体記憶装置
と同一の構成要素には同一の符号を付して説明を省略又
は簡略にする。

【０２５６】図４８は本実施形態による半導体記憶装置
の構造を示す平面図及び部分断面図、図４９は本実施形
態による半導体記憶装置の周辺回路構成例を示す図であ
る。上記第１乃至第３実施形態では、自己整合プロセス
を駆使することにより種々の合わせ余裕を不要とした。
従って、ワード線及びビット線を最小加工寸法のライン
アンドスペース（Ｌ／Ｓ）で配置することは可能であ
る。

【０２５７】しかし、最小加工寸法のＬ／Ｓでワード線
やビット線を加工するとすれば、コンタクトホールと配
線層とのオーバーラップ余裕等が確保できず、また、配
線を折り曲げることもできない。従って、このようなメ
モリセルを実現するためには、上記実施形態で示した他
に、周辺回路の配置等を考慮してパターンレイアウトを
行う必要がある。

【０２５８】本実施形態では、周辺回路のレイアウトを
考慮した上で、第１乃至第３実施形態による半導体記憶
装置を実現できる半導体記憶装置の構造を説明する。図
４８（ａ）に示すように、本実施形態による半導体記憶
装置は、最小加工寸法でパターニングされたビット線６
２とワード線２０が互いに直交するように配置されてい
る。このように配置した際に問題となるのは、ビット線
コンタクトホールとビット線とのオーバーラップ余裕等
である。

【０２５９】図４８（ａ）のＸ−Ｘ´部の断面図である
図４８（ｂ）に示すように、ビット線６２はコンタクト
用導電膜４４にコンタクトする必要があるので、コンタ
クト用導電膜４４はビット線コンタクトホール５８内に
露出する必要がある。しかしながら、ビット線６２をパ
ターニングする際の合わせズレによりビット線６２のパ
ターン端がビット線コンタクトホール５８内に形成され
てしまうと、ビット線６２形成の際のエッチングにより
コンタクト用導電膜４４等がエッチングされてしまい、
段差が増大するなどの不都合が生ずる。従って、図４８
（ａ）のＹ−Ｙ´部の断面図である図４８（ｃ）に示す
ように、ビット線コンタクトホール５８の幅はビット線
６２の幅よりも狭いことが要求される。一方、ビット線
６２は、スルーホール３８に埋め込まれた多結晶シリコ
ン膜５０と接続されるので、スルーホール３８内に埋め
込まれた多結晶シリコン膜５０とキャパシタ対向電極５
４が接続されたままにならないように、キャパシタ対向
電極５４をパターニングする際には、スルーホール３８
から十分に離間して形成する必要がある。従って、ビッ
ト線コンタクトホール５８は広いことが望ましい。

【０２６０】ビット線コンタクトホール５８に対する、
こうした相反する要請を満たす為には、コンタクト用導
電膜４４の厚さとサイドウォール酸化膜５６の幅を最適
化する必要がある。例えば、ビット線６２を０．３μｍ
のＬ／Ｓでパターニングし、スルーホールを０．３μｍ
で開口する場合には、ビット線コンタクトホール５８に
対するビット線６２の合わせズレを考慮してビット線６
２のオーバーラップを例えば０．０７μｍとし、多結晶
シリコン膜５０とキャパシタ対向電極５４との間隔を例
えば０．１μｍ確保する。

【０２６１】次いで、コンタクト用導電体膜４４の膜厚
とサイドウォール酸化膜５６の幅をを最適化して、上記
のパラメータを満足するようにする。例えば、コンタク
ト用導電膜４４の膜厚を０．０５μｍ、サイドウォール
酸化膜５６の幅を０．１２μｍとすれば、ワード線２０
方向のキャパシタ対向電極５４の間隔が０．４μｍ、ビ
ット線コンタクトホール５８の幅が０．１６μｍとな
る。

【０２６２】なお、ここに述べたビット線コンタクトホ
ール５８については、ビット線６２形成のエッチングの
際にコンタクト用導電膜４４等がエッチングされてしま
うのを防ぐのが目的であり、エッチングの制御を精密に
行えば図４８（ｃ）に示すビット線コンタクトホール５
８の幅がビット線６２の幅より広くてもかまわないこと
は勿論である。

【０２６３】このように、図４８（ｂ）、（ｃ）に示す
ようなビット線６２方向に伸びる長方形のビット線コン
タクトホール５８を形成することにより、最小のセル面
積を実現することができる。なお、このときのセル面積
は、０．７２μｍ²となる。次に、周辺回路の構成例を
示す。図４９に示すように、デコーダ９４及びセンスア
ンプ９６をメモリセル領域の両側に形成する。デコーダ
９４及びセンスアンプ９６をこのように配置することに
より、合わせ余裕を一切排除してメモリセル面積を縮小
した場合にも、周辺回路を問題なく配置することができ
る。

【０２６４】なお、本実施形態では、最小加工寸法のＬ
／Ｓでワード線やビット線を配置したので、ビット線６
２を途中で折り曲げることができない。従って、ペアに
なっているビット線を途中でツイストすることによりビ
ット線間の干渉を抑えるツイストビット線構造を採用す
ることはできない。また、ビット線上にシールド板を設
けてビット線間の干渉を抑えるシールドビット線構造を
採用するためには、製造工程の増加を避けられない。

【０２６５】しかし、ビット線の膜厚をビット線間隔よ
りも十分に薄くすれば、ビット線間の容量カップリング
を抑えることができるので、ビット線間の干渉を抑制す
ることが可能である。例えば、ビット線の構造をＷ膜
（５０ｎｍ）／ＴｉＮ膜（５０ｎｍ）／Ｔｉ膜（３０ｎ
ｍ）として、トータル膜厚を０．１３μｍとすれば、ビ
ット線間隔の０．３μｍの半分より小さくできるので、
ビット線間の干渉に対処することができる。

【０２６６】このように、本実施形態によれば、ビット
線コンタクトホールの構造を最適化することにより、最
小加工寸法でビット線を配置した場合にも、ビット線コ
ンタクトホールとビット線とのオーバーラップ余裕を確
保することができたので、メモリセル面積を大幅に縮小
した半導体記憶装置を構成することができる。また、デ
コーダ及びセンスアンプを、メモリセル領域の両側にそ
れぞれ設けたので、合わせ余裕を一切排除してメモリセ
ル面積を縮小した場合にも、周辺回路を問題なく配置す
ることができる。 ［第１３実施形態］本発明の第１３実施形態による半導
体記憶装置及びその製造方法を図５０乃至図５６を用い
て説明する。

【０２６７】図５０は本実施形態による半導体記憶装置
の構造を示す平面図、図５１は図５０の半導体記憶装置
のＡ−Ａ´部の断面を示す概略図、図５２乃至図５５は
本実施形態による半導体記憶装置の製造方法を示す工程
断面図、図５６は本実施形態の変形例による半導体記憶
装置の構造を示す概略断面図である。本実施形態では、
第８実施形態による半導体記憶装置及びその製造方法
に、ビット線及びキャパシタの他の形成方法を応用した
半導体記憶装置及びその製造方法を示す。

【０２６８】始めに本実施形態による半導体記憶装置の
構造を、図５０の平面図及び図５１の断面図を用いて説
明する。図５１は、基本的には図５０のＡ−Ａ´部の断
面を表したものであるが、ビット線６２及びスルーホー
ル３８の一部を仮想的に移動して示してある。即ち、図
５１では、図５０のＢ−Ｂ´部の断面と、Ａ−Ａ´部の
断面図とを同時に示してある。

【０２６９】シリコン基板１０には、素子分離膜１２に
より画定された素子領域１４が形成されている。素子領
域１４には、ソース拡散層２４とドレイン拡散層２６が
独立に形成されている。ソース拡散層２４とドレイン拡
散層２６間の半導体基板１０上には、ゲート酸化膜１６
を介してゲート電極２０が形成されている。こうして、
ゲート電極２０、ソース拡散層２４、ドレイン拡散層２
６からなるメモリセルトランジスタが構成されている。

【０２７０】ゲート電極２０と交差する方向にはビット
線６２が配されており、スルーホール３８を介してドレ
イン拡散層２６と接続されている。ソース拡散層２４上
には、スルーホール４０を介してキャパシタ蓄積電極４
６が接続されており、キャパシタ蓄積電極４６上に形成
されたキャパシタ誘電体膜４８、キャパシタ対向電極５
４とによりキャパシタが形成されている。キャパシタ上
部には層間絶縁膜６４を介して配線層７０が形成されて
おり、１トランジスタ、１キャパシタからなるＤＲＡＭ
が構成されている。

【０２７１】ここで、ゲート電極２０、すなわちワード
線の幅は０．２μｍであり、０．３μｍ間隔で配置され
ている。スルーホール３８、４０は、開口径０．１μｍ
であり、ゲート電極２０から０．１μｍ離間して形成さ
れている。ビット線６２の幅は０．２μｍであり、０．
３μｍ間隔で配置されている。スルーホール３８とのオ
ーバーラップは約０．０５μｍであり、スルーホール４
０との距離は約０．１μｍである。こうして、セル面積
０．５μｍ²を有するメモリセルが形成されている。

【０２７２】次に、本実施形態による半導体記憶装置の
製造方法を説明する。まず、シリコン基板１０の主表面
上に、例えば通常のＬＯＣＯＳ法により膜厚約３００ｎ
ｍの素子分離膜１２を形成し、素子領域１４を画定す
る。次いで、熱酸化法により、素子領域１４に膜厚約１
０ｎｍのゲート酸化膜１６を形成する。続いて、ＣＶＤ
法により、膜厚約１５０ｎｍの、Ｐを高濃度に含んだ多
結晶シリコン膜を成長した後、通常のリソグラフィー技
術とエッチング技術を用いて多結晶シリコン膜をパター
ンニングし、ゲート電極２０を形成する。

【０２７３】この後、素子分離膜１２及びゲート電極２
０をマスクとして、例えばＰイオンを加速エネルギー２
０ｋｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイオン注入
し、メモリセルトランジスタのソース拡散層２４、ドレ
イン拡散層２６を形成する（図５２（ａ））。次いで、
ＣＶＤ法により膜厚約５０ｎｍのシリコン酸化膜と、膜
厚約２００ｎｍのＢＰＳＧ膜を順次成長した後、リフロ
ーによりその表面を平坦化して層間絶縁膜１５０を形成
する。

【０２７４】続いて、膜厚約５０ｎｍの多結晶シリコン
膜１５８をＣＶＤ法により堆積し、通常のリソグラフィ
ー技術とエッチング技術を用いて幅約０．３μｍにパタ
ーニングする（図５２（ｂ））。この後、膜厚約１００
ｎｍの多結晶シリコン膜をＣＶＤ法により堆積し、ＲＩ
Ｅ法により垂直方向にエッチングし、パターニングした
多結晶シリコン膜１５８の側壁に多結晶シリコンサイド
ウォール１６０を形成する。幅０．３μｍの間隔に形成
された多結晶シリコンサイドウォール１６０により、そ
の間に露出する層間絶縁膜１５０の幅は約０．１μｍと
なる（図５２（ｃ））。

【０２７５】次いで、多結晶シリコン膜１５８及び多結
晶シリコンサイドウォール１６０をマスクとして層間絶
縁膜１５０をエッチングし、ドレイン拡散層２６上に開
口されたスルーホール３８と、ソース拡散層２４上に開
口されたスルーホール４０とを形成する（図５２
（ｄ））。このように形成したスルーホール３８、４０
の開口径は、多結晶シリコンサイドウォール１６０の間
隔とほぼ等しくなるので、前述の通り約０．１μｍとな
る。

【０２７６】なお、本実施形態では、多結晶シリコン膜
１５８及び多結晶シリコンサイドウォール１６０をマス
クとしてスルーホール３８、４０を開口することによ
り、露光装置の解像限界以下の加工を可能としている
が、第８実施形態による半導体記憶装置の製造方法にお
いて示したように、電子線描画法を用いてスルーホール
３８、４０を開口してもよい。いずれの方法を用いるこ
とによっても、通常のリソグラフィーによって形成でき
ない寸法のスルーホールを開口することができる。

【０２７７】続いて、膜厚約６０ｎｍの多結晶シリコン
膜と、膜厚約１００ｎｍのタングステンシリサイド膜
と、シリコン窒化膜とをＣＶＤ法により堆積し、通常の
リソグラフィー技術及びエッチング技術によりパターニ
ングする。これにより、上層がシリコン窒化膜１５６に
より覆われた、タングステンポリサイド構造のビット線
６２を形成する。

【０２７８】ビット線６２をパターニングする際には、
多結晶シリコン膜１５８、多結晶シリコンサイドウォー
ル１６０を同時にパターニングし、スルーホール４０内
には多結晶シリコン膜よりなる埋め込み導電体１６２が
残留するようにする（図５３（ａ））。なお、スルーホ
ール４０は、多結晶シリコンのみで埋め込まなくてもよ
い。例えば、多結晶シリコン膜とタングステンシリサイ
ド膜とによって埋め込んでもよいし、図５５に示すよう
に、多結晶シリコン膜とタングステンシリサイド膜とシ
リコン窒化膜とによって埋め込んでもよい。いずれの構
造であっても、コンタクトはスルーホール４０の底部全
体でとることができるので問題はない。

【０２７９】また、ビット線６２上に形成する絶縁膜
は、寄生容量を減らすためには誘電率の低いシリコン酸
化膜を用いることが望ましいが、ビット線６２上の絶縁
膜をエッチングストッパ膜として用いるときには適用が
困難となる。従って、エッチングストッパ膜として用い
る際には、シリコン酸化膜とシリコン窒化膜との積層膜
をビット線６２上に形成することも効果的である。

【０２８０】この後、膜厚約８０ｎｍのシリコン窒化膜
をＣＶＤ法により堆積し、ＲＩＥ法により垂直方向にエ
ッチングする。これにより、ビット線６２の側壁にサイ
ドウォール１６４が形成され、ビット線６２はシリコン
窒化膜１５６及びサイドウォール１６４により完全に覆
われる（図５３（ｂ））。次いで、膜厚約５００ｎｍの
多結晶シリコン膜をＣＶＤ法により堆積し、通常のリソ
グラフィー技術及びエッチング技術によりパターニング
し、キャパシタ蓄積電極４６を形成する（図５４
（ａ））。このようにしてキャパシタ蓄積電極４６を形
成することにより、マスク工程を用いることなく、キャ
パシタ蓄積電極４６をソース拡散層２４に接続すること
ができるので、従来の方法に比べてマスク工程を一工程
削減することができる。

【０２８１】続いて、膜厚約５ｎｍのシリコン窒化膜を
ＣＶＤ法により堆積した後にその表面を酸化し、キャパ
シタ誘電体膜４８を形成する。この後、膜厚約１００ｎ
ｍの多結晶シリコン膜をＣＶＤ法により堆積し、通常の
リソグラフィー技術及びエッチング技術によりパターニ
ングし、キャパシタ対向電極５４を形成する（図５４
（ｂ））。

【０２８２】次いで、膜厚約３００ｎｍのＢＰＳＧ膜を
ＣＶＤ法により堆積した後にリフローし、層間絶縁膜１
５４を形成する。続いて、周辺回路領域（図示せず）に
スルーホールを形成した後、タングステン等の金属材料
を堆積してパターニングし、配線層７０を形成する（図
５５）。このようにして、１トランジスタ、１キャパシ
タよりなるＤＲＡＭを構成する。

【０２８３】なお、上記実施形態では、メモリセルキャ
パシタの高さが大きく、周辺回路領域とメモリセル領域
との間の高低差が大きくなっているため、メモリセル上
の配線層７０はリラックスした線幅及び間隔としてい
る。このように、本実施形態によれば、キャパシタ蓄積
電極４６は、スルーホール３８と同時に形成されたスル
ーホール４０内にビット線６２形成と同時に埋め込まれ
た埋め込み導電体１６２を介してソース拡散層２４に接
続されている。このため、スルーホール４０の形成に新
たな工程を追加することなく、ビット線６２上のシリコ
ン窒化膜１５６がエッチング雰囲気に曝される時間を減
少することができる。

【０２８４】また、ビット線６２の上部及び側壁を絶縁
膜で覆う際に、埋め込み導電体１６２が露出するように
するので、従来の製造方法のように、キャパシタ蓄積電
極４６のコンタクト用スルーホールをマスク工程を用い
て形成する必要がなくなる。従って、マスク工程を１工
程削減することができる。 ［第１４実施形態］本発明の第１４実施形態による半導
体記憶装置及びその製造方法を図５６乃至図５８を用い
て説明する。

【０２８５】図５６は本実施形態による半導体記憶装置
の構造を示す概略断面図、図５７及び図５８は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。第１３実施形態による半導体記憶装置では、メモ
リセルキャパシタの高さが大きく、周辺回路領域とメモ
リセル領域との間の高低差が大きくなっているため、メ
モリセル上の配線層７０はリラックスした配線ルールで
設計しなければならない。本実施形態では、これを解決
する半導体記憶装置及びその製造方法を提供する。

【０２８６】本実施形態による半導体記憶装置は、周辺
回路領域に層間絶縁膜が形成されており、メモリセル領
域と周辺回路領域との高低差が小さくなっていることに
特徴がある。即ち、周辺回路領域では、層間絶縁膜１５
０、１５２、１５４よりなる三層構造により層間絶縁膜
が構成されており、メモリセル領域では、層間絶縁膜１
５０、１５４により層間絶縁膜が構成されている。この
ため、周辺回路領域では、層間絶縁膜１５２の分だけ層
間絶縁膜が厚くなっており、メモリセル領域と周辺回路
領域との高低差が小さくなっている。

【０２８７】次に、本実施形態による半導体記憶装置の
製造方法を説明する。まず、図５２（ａ）乃至図５３
（ｂ）に示す第１３実施形態による半導体記憶装置の製
造方法と同様の手順により、ビット線６２、埋め込み導
電体１６２まで形成する（図５７（ａ））。次いで、膜
厚約３００ｎｍのＢＰＳＧ膜をＣＶＤ法により堆積し、
リフロー又は研磨により表面の平坦な層間絶縁膜１５２
を形成する。

【０２８８】続いて、通常のリソグラフィー技術と、シ
リコン窒化膜でストップするエッチング方法を用いて層
間絶縁膜１５２に開口１６６を形成し、ビット線６２を
シリコン窒化膜１５６、サイドウォール１６４で覆った
状態で埋め込み導電体１６２を露出する（図５７
（ｂ））。この後、膜厚約２０ｎｍの多結晶シリコン膜
をＣＶＤ法により成長して表面を研磨し、開口１６６内
にキャパシタ蓄積電極４６を形成する。キャパシタ蓄積
電極４６は、スルーホール４０上部で埋め込み導電体１
６２と接続される（図５８（ａ））。

【０２８９】なお、研磨の際には、開口１６６内に紛状
物や研磨剤が入り込まないように、第９乃至第１１実施
形態による半導体記憶装置の製造方法を適用してもよ
い。次いで、例えば弗酸系水溶液を用いたウェットエッ
チングにより、層間絶縁膜１５２を５０ｎｍエッチング
する。このように層間絶縁膜１５２の上部をすると、キ
ャパシタ蓄積電極４６の露出する面積が増加するのでキ
ャパシタ容量は増加するが、メモリセル領域と周辺回路
領域との高低差は増加する。従って、高低差を特に問題
とするときには、エッチングを行わないことが望まし
い。

【０２９０】続いて、キャパシタ誘電体膜４８、キャパ
シタ対向電極５４、層間絶縁膜１５４、配線層７０を形
成し、１トランジスタ、１キャパシタよりなるＤＲＡＭ
を構成する（図５８（ｂ））。なお、本実施形態による
半導体記憶装置の製造方法では、メモリセル領域と周辺
回路領域とにおける層間絶縁膜１５４の表面段差を少な
くすることができるので、配線層７０は、第１３実施形
態による半導体記憶装置よりも厳しいルールで配置する
ことができる。

【０２９１】このように、本実施形態によれば、周辺回
路領域とメモリセル領域との高低差を小さくすることが
できるので、製造工程数を増加することなく配線層７０
の設計ルールを微細にすることができる。

【０２９２】

【発明の効果】以上の通り、本発明によれば、半導体基
板上に形成されたソース拡散層とドレイン拡散層と、ソ
ース拡散層とドレイン拡散層との間の半導体基板上に、
ゲート絶縁膜を介して形成されたゲート電極とを有する
メモリセルトランジスタと、ゲート電極の上面及び側面
を覆う絶縁膜と、メモリセルトランジスタ上を覆い、ソ
ース拡散層上に開口した第１のスルーホールと、ドレイ
ン拡散層上に開口した第２のスルーホールとが形成され
た第１の層間絶縁膜と、第１のスルーホールの内壁及び
底部に形成され、ソース拡散層に接続されたキャパシタ
蓄積電極と、キャパシタ蓄積電極を覆うように形成され
たキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うよ
うに形成されたキャパシタ対向電極とを有するキャパシ
タと、第２のスルーホール内壁及び底部に形成され、ド
レイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、メモリセル上に形成され、ビッ
ト線コンタクトホールが形成された第２の層間絶縁膜
と、第２の層間絶縁膜上に形成され、ビット線コンタク
トホールを介してメモリセルの第１のコンタクト用導電
膜に接続されたビット線とにより半導体記憶装置を構成
するので、ソース拡散層上に開口した第１のスルーホー
ルと、ドレイン拡散層上に開口した第２のスルーホール
とを形成する際にゲート電極との合わせ余裕を確保する
必要がなく、メモリセル面積を小さくすることができ
る。また、第１のコンタクト用導電膜は、第２のスルー
ホール内に完全に埋め込む必要はないので、同時に形成
するキャパシタ蓄積電極の膜厚を必要以上に厚くする必
要はなく、キャパシタ容量の低下を防止することができ
る。

【０２９３】また、半導体基板上に形成されたソース拡
散層とドレイン拡散層と、ソース拡散層とドレイン拡散
層との間の半導体基板上に、ゲート絶縁膜を介して形成
されたゲート電極とを有するメモリセルトランジスタ
と、ゲート電極の上面及び側面を覆う絶縁膜と、メモリ
セルトランジスタ上を覆い、ソース拡散層上に開口され
た第１のスルーホールと、ドレイン拡散層上に開口され
た第２のスルーホールとが形成された第１の層間絶縁膜
と、第１のスルーホールの底部に埋め込まれ、ソース拡
散層に接続された第１の埋め込み導電体と、第２のスル
ーホールの底部に埋め込まれ、ドレイン拡散層に接続さ
れた第２の埋め込み導電体と、第１のスルーホールの内
壁と、第１の埋め込み導電体の上面とに形成され、第１
の埋め込み導電体を介してソース拡散層に接続されたキ
ャパシタ蓄積電極と、キャパシタ蓄積電極を覆うように
形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜
を覆うように形成されたキャパシタ対向電極とを有する
キャパシタと、第２のスルーホールの内壁と、第２の埋
め込み導電体の上面とに形成され、第２の埋め込み導電
体を介してドレイン拡散層と接続された第１のコンタク
ト用導電膜とを有するメモリセルと、メモリセル上に形
成され、ビット線コンタクトホールが形成された第２の
層間絶縁膜と、第２の層間絶縁膜上に形成され、ビット
線コンタクトホールを介してメモリセルの第１のコンタ
クト用導電膜に接続されたビット線とにより半導体記憶
装置を構成するので、キャパシタ蓄積電極又はコンタク
ト用導電膜と半導体基板とが接する領域には、抵抗の低
い埋め込み導電体によるオーミックコンタクトが形成さ
れる。これにより、素子の集積化が進み、スルーホール
のアスペクト比が増大した場合にも、スルーホール底部
でのコンタクト特性を確保することができる。

【０２９４】また、半導体基板上に形成されたソース拡
散層とドレイン拡散層と、ソース拡散層とドレイン拡散
層との間の半導体基板上に、ゲート絶縁膜を介して形成
されたゲート電極とを有するメモリセルトランジスタ
と、メモリセルトランジスタ上を覆い、ソース拡散層上
に開口した第１のスルーホールと、ドレイン拡散層上に
開口した第２のスルーホールと、半導体基板より離間し
た領域の第１のスルーホールを囲うように形成され、第
１のスルーホールより開口径が広い開口と、が形成され
た第１の層間絶縁膜と、開口の内壁及び底部、第１のス
ルーホールの内壁及び底部に形成され、ソース拡散層に
接続されたキャパシタ蓄積電極と、キャパシタ蓄積電極
を覆うように形成されたキャパシタ誘電体膜と、キャパ
シタ誘電体膜を覆うように形成されたキャパシタ対向電
極とを有するキャパシタと、第２のスルーホール内壁及
び底部に形成され、ドレイン拡散層と接続された第１の
コンタクト用導電膜とを有するメモリセルと、メモリセ
ル上に形成され、ビット線コンタクトホールが形成され
た第２の層間絶縁膜と、第２の層間絶縁膜上に形成さ
れ、ビット線コンタクトホールを介してメモリセルの第
１のコンタクト用導電膜に接続されたビット線とにより
半導体記憶装置を構成するので、キャパシタ容量を減少
することなくスルーホールの開口径を極めて小さくする
ことができる。これにより、ゴミの付着等に起因するビ
ット線とワード線との間の短絡を防止することができ
る。

【０２９５】また、上記の半導体記憶装置において、第
１のスルーホールの内部に、第１のスルーホール内壁と
は離間して形成された第１の柱状導電体をキャパシタ電
極に設け、第２のスルーホールの内部に、第２のスルー
ホール内壁とは離間して形成された第２の柱状導電体を
第１のコンタクト用導電膜に設ければ、第１の柱状導電
体をもキャパシタ蓄積電極として機能するので、キャパ
シタ容量を大幅に増加することができる。また、ドレイ
ン拡散層とビット線との配線を、第１のコンタクト用導
電膜と、第２の柱状導電体とにより形成できるので、ド
レイン拡散層−ビット線間の配線抵抗を減少することが
できる。

【０２９６】また、上記の半導体記憶装置において、ゲ
ート電極を覆う絶縁膜と接する領域の第１の層間絶縁膜
を、ゲート電極を覆う絶縁膜とはエッチング特性が異な
る材料により構成すれば、スルーホールを開口する際に
絶縁膜をエッチングストッパーとして用いることがで
き、基板開口部を自己整合で形成することができる。従
って、スルーホールを形成する際にゲート電極との合わ
せ余裕を確保する必要がないので、メモリセル面積を小
さくすることができる。

【０２９７】また、上記の半導体記憶装置において、ゲ
ート電極を覆う絶縁膜にはシリコン窒化膜を、ゲート電
極を覆う絶縁膜とはエッチング特性が異なる材料にはシ
リコン酸化膜又は不純物を添加したシリコン酸化膜を適
用することができる。また、上記の半導体記憶装置にお
いて、キャパシタ蓄積電極に、第１のスルーホールより
開口内に柱状に突出する柱状導電体を更に設ければ、柱
状導電体の分だけキャパシタ蓄積電極の表面積が増加す
るので、キャパシタ容量を増加することができる。

【０２９８】また、ビット線コンタクトホールの内壁に
サイドウォール絶縁膜を設けることによりビット線とキ
ャパシタ対向電極とを絶縁すれば、キャパシタ対向電極
を形成するリソグラフィー工程と、ビット線コンタクト
ホールを形成するリソグラフィー工程とを一度に行うこ
とができる。また、メモリセルが形成されたメモリセル
領域の周辺の半導体基板上に形成された周辺回路用トラ
ンジスタと、第１の層間絶縁膜上に形成され、ビット線
と同一導電層からなる配線層とを設け、配線層を、周辺
回路用トランジスタのゲート電極、ソース拡散層又はド
レイン拡散層に直接接続すれば、周辺回路の動作速度を
犠牲にすることなく上記の半導体記憶装置を構成するこ
とができる。

【０２９９】また、メモリセルが形成されたメモリセル
領域の周辺の半導体基板上に形成された周辺回路用トラ
ンジスタと、ビット線上に形成された第３の層間絶縁膜
と、第３の層間絶縁膜上に形成された配線層とを設け、
配線層を、周辺回路用トランジスタのゲート電極、ソー
ス拡散層又はドレイン拡散層に直接接続すれば、製造工
程数を増加せず、且つ周辺回路の動作速度を犠牲にする
ことなく上記の半導体記憶装置を構成することができ
る。

【０３００】また、上記の半導体記憶装置において、配
線層を、周辺回路用トランジスタのゲート電極、ソース
拡散層若しくはドレイン拡散層、前記キャパシタ対向電
極、又は前記ビット線に直接接続すれば、製造工程数を
増加せず、且つ周辺回路の動作速度を犠牲にすることな
く上記の半導体記憶装置を構成することができる。ま
た、ビット線と配線層とを接続する領域のビット線直下
に、キャパシタ対向電極と、第２の層間絶縁膜との積層
膜と同一の構造よりなるエッチング保護パターンを設け
れば、周辺回路領域に形成する深いスルーホールと、ビ
ット線又はキャパシタ対向電極上に形成する浅いスルー
ホールとを、ビット線と半導体基板との短絡を発生せず
に同時に開口することができる。

【０３０１】また、メモリセルが形成されたメモリセル
領域の周辺の半導体基板上に形成された周辺回路用トラ
ンジスタと、第２の層間絶縁膜上に形成され、ビット線
と同一導電層からなる配線層とを設け、キャパシタ対向
電極及び第２の層間絶縁膜を周辺回路用トランジスタの
形成された領域に延在して形成し、配線層を、周辺回路
用トランジスタのゲート電極、ソース拡散層又はドレイ
ン拡散層に直接接続すれば、製造工程数を増加すること
なく周辺回路の配線層を形成することができる。

【０３０２】また、メモリセルが形成されたメモリセル
領域の周辺の半導体基板上に形成された周辺回路用トラ
ンジスタと、周辺回路用トランジスタのゲート電極、ソ
ース拡散層、又はドレイン拡散層上の第１の層間絶縁膜
に形成された第３のスルーホールの内壁及び底部に形成
された第２のコンタクト用導電膜とを設け、周辺回路用
トランジスタのゲート電極、ソース拡散層又はドレイン
拡散層を、第２のコンタクト用導電膜を介して第１の層
間絶縁膜上に形成された配線層に接続すれば、製造工程
数を増加することなく上記の半導体記憶装置を構成する
ことができる。

【０３０３】また、第３のスルーホールの底部に形成さ
れた第３の埋め込み導電体を設け、第２のコンタクト用
導電膜を、第３の埋め込み導電体を介して周辺回路用ト
ランジスタのゲート電極、ソース拡散層又はドレイン拡
散層に接続すれば、第２のコンタクト用導電膜と半導体
基板とが接する領域には、抵抗の低い第３の埋め込み導
電体によるオーミックコンタクトが形成される。これに
より、素子の集積化が進み、スルーホールのアスペクト
比が増大した場合にも、スルーホール底部でのコンタク
ト特性を確保することができる。

【０３０４】また、エッチング特性の異なる複数の絶縁
材料を積層した積層体により層間絶縁膜を構成すれば、
アスペクト比の大きいスルーホールを開口する際にも制
御性よく容易に行うことができる。また、上記の積層膜
には、シリコン窒化膜をシリコン酸化膜により挟んで積
層した積層体を適用することができる。

【０３０５】また、上記の積層膜には、シリコン酸化膜
上にシリコン窒化膜が積層された積層体を適用すること
ができる。また、半導体基板上に形成されたソース拡散
層とドレイン拡散層と、ソース拡散層とドレイン拡散層
との間の半導体基板上に、ゲート絶縁膜を介して形成さ
れたゲート電極とを有するメモリセルトランジスタと、
ゲート電極の上面及び側面を覆う絶縁膜と、メモリセル
トランジスタ上を覆い、ソース拡散層上に開口した第１
のスルーホールが形成された第１の層間絶縁膜と、第１
のスルーホールの内壁及び底部に形成され、ソース拡散
層に接続されたコンタクト部と、コンタクト部に接続さ
れ、第１の層間絶縁膜上に突出して形成された突出部と
を有するキャパシタ蓄積電極と、キャパシタ蓄積電極を
覆うように形成されたキャパシタ誘電体膜と、キャパシ
タ誘電体膜を覆うように形成されたキャパシタ対向電極
と、を有するキャパシタと、を有するメモリセルにより
半導体記憶装置を構成すれば、突出部の表裏を用いてキ
ャパシタを構成できるので、キャパシタ容量を増加する
ことができる。

【０３０６】また、上記の半導体記憶装置には、メモリ
セル上に形成され、第１の層間絶縁膜を介してドレイン
拡散層に達するビット線コンタクトホールが形成された
第２の層間絶縁膜と、第２の層間絶縁膜上に形成され、
ビット線コンタクトホールを介してメモリセルのドレイ
ン拡散層に接続されたビット線とを設けることができ
る。

【０３０７】また、上記の半導体記憶装置には、第１の
層間絶縁膜には、ドレイン拡散層上に開口された第２の
スルーホールが形成されており、第２のスルーホール内
壁及び底部に形成され、ドレイン拡散層と接続されたコ
ンタクト用導電膜と、メモリセル上に、第２の層間絶縁
膜を介して形成され、コンタクト用導電膜と接続された
ビット線とを設けることができる。

【０３０８】また、上記の半導体記憶装置において、第
１の層間絶縁膜を、シリコン窒化膜とシリコン酸化膜と
により構成し、シリコン窒化膜をゲート電極上に形成
し、シリコン酸化膜をシリコン窒化膜上に形成すれば、
突出部を容易に形成することができる。これにより、キ
ャパシタ容量のばらつきを小さくすることができる。ま
た、第１のコンタクト用導電膜、第２のコンタクト用導
電膜又はキャパシタ蓄積電極として、Ｎ形シリコン及び
Ｐ形シリコンにコンタクトする導電材料を用いれば、シ
リコン基板とのコンタクト特性を向上することができ
る。

【０３０９】また、上記の半導体記憶装置において、ビ
ット線コンタクトホールを、ビット線の延在する方向に
長く伸びた形状にすれば、最小加工寸法でビット線とワ
ード線を配置できるので、メモリセル面積を大幅に縮小
することができる。また、ビット線を、ビット線間の間
隔の半分以下の膜厚にすれば、ビット線間の容量カップ
リングを抑えることができる。

【０３１０】また、並行に配された複数のビット線と複
数のビット線に交差する方向に並行に配された複数のワ
ード線と、それぞれのビット線の一方の端に設けられた
センスアンプとそれぞれのワード線の一方の端に設けら
れたデコーダと、ビット線とワード線のそれぞれの交差
部に設けられた上記いずれかに記載のメモリセルとによ
り半導体記憶装置を構成し、複数のセンスアンプを２組
に分けてメモリセルが形成されたメモリセル領域の対向
する側部にそれぞれの組を設け、複数のデコーダを２組
に分け、メモリセル領域の他の対向する側部にそれぞれ
の組を設ければ、最小加工寸法で配置したビット線とワ
ード線に接続する周辺回路を構成することができる。

【０３１１】また、半導体基板上に形成されたソース拡
散層とドレイン拡散層と、ソース拡散層とドレイン拡散
層との間の半導体基板上に、ゲート絶縁膜を介して形成
されたゲート電極とを有するメモリセルトランジスタ
と、メモリセルトランジスタ上を覆い、ソース拡散層上
に開口した第１のスルーホールと、ドレイン拡散層上に
開口した第２のスルーホールとが形成された第１の層間
絶縁膜と、第１のスルーホール内に埋め込まれた埋め込
み導電体と、第１の層間絶縁膜上に形成され、埋め込み
導電体を介してソース拡散層に接続されたキャパシタ蓄
積電極と、キャパシタ蓄積電極を覆うように形成された
キャパシタ誘電体膜と、キャパシタ誘電体膜を覆うよう
に形成されたキャパシタ対向電極とを有するキャパシタ
と、を有するメモリセルと、第１の層間絶縁膜上に形成
され、第２のスルーホールを介してドレイン拡散層に接
続されたビット線とを設け、埋め込み導電体とビット線
を、同一の導電層により形成すれば、製造工程におい
て、キャパシタ蓄積電極のコンタクト用のスルーホール
を開口するのに要するエッチング時間を減少できるの
で、このエッチングの際に、ビット線が露出することを
防止することができる。

【０３１２】また、上記の半導体記憶装置において、埋
め込み導電体は、第１のスルーホールの側壁及び底部に
のみ形成してもよい。また、上記の半導体記憶装置で
は、第１のスルーホール及び第２のスルーホールは、ゲ
ート電極の外側に離間して形成することができる。ま
た、ビット線の上面及び側面を、ビット線上に形成する
第２の層間絶縁膜に対してエッチングストッパとして機
能する絶縁膜により覆えば、キャパシタ蓄積電極のコン
タクト用のスルーホールを開口する際にビット線に与え
るダメージを小さくすることができる。

【０３１３】また、第２の層間絶縁膜に、その内部に埋
め込み導電体が露出する第３のスルーホールを形成し、
キャパシタ誘電体膜を、第３のスルーホールの側壁及び
底面に形成すれば、周辺回路領域とメモリセル領域との
高低差を小さくすることができるので、その上層に形成
する配線層のルールを縮小することができる。また、半
導体基板上に、第１の導電膜と第１の絶縁膜を積層して
堆積した後、第１の導電膜と第１の絶縁膜をパターニン
グし、上面が第１の絶縁膜で覆われた第１の導電膜から
なるゲート電極を形成するゲート電極形成工程と、ゲー
ト電極をマスクとして半導体基板に不純物を導入し、ソ
ース拡散層及びドレイン拡散層を形成する拡散層形成工
程と、ゲート電極の側壁に第１のサイドウォール絶縁膜
を形成する第１のサイドウォール絶縁膜形成工程と、ソ
ース拡散層上に開口された第１のスルーホールと、ドレ
イン拡散層上に開口された第２のスルーホールが形成さ
れた第１の層間絶縁膜を形成する第１の層間絶縁膜形成
工程と、第１の層間絶縁膜が形成された半導体基板上に
第２の導電膜を堆積する第２の導電膜堆積工程と、第１
のスルーホールと第２のスルーホールの内部に第２の導
電膜を残存させるように第１の層間絶縁膜上の第２の導
電膜を除去し、第１のスルーホール内に形成された第２
の導電膜からなるキャパシタ蓄積電極と、第２のスルー
ホール内に形成された第２の導電膜からなる第１のコン
タクト用導電膜を形成する導電膜除去工程と、キャパシ
タ蓄積電極と、第１のコンタクト用導電膜とが形成され
た半導体基板上に、キャパシタ誘電体膜となる第２の絶
縁膜と、キャパシタ対向電極となる第３の導電膜とを堆
積した後、第３の導電膜をパターニングし、キャパシタ
対向電極を形成するキャパシタ対向電極形成工程とによ
り半導体記憶装置を製造方法するので、メモリセル面積
の小さい半導体記憶装置を、ビット線−ドレイン拡散層
間の電気抵抗を増加し、又はキャパシタ容量を低下する
ことなく形成することができる。

【０３１４】また、キャパシタ対向電極形成工程におい
て、第３の導電膜上に堆積した第３の絶縁膜と第３の導
電膜をパターニングし、キャパシタ対向電極と、第２の
スルーホール上に開口されたビット線コンタクトホール
を形成し、キャパシタ対向電極形成工程の後、第４の絶
縁膜を堆積し、第４の絶縁膜を異方性エッチングするこ
とによりビット線コンタクトホールの内壁に第２のサイ
ドウォール絶縁膜を形成すると同時に、ビット線コンタ
クトホール底部の第２の絶縁膜を除去する第２のサイド
ウォール絶縁膜形成工程と、第３の絶縁膜上に形成さ
れ、ビット線コンタクトホール内に露出した第１のコン
タクト用導電膜と接続されたビット線を形成するビット
線形成工程とを行えば、キャパシタ対向電極を形成する
リソグラフィー工程と、ビット線コンタクトホールを形
成するリソグラフィー工程とを一度に行うことができ
る。これにより、製造工程数を削減することができる。

【０３１５】また、半導体基板上に、第１の導電膜と第
１の絶縁膜を積層して堆積した後、第１の導電膜と第１
の絶縁膜をパターニングし、メモリセルトランジスタを
形成する第１の領域に、上面が第１の絶縁膜で覆われた
第１の導電膜からなる第１のゲート電極を、周辺回路用
トランジスタを形成する第２の領域に、上面が第１の絶
縁膜で覆われた第１の導電膜からなる第２のゲート電極
を形成するゲート電極形成工程と、ゲート電極をマスク
として半導体基板に不純物を導入し、第１の領域にメモ
リセルトランジスタのソース拡散層及びドレイン拡散層
を形成し、第２の領域に周辺回路用トランジスタのソー
ス拡散層及びドレイン拡散層を形成する拡散層形成工程
と、ゲート電極の側壁に第１のサイドウォール絶縁膜を
形成する第１のサイドウォール絶縁膜形成工程と、メモ
リセルトランジスタのソース拡散層上に開口された第１
のスルーホールと、メモリセルトランジスタのドレイン
拡散層上に開口された第２のスルーホールとが形成され
た第１の層間絶縁膜を形成する第１の層間絶縁膜形成工
程と、第１の層間絶縁膜が形成された半導体基板上に第
２の導電膜を堆積する第２の導電膜堆積工程と、第１の
スルーホールと、第２のスルーホールとの内部に第２の
導電膜を残存させるように第１の層間絶縁膜上の第２の
導電膜を除去し、第１のスルーホール内に形成された第
２の導電膜からなるキャパシタ蓄積電極と、第２のスル
ーホール内に形成された第２の導電膜からなる第１のコ
ンタクト用導電膜を形成する導電膜除去工程と、キャパ
シタ蓄積電極と、第１のコンタクト用導電膜上に、キャ
パシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向
電極となる第３の導電膜と、第３の絶縁膜とを堆積した
後、第３の絶縁膜と第３の導電膜をパターニングし、キ
ャパシタ対向電極と、第２のスルーホール上に開口され
たビット線コンタクトホールとを形成するビット線コン
タクトホール形成工程と、ビット線コンタクトホールが
形成された第３の絶縁膜上に第４の絶縁膜を堆積した
後、第４の絶縁膜を異方性エッチングすることによりビ
ット線コンタクトホールの内壁に第２のサイドウォール
絶縁膜を形成すると同時に、ビット線コンタクトホール
底部の第２の絶縁膜を除去する第２のサイドウォール絶
縁膜形成工程と、キャパシタ対向電極上の第３の絶縁膜
に開口された第３のスルーホールと、周辺回路用トラン
ジスタのソース拡散層、ドレイン拡散層、又は第２のゲ
ート電極上の第１の層間絶縁膜に開口された第４のスル
ーホールとを形成する第２のスルーホール形成工程と、
ビット線コンタクトホール内に露出した第１のコンタク
ト用導電膜と接続されたビット線と、第３のスルーホー
ルを介してキャパシタ対向電極と接続された第１の配線
層と、第４のスルーホールを介して周辺回路用トランジ
スタと接続された第２の配線層とを形成する配線層形成
工程とにより半導体記憶装置を製造方法するので、周辺
回路の動作速度を犠牲にすることなく上記の半導体記憶
装置を構成することができる。

【０３１６】また、第２のサイドウォール絶縁膜形成工
程の後に、ビット線コンタクトホール内に露出したコン
タクト用導電膜と接続されたビット線を形成するビット
線形成工程と、ビット線が形成された半導体基板上に第
２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と
を行い、第２のスルーホール形成工程では、第２の層間
絶縁膜と第３の絶縁膜に、キャパシタ対向電極に達する
第３のスルーホールを形成するとともに、第２の層間絶
縁膜と第１の層間絶縁膜に、周辺回路用トランジスタの
ソース拡散層、ドレイン拡散層、又は第２のゲート電極
に達する第４のスルーホールを形成し、配線層形成工程
では、第３のスルーホールを介してキャパシタ対向電極
と接続された第１の配線層と、第４のスルーホールを介
して周辺回路用トランジスタと接続された第２の配線層
を形成すれば、製造工程数を増加せず、周辺回路の動作
速度を犠牲にすることなく上記の半導体記憶装置を構成
することができる。

【０３１７】また、第２のスルーホール形成工程におい
てビット線と配線層とを接続する第５のスルーホールを
形成する場合には、ビット線コンタクトホール形成工程
において、ビット線と配線層とを接続するコンタクトホ
ールを形成する領域の第１の層間絶縁膜上に、第３の導
電膜と第３の絶縁膜との積層膜よりなるエッチング保護
パターンを形成すれば、周辺回路領域に形成する深いス
ルーホールを開口する際にも、ビット線直下の第１の層
間絶縁膜がエッチングされるのを防止できるので、ビッ
ト線と、半導体基板との短絡を防止することができる。

【０３１８】また、半導体基板上に、第１の導電膜と第
１の絶縁膜を積層して堆積した後、第１の導電膜と第１
の絶縁膜をパターニングし、メモリセルトランジスタを
形成する第１の領域に、上面が第１の絶縁膜で覆われた
第１の導電膜からなる第１のゲート電極を、周辺回路用
トランジスタを形成する第２の領域に、上面が第１の絶
縁膜で覆われた第１の導電膜からなる第２のゲート電極
を形成するゲート電極形成工程と、ゲート電極をマスク
として半導体基板に不純物を導入し、第１の領域にメモ
リセルトランジスタのソース拡散層及びドレイン拡散層
を形成し、第２の領域に周辺回路用トランジスタのソー
ス拡散層及びドレイン拡散層を形成する拡散層形成工程
と、ゲート電極の側壁に第１のサイドウォール絶縁膜を
形成する第１のサイドウォール絶縁膜形成工程と、メモ
リセルトランジスタのソース拡散層上に開口された第１
のスルーホールと、メモリセルトランジスタのドレイン
拡散層上に開口された第２のスルーホールとが形成され
た第１の層間絶縁膜を形成する第１の層間絶縁膜形成工
程と、第１の層間絶縁膜が形成された半導体基板上に第
２の導電膜を堆積する第２の導電膜堆積工程と、第１の
スルーホールと、第２のスルーホールとの内部に第２の
導電膜を残存させるように第１の層間絶縁膜上の第２の
導電膜を除去し、第１のスルーホール内に形成された第
２の導電膜からなるキャパシタ蓄積電極と、第２のスル
ーホール内に形成された第２の導電膜からなる第１のコ
ンタクト用導電膜を形成する導電膜除去工程と、キャパ
シタ蓄積電極と、第１のコンタクト用導電膜上に、キャ
パシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向
電極となる第３の導電膜と、第３の絶縁膜とを堆積した
後、第３の絶縁膜と第３の導電膜をパターニングし、キ
ャパシタ対向電極と、第２のスルーホール上に開口され
たビット線コンタクトホールとを形成し、周辺回路用ト
ランジスタのソース拡散層、ドレイン拡散層、又は第２
のゲート電極上に開口する第３のスルーホールを第２の
絶縁膜上まで開口するビット線コンタクトホール形成工
程と、ビット線コンタクトホールを覆うフォトレジスト
を選択的に形成した後、第３のスルーホール内の第２の
絶縁膜と、第１の層間絶縁膜とをエッチングし、周辺回
路用トランジスタのソース拡散層、ドレイン拡散層、又
は第２のゲート電極上まで達する第３のスルーホールを
形成する第２のスルーホール形成工程とにより半導体記
憶装置を製造するので、周辺回路部にスルーホールを開
口する際には微細な位置合わせをする必要がなく、リソ
グラフィー工程を簡略化することができる。

【０３１９】また、上記の半導体記憶装置の製造方法に
おいて、ビット線コンタクトホール形成工程では、キャ
パシタ蓄積電極と、第２の導電膜上に、キャパシタ誘電
体膜となる第２の絶縁膜と、キャパシタ対向電極となる
第３の導電膜と、第３の絶縁膜と、エッチングストッパ
ーとして機能するマスク膜を連続して堆積した後、マス
ク膜、第３の絶縁膜と第３の導電膜をパターニングし、
キャパシタ対向電極と、第２のスルーホール上に開口さ
れたビット線コンタクトホールとを形成し、周辺回路用
トランジスタのソース拡散層、ドレイン拡散層、又は第
２のゲート電極上に開口する第３のスルーホールを第２
の絶縁膜上まで開口し、第２のスルーホール形成工程で
は、ビット線コンタクトホールを覆うフォトレジストを
選択的に形成した後、マスク膜とフォトレジストをエッ
チングマスクとして第３のスルーホール内の第２の絶縁
膜と、第１の層間絶縁膜とをエッチングし、周辺回路用
トランジスタのソース拡散層、ドレイン拡散層、又は第
２のゲート電極上まで達する第３のスルーホールを形成
することによってもリソグラフィー工程を簡略化するこ
とができる。

【０３２０】また、上記の半導体記憶装置の製造方法に
おいて、マスク膜にはシリコン膜を適用することができ
る。また、半導体基板上に、第１の導電膜と第１の絶縁
膜を積層して堆積した後、第１の導電膜と第１の絶縁膜
をパターニングし、メモリセルトランジスタを形成する
第１の領域に、上面が第１の絶縁膜で覆われた第１の導
電膜からなる第１のゲート電極を、周辺回路用トランジ
スタを形成する第２の領域に、上面が第１の絶縁膜で覆
われた第１の導電膜からなる第２のゲート電極を形成す
るゲート電極形成工程と、ゲート電極をマスクとして半
導体基板に不純物を導入し、第１の領域にメモリセルト
ランジスタのソース拡散層及びドレイン拡散層を形成
し、第２の領域に周辺回路用トランジスタのソース拡散
層及びドレイン拡散層を形成する拡散層形成工程と、ゲ
ート電極の側壁に第１のサイドウォール絶縁膜を形成す
る第１のサイドウォール絶縁膜形成工程と、メモリセル
トランジスタのソース拡散層上に開口された第１のスル
ーホールと、メモリセルトランジスタのドレイン拡散層
上に開口された第２のスルーホールと、周辺回路用トラ
ンジスタのソース拡散層、ドレイン拡散層又は第２のゲ
ート電極上に開口する第３のスルーホールとが形成され
た第１の層間絶縁膜を形成する第１の層間絶縁膜形成工
程と、第１の層間絶縁膜が形成された半導体基板上に第
２の導電膜を堆積する第２の導電膜堆積工程と、第１の
スルーホールと、第２のスルーホールと、第３のスルー
ホールの内部に第２の導電膜を残存させるように第１の
層間絶縁膜上の第２の導電膜を除去し、第１のスルーホ
ール内に形成された第２の導電膜からなるキャパシタ蓄
積電極と、第２のスルーホール内に形成された第２の導
電膜からなる第１のコンタクト用導電膜と、第３のスル
ーホール内に形成された第２の導電膜からなる第２のコ
ンタクト用導電膜とを形成する導電膜除去工程と、キャ
パシタ蓄積電極と、第１のコンタクト用導電膜と、第２
のコンタクト用導電膜とが形成された半導体基板上に、
キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ
対向電極となる第３の導電膜と、第３の絶縁膜とを堆積
した後、第３の絶縁膜と第３の導電膜をパターニング
し、キャパシタ対向電極と、第２のスルーホール上に開
口されたビット線コンタクトホールを形成するビット線
コンタクトホール形成工程と、ビット線コンタクトホー
ルが形成された第３の絶縁膜上に第４の絶縁膜を堆積し
た後、第４の絶縁膜を異方性エッチングすることにより
ビット線コンタクトホールの内壁に第２のサイドウォー
ル絶縁膜を形成すると同時に、ビット線コンタクトホー
ル底部の第２の絶縁膜を除去する第２のサイドウォール
絶縁膜形成工程と、ビット線コンタクトホール内に露出
した第１のコンタクト用導電膜と接続されたビット線
と、第３のスルーホール内に形成された第２のコンタク
ト用導電膜に接続された配線層を形成する配線層形成工
程とにより半導体記憶装置を製造し、周辺回路用トラン
ジスタに直接接続する導電膜を、キャパシタ蓄積電極、
又はビット線コンタクト部のコンタクト用導電膜と同様
の構造にするので、製造工程数を増加することなく周辺
回路のコンタクトを形成することができる。

【０３２１】また、キャパシタ対向電極となる導電膜を
堆積する際に、導電膜表面が平坦になるようにスルーホ
ール内に埋め込めば、ビット線コンタクト部において予
期せぬ段差が発生することを防止でき、コンタクト特性
への信頼性を向上することができる。また、上記の半導
体記憶装置の製造方法において、第２の導電膜堆積工程
の後に、第５の絶縁膜を堆積して第５の絶縁膜を異方性
エッチングすることにより、第２の導電膜が形成された
第１のスルーホール及び第２のスルーホールの内壁に第
３のサイドウォール絶縁膜を形成する第３のサイドウォ
ール絶縁膜形成工程と、第３のサイドウォール絶縁膜が
形成された第１のスルーホール及び第２のスルーホール
を埋め込む第４の導電膜を堆積する第４の導電膜堆積工
程とを、導電膜除去工程の後に、第３のサイドウォール
絶縁膜を除去することにより第１のスルーホール内に第
４の導電膜よりなる第１の柱状導電体を、第２のスルー
ホール内に第４の導電膜よりなる第２の柱状導電体を形
成する柱状導電体形成工程とを行い、導電膜除去工程に
おいて、第３のサイドウォール絶縁膜が表面に露出する
まで、第４の導電膜、第２の導電膜、第１の層間絶縁膜
を除去すれば、第１のスルーホール内壁とは離間して形
成された第１の柱状導電体を有するキャパシタ蓄積電極
と、第２のスルーホール内壁とは離間して形成された第
２の柱状導電体を有する第１のコンタクト用導電膜を形
成することができるので、キャパシタ容量を大幅に増加
するとともに、ドレイン拡散層とビット線間の配線抵抗
を減少することができる。また、上記の半導体記憶装置
の製造方法では、第２の導電膜を除去する際にスルーホ
ール内が埋め込まれているので、研磨剤等がスルーホー
ル内に入り込むことが防止できる。これにより、研磨剤
等による歩留りの低下を防止することができる。

【０３２２】また、上記の半導体記憶装置の製造方法に
おいて、第１の層間絶縁膜を堆積後、スルーホール形成
前に第１の層間絶縁膜の表面を研磨により平坦化すれ
ば、層間絶縁膜上のグローバル平坦性が改善されるの
で、スルーホールを開口する際のフォーカス深度を浅く
でき、微細なパターニングを行うことが可能となる。ま
た、上記の半導体記憶装置の製造方法において、半導体
基板の表面を研磨することにより第１の層間絶縁膜上の
第２の導電膜を除去すれば、スルーホールの形状の整合
したキャパシタ蓄積電極、コンタクト用導電膜を容易に
形成することができる。

【０３２３】また、エッチング特性の異なる複数の絶縁
材料を積層した積層膜により第１の層間絶縁膜を形成
し、絶縁材料を一層づつエッチングすることによりスル
ーホールを開口すれば、アスペクト比の大きいスルーホ
ールを開口する際にも容易に行うことができる。また、
上記の半導体記憶装置の製造方法において、第２の導電
膜堆積工程の後に、第２の導電膜上にフォトレジストを
塗布し、第１のスルーホール、第２のスルーホール、又
は第３のスルーホール内に埋め込むフォトレジスト塗布
工程を、導電膜除去工程の後に、第１のスルーホール、
第２のスルーホール、又は第３のスルーホール内に埋め
込まれたフォトレジストを剥離するフォトレジスト剥離
工程を行い、導電膜除去工程では、第１のスルーホー
ル、第２のスルーホール、又は第３のスルーホール内部
に第２の導電膜及びフォトレジストを残存させるよう
に、第１の層間絶縁膜上の第２の導電膜及びフォトレジ
ストを除去すれば、第２の導電膜を研磨により除去する
際に研磨剤等がスルーホール内に入り込むことがないの
で、これに起因する歩留り低下を防止することができ
る。

【０３２４】また、上記の半導体記憶装置の製造方法に
おいて、第２の導電膜堆積工程の後に、第１の層間絶縁
膜とはエッチング特性の異なる第６の絶縁膜を堆積し、
第１のスルーホール、第２のスルーホール、又は第３の
スルーホール内に埋め込む絶縁膜堆積工程を、導電膜除
去工程の後に、第１のスルーホール、第２のスルーホー
ル、又は第３のスルーホール内に埋め込まれた第６の絶
縁膜を除去する第６の絶縁膜除去工程を行い、導電膜除
去工程では、第１のスルーホール、第２のスルーホー
ル、又は第３のスルーホール内部に第２の導電膜及び第
６の絶縁膜を残存させるように、第１の層間絶縁膜上の
第２の導電膜及び第６の絶縁膜を除去すれば、第２の導
電膜を研磨により除去する際に研磨剤等がスルーホール
内に入り込むことがないので、これに起因する歩留り低
下を防止することができる。

【０３２５】また、上記の半導体記憶装置の製造方法に
おいて、第１の層間絶縁膜の表面に、第６の絶縁膜とエ
ッチング特性が異なる絶縁膜を設ければ、研磨の後に、
スルーホール内に埋め込まれた絶縁膜のみを選択的に除
去することができる。また、上記の半導体記憶装置の製
造方法において、第２の導電膜堆積工程の後に、第１の
層間絶縁膜とエッチング特性がほぼ等しい第６の絶縁膜
を堆積し、第１のスルーホール、第２のスルーホール、
又は第３のスルーホール内に埋め込む絶縁膜堆積工程
を、導電膜除去工程の後に、第１のスルーホール、第２
のスルーホール、又は第３のスルーホール内に埋め込ま
れた第６の絶縁膜及び第１の層間絶縁膜を除去する絶縁
膜除去工程を行い、導電膜除去工程では、第１のスルー
ホール、第２のスルーホール、又は第３のスルーホール
内部に第２の導電膜及び第６の絶縁膜を残存させるよう
に、第１の層間絶縁膜上の第２の導電膜及び第６の絶縁
膜を除去すれば、第２の導電膜を研磨により除去する際
に研磨剤等がスルーホール内に入り込むことがないの
で、これに起因する歩留り低下を防止することができ
る。

【０３２６】また、上記の半導体記憶装置の製造方法に
おいて、第１の層間絶縁膜には、第６の絶縁膜とはエッ
チング特性の異なる絶縁膜上に、第６の絶縁膜とエッチ
ング特性がほぼ等しい絶縁膜が堆積された積層膜を適用
すれば、絶縁膜除去工程において、第６の絶縁膜及び第
６の絶縁膜とエッチング特性がほぼ等しい絶縁膜を選択
的に除去することができる。また、半導体基板上に、第
１の導電膜と第１の絶縁膜を積層して堆積した後、第１
の導電膜と第１の絶縁膜をパターニングし、メモリセル
トランジスタを形成する第１の領域に、上面が第１の絶
縁膜で覆われた第１の導電膜からなる第１のゲート電極
を、周辺回路用トランジスタを形成する第２の領域に、
上面が第１の絶縁膜で覆われた第１の導電膜からなる第
２のゲート電極を形成するゲート電極形成工程と、ゲー
ト電極をマスクとして半導体基板に不純物を導入し、第
１の領域にメモリセルトランジスタのソース拡散層及び
ドレイン拡散層を形成し、第２の領域に周辺回路用トラ
ンジスタのソース拡散層及びドレイン拡散層を形成する
拡散層形成工程と、ゲート電極の側壁に第１のサイドウ
ォール絶縁膜を形成する第１のサイドウォール絶縁膜形
成工程と、第１のサイドウォールが形成された半導体基
板上に第１の層間絶縁膜を堆積した後、第１の層間絶縁
膜の表面を平坦化する第１の層間絶縁膜形成工程と、平
坦化した第１の層間絶縁膜上に、第１の層間絶縁膜とは
エッチング特性が異なる第２の絶縁膜を形成する第２の
絶縁膜形成工程と、第１の層間絶縁膜と第２の絶縁膜を
パターニングし、ソース拡散層上に開口された第１のス
ルーホールと、ドレイン拡散層上に開口された第２のス
ルーホールと、周辺回路用トランジスタのソース拡散
層、ドレイン拡散層、又は第２のゲート電極上に開口す
る第３のスルーホールとを形成するスルーホール形成工
程と、スルーホールが開口された半導体基板上に第２の
導電膜を堆積する第２の導電膜堆積工程と、第２の導電
膜の表面を、第２の絶縁膜が表面に露出するまで研磨
し、第１のスルーホールに埋め込まれた第１の埋め込み
導電体と、第２のスルーホールに埋め込まれた第２の埋
め込み導電体と、第３のスルーホールに埋め込まれた第
３の埋め込み導電体とを形成する埋め込み導電体形成工
程と、第１の埋め込み導電体上に開口された第４のスル
ーホールと、第２の埋め込み導電体上に開口された第５
のスルーホールと、第３の埋め込み導電体上に開口する
第６のスルーホールとが形成された、第２の層間絶縁膜
を形成する第２の層間絶縁膜形成工程と、第２の層間絶
縁膜が形成された半導体基板上に第３の導電膜を堆積す
る第３の導電膜堆積工程と、第４のスルーホールと、第
５のスルーホールと、第６のスルーホールの内部に第２
の導電膜を残存させるように第２の層間絶縁膜上の第３
の導電膜を除去し、第４のスルーホール内に形成された
第３の導電膜からなるキャパシタ蓄積電極と、第５のス
ルーホール内に形成された第３の導電膜からなる第１の
コンタクト用導電膜と、第６のスルーホール内に形成さ
れた第３の導電膜からなる第２のコンタクト用導電膜と
を形成する導電膜除去工程とによりスルーホールの底部
に埋め込み導電体を設けるので、素子の集積化が進み、
スルーホールのアスペクト比が増大した場合にも、スル
ーホール底部でのコンタクト特性を確保することができ
る。

【０３２７】また、上記の半導体記憶装置の製造方法に
おいて、埋め込み導電体を形成する際に、半導体基板表
面を研磨し、第２の層間絶縁膜表面の第３の導電膜を除
去すれば、層間絶縁膜を平坦化すると同時に埋め込み導
電体を形成することができる。また、ゲート電極を覆う
第１の絶縁膜及び第１のサイドウォールは、半導体基板
上に開口するスルーホールを形成する際の、エッチング
ストッパーとして用いれば、スルーホールの底部に、ソ
ース拡散層及びドレイン拡散層を自己整合で容易に露出
することができる。

【０３２８】また、半導体基板上に、第１の導電膜を堆
積してパターニングし、第１の導電膜からなるゲート電
極を形成するゲート電極形成工程と、ゲート電極をマス
クとして半導体基板に不純物を導入し、ソース拡散層及
びドレイン拡散層を形成する拡散層形成工程と、ソース
拡散層上に開口された第１のスルーホールと、ドレイン
拡散層上に開口された第２のスルーホールが形成された
層間絶縁膜を形成する層間絶縁膜形成工程と、第１のス
ルーホールより開口径が広く、半導体基板上に達しない
開口を、第１のスルーホールを囲うように層間絶縁膜に
形成する開口形成工程と、層間絶縁膜が形成された半導
体基板上に第２の導電膜を堆積する第２の導電膜堆積工
程と、第２のスルーホール及び開口の内部に第２の導電
膜を残存させるように層間絶縁膜上の第２の導電膜を除
去し、開口内に形成された第２の導電膜からなるキャパ
シタ蓄積電極と、第２のスルーホール内に形成された第
２の導電膜からなる第１のコンタクト用導電膜を形成す
る導電膜除去工程と、キャパシタ蓄積電極と、第１のコ
ンタクト用導電膜とが形成された半導体基板上に、キャ
パシタ誘電体膜となる絶縁膜と、キャパシタ対向電極と
なる第３の導電膜とを堆積した後、第３の導電膜をパタ
ーニングし、キャパシタ対向電極を形成するキャパシタ
対向電極形成工程とにより半導体記憶装置を製造すれ
ば、ゲート電極とスルーホールとの間隔を開けることが
できるので、製造工程で発生するゴミ等の影響によりビ
ット線とワード線が短絡することを防止することができ
る。また、開口径の小さいスルーホールの他に、キャパ
シタ誘電体膜を形成する開口を設けるので、キャパシタ
容量を低下することはない。

【０３２９】また、上記の半導体記憶装置の製造方法に
おいて、層間絶縁膜形成工程の後に、第４の導電膜を堆
積して第１のスルーホール及び第２のスルーホールを埋
め込む第４の導電膜堆積工程を行い、開口形成工程で
は、第１のスルーホール内に埋め込まれた第４の導電膜
よりなる柱状導電体が、開口内に突出した状態で残留す
るように開口を形成すれば、開口を形成する際に第１の
スルーホール内に露出する半導体基板にダメージを与え
ることを防止することができる。また、柱状導電体を覆
ってキャパシタ蓄積電極が形成されるので、キャパシタ
容量を増加することができる。

【０３３０】また、上記の半導体記憶装置の製造方法で
は、層間絶縁膜形成工程において、第１のスルーホール
及び第２のスルーホールを同時に形成することできる。
また、上記の半導体記憶装置の製造方法において、層間
絶縁膜形成工程では、層間絶縁膜を、エッチング特性の
異なる２層以上の絶縁膜よりなる積層膜により形成し、
開口形成工程では、開口を、エッチング特性の異なる絶
縁膜間の界面まで開口すれば、開口の深さを再現性よく
制御できるので、キャパシタ容量のばらつきを小さくす
ることができる。

【０３３１】また、半導体基板上に、第１の導電膜を堆
積してパターニングし、第１の導電膜からなるゲート電
極を形成するゲート電極形成工程と、ゲート電極をマス
クとして半導体基板に不純物を導入し、ソース拡散層及
びドレイン拡散層を形成する拡散層形成工程と、ソース
拡散層上に開口された第１のスルーホールと、ドレイン
拡散層上に開口された第２のスルーホールが形成された
層間絶縁膜を形成する層間絶縁膜形成工程と、層間絶縁
膜が形成された半導体基板上に第２の導電膜を堆積する
第２の導電膜堆積工程と、第２の導電膜をパターニング
し、第１のスルーホールを介してドレイン拡散層に接続
されたビット線と、第２のスルーホールに埋め込まれた
埋め込み導電体とを形成する第２の導電膜パターニング
工程と、層間絶縁膜上に、埋め込み導電体を介してソー
ス拡散層に接続されたキャパシタ蓄積電極と、キャパシ
タ蓄積電極を覆うキャパシタ誘電体膜と、キャパシタ誘
電体膜を覆うキャパシタ対向電極とを有するキャパシタ
を形成するキャパシタ形成工程とにより半導体記憶装置
を製造すれば、キャパシタ蓄積電極を、ビット線コンタ
クト用の第１のスルーホールと同時に形成された第２の
スルーホール内にビット線形成と同時に埋め込まれた埋
め込み導電体を介してソース拡散層に接続することがで
きる。従って、新たな工程を追加することなく、キャパ
シタ蓄積電極コンタクト用のスルーホールを形成するた
めのエッチング時間を減少することができるので、この
エッチングの際にビット線上の絶縁膜がエッチングされ
てビット線が露出することを防止できる。

【０３３２】また、上記の半導体記憶装置の製造方法に
おいて、第２の導電膜堆積工程の後に、第２の導電膜上
に第１の絶縁膜を堆積する第１の絶縁膜堆積工程を、第
２の導電膜パターニング工程の後に、ビット線側壁にサ
イドウォール絶縁膜を形成するサイドウォール絶縁膜形
成工程を行い、第２の導電膜パターニング工程において
第１の絶縁膜と第２の導電膜とを同一パターンに加工す
ることにより、ビット線の上部及び側壁を絶縁膜で覆え
ば、これと同時に埋め込み導電体が表面に露出するの
で、従来のようにキャパシタ蓄積電極コンタクト用のス
ルーホールをマスク工程を用いて形成する必要がない。
即ち、マスク工程を１工程削減することができる。

【０３３３】また、上記の半導体記憶装置の製造方法に
おいて、第２の導電膜パターニング工程の後に、埋め込
み導電体上に開口が形成された第２の絶縁膜を形成する
第２の絶縁膜形成工程を行い、キャパシタ形成工程にお
いて、キャパシタ蓄積電極を、開口の側壁及び底部に選
択的に形成すれば、メモリセル領域と周辺回路領域との
高低差が小さくなるので、上層に形成する配線層の配線
ルールを厳しく設計することができる。

【０３３４】また、半導体基板上に、層間絶縁膜を堆積
する層間絶縁膜形成工程と、層間絶縁膜上に、第１のス
ルーホール及び第２のスルーホールを形成すべき領域に
開口が形成され、層間絶縁膜とはエッチング特性が異な
るエッチングストッパ膜を形成するエッチングストッパ
膜形成工程と、エッチングストッパ膜の側壁部に、層間
絶縁膜とはエッチング特性の異なるサイドウォールを形
成するサイドウォール形成工程と、エッチングストッパ
膜とサイドウォールをマスクとして、第２層間絶縁膜を
エッチングし、第１のスルーホールと、第２のスルーホ
ールが形成された層間絶縁膜を形成するスルーホール開
口工程とにより層間絶縁膜形成工程を構成し、第１のス
ルーホール及び第２のスルーホールを有する層間絶縁膜
を形成すれば、露光装置の解像限界以下の開口径を有す
るスルーホールを開口することができる。

【０３３５】また、層間絶縁膜形成工程において、半導
体基板上に層間絶縁膜を堆積した後、電子線描画法を用
いてパターニングされたフォトレジストをマスクとして
層間絶縁膜をエッチングすれば、通常の露光装置の解像
限界以下の開口径を有する第１のスルーホール及び第２
のスルーホールを開口することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体記憶装置の
構造を示す平面図である。

【図２】本発明の第１実施形態による半導体記憶装置の
構造を示す概略断面図である。

【図３】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その１）である。

【図４】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その２）である。

【図５】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その３）である。

【図６】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その４）である。

【図７】本発明の第１実施形態の変形例による半導体記
憶装置の構造を示す概略断面図である。

【図８】本発明の第２実施形態による半導体記憶装置の
構造を示す平面図である。

【図９】本発明の第２実施形態による半導体記憶装置の
構造を示す概略断面図である。

【図１０】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図１１】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図１２】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その３）である。

【図１３】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その４）である。

【図１４】本発明の第２実施形態の変形例による半導体
記憶装置の製造方法を示す工程断面図である。

【図１５】本発明の第３実施形態による半導体記憶装置
の構造を示す概略断面図である。

【図１６】本発明の第３実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図１７】本発明の第３実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図１８】本発明の第３実施形態による半導体記憶装置
の製造方法を示す工程断面図（その３）である。

【図１９】本発明の第４実施形態による半導体記憶装置
の構造を示す概略断面図である。

【図２０】本発明の第４実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図２１】本発明の第４実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図２２】本発明の第５実施形態による半導体記憶装置
の構造を示す概略断面図である。

【図２３】本発明の第５実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図２４】本発明の第５実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図２５】本発明の第６実施形態による半導体記憶装置
の構造を示す概略断面図である。

【図２６】本発明の第６実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図２７】本発明の第６実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図２８】本発明の第６実施形態による半導体記憶装置
の製造方法を示す工程断面図（その３）である。

【図２９】本発明の第７実施形態による半導体記憶装置
の構造を示す概略断面図である。

【図３０】本発明の第７実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図３１】本発明の第７実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図３２】第１実施形態による半導体記憶装置の製造方
法における課題を説明する図である。

【図３３】本発明の第８実施形態による半導体記憶装置
の構造を示す平面図である。

【図３４】本発明の第８実施形態による半導体記憶装置
の構造を示す概略断面図である。

【図３５】本発明の第８実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図３６】本発明の第８実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図３７】本発明の第８実施形態による半導体記憶装置
の製造方法を示す工程断面図（その３）である。

【図３８】本発明の第８実施形態による半導体記憶装置
の製造方法を示す工程断面図（その４）である。

【図３９】本発明の第９実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。

【図４０】本発明の第９実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。

【図４１】本発明の第１０実施形態による半導体記憶装
置の構造を示す概略断面図である。

【図４２】本発明の第１０実施形態による半導体記憶装
置の製造方法を示す工程断面図（その１）である。

【図４３】本発明の第１０実施形態による半導体記憶装
置の製造方法を示す工程断面図（その２）である。

【図４４】本発明の第１１実施形態による半導体記憶装
置の構造を示す概略断面図である。

【図４５】本発明の第１１実施形態による半導体記憶装
置の製造方法を示す工程断面図（その１）である。

【図４６】本発明の第１１実施形態による半導体記憶装
置の製造方法を示す工程断面図（その２）である。

【図４７】本発明の第１１実施形態による半導体記憶装
置の製造方法を示す工程断面図（その３）である。

【図４８】本発明の第１２実施形態による半導体記憶装
置の構造を示す平面図及び部分断面図である。

【図４９】本発明の第１２実施形態による半導体記憶装
置における周辺回路構成例を示す図である。

【図５０】本発明の第１３実施形態による半導体記憶装
置の構造を示す平面図である。

【図５１】本発明の第１３実施形態による半導体記憶装
置の構造を示す概略断面図である。

【図５２】本発明の第１３実施形態による半導体記憶装
置の製造方法を示す工程断面図（その１）である。

【図５３】本発明の第１３実施形態による半導体記憶装
置の製造方法を示す工程断面図（その２）である。

【図５４】本発明の第１３実施形態による半導体記憶装
置の製造方法を示す工程断面図（その３）である。

【図５５】本発明の第１３実施形態の変形例による半導
体記憶装置の構造を示す概略断面図である。

【図５６】本発明の第１４実施形態による半導体記憶装
置の構造を示す概略断面図である。

【図５７】本発明の第１４実施形態による半導体記憶装
置の製造方法を示す工程断面図（その１）である。

【図５８】本発明の第１４実施形態による半導体記憶装
置の製造方法を示す工程断面図（その２）である。

【図５９】従来の半導体記憶装置の構造を示す概略断面
図（その１）である。

【図６０】従来の半導体記憶装置の構造を示す概略断面
図（その２）である。

【符号の説明】

１０…半導体基板 １２…素子分離膜 １４…素子領域 １５…素子領域 １６…ゲート酸化膜 １８…シリコン窒化膜 ２０…ゲート電極（ワード線） ２２…ゲート電極 ２４…ソース拡散層 ２６…ドレイン拡散層 ２８…低濃度拡散層 ３０…サイドウォール窒化膜 ３２…ソース拡散層 ３４…ドレイン拡散層 ３６…層間絶縁膜 ３８…スルーホール ４０…スルーホール ４２…絶縁膜 ４４…コンタクト用導電膜 ４６…キャパシタ蓄積電極 ４８…キャパシタ誘電体膜 ５０…多結晶シリコン膜 ５２…ＢＰＳＧ膜 ５３…層間絶縁膜 ５４…キャパシタ対向電極 ５６…サイドウォール酸化膜 ５８…ビット線コンタクトホール ５９…コンタクトホール ６０…スルーホール ６２…ビット線 ６４…層間絶縁膜 ６６…ビアホール ６８…配線層 ７０…配線層 ７２…フォトレジスト ７４…フォトレジスト ７６…サイドウォール酸化膜 ７８…多結晶シリコン膜 ８０…導電膜 ８２…ゲートコンタクト部 ８４…シリコン酸化膜 ８６…シリコン窒化膜 ８８…ＢＰＳＧ膜 ９０…フォトレジスト ９２…埋め込み導電体 ９４…デコーダ ９６…センスアンプ ９８…スルーホール １００…スルーホール １０２…層間絶縁膜 １０４…多結晶シリコン膜 １０６…多結晶シリコン膜 １０８…サイドウォール １１０…多結晶シリコン膜 １１２…柱状導電体 １１４…柱状導電体 １１６…空隙 １１８…積層膜 １２０…コンタクトホール １２２…スルーホール １２４…導電膜 １２６…絶縁膜 １２８…多結晶シリコン膜 １３０…ゴミ １３２…残渣 １３４…残渣 １３６…多結晶シリコンパターン １３８…多結晶シリコンサイドウォール １４０…多結晶シリコン膜 １４２…開口 １４４…導電膜 １４６…シリコン窒化膜 １４８…シリコン酸化膜 １５０…層間絶縁膜 １５２…層間絶縁膜 １５４…層間絶縁膜 １５６…シリコン窒化膜 １５８…多結晶シリコン膜 １６０…多結晶シリコンサイドウォール １６２…埋め込み導電体 １６４…サイドウォール １６６…開口

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年１１月２２日（２００２．１１．
２２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 半導体装置

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD21 AD24 AD42 AD56 AD61 GA09 GA28 JA04 JA06 JA14 JA19 JA35 JA39 JA40 JA53 LA21 MA03 MA06 MA18 MA20 NA02 PR01 PR05 PR06 PR07 PR10 PR29 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA06

Claims (62)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたソース拡散層
   とドレイン拡散層と、前記ソース拡散層と前記ドレイン
   拡散層との間の前記半導体基板上に、ゲート絶縁膜を介
   して形成されたゲート電極とを有するメモリセルトラン
   ジスタと、 前記ゲート電極の上面及び側面を覆う絶縁膜と、 前記メモリセルトランジスタ上を覆い、前記ソース拡散
   層上に開口した第１のスルーホールと、前記ドレイン拡
   散層上に開口した第２のスルーホールとが形成された第
   １の層間絶縁膜と、 前記第１のスルーホールの内壁及び底部に形成され、前
   記ソース拡散層に接続されたキャパシタ蓄積電極と、前
   記キャパシタ蓄積電極を覆うように形成されたキャパシ
   タ誘電体膜と、前記キャパシタ誘電体膜を覆うように形
   成されたキャパシタ対向電極とを有するキャパシタと、 前記第２のスルーホール内壁及び底部に形成され、前記
   ドレイン拡散層と接続された第１のコンタクト用導電膜
   とを有するメモリセルと、 前記メモリセル上に形成され、ビット線コンタクトホー
   ルが形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成され、前記ビット線コン
   タクトホールを介して前記メモリセルの前記第１のコン
   タクト用導電膜に接続されたビット線とを有することを
   特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板上に形成されたソース拡散層
   とドレイン拡散層と、前記ソース拡散層と前記ドレイン
   拡散層との間の前記半導体基板上に、ゲート絶縁膜を介
   して形成されたゲート電極とを有するメモリセルトラン
   ジスタと、 前記ゲート電極の上面及び側面を覆う絶縁膜と、 前記メモリセルトランジスタ上を覆い、前記ソース拡散
   層上に開口された第１のスルーホールと、前記ドレイン
   拡散層上に開口された第２のスルーホールとが形成され
   た第１の層間絶縁膜と、 前記第１のスルーホールの底部に埋め込まれ、前記ソー
   ス拡散層に接続された第１の埋め込み導電体と、 前記第２のスルーホールの底部に埋め込まれ、前記ドレ
   イン拡散層に接続された第２の埋め込み導電体と、 前記第１のスルーホールの内壁と、前記第１の埋め込み
   導電体の上面とに形成され、前記第１の埋め込み導電体
   を介して前記ソース拡散層に接続されたキャパシタ蓄積
   電極と、前記キャパシタ蓄積電極を覆うように形成され
   たキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆
   うように形成されたキャパシタ対向電極とを有するキャ
   パシタと、 前記第２のスルーホールの内壁と、前記第２の埋め込み
   導電体の上面とに形成され、前記第２の埋め込み導電体
   を介して前記ドレイン拡散層と接続された第１のコンタ
   クト用導電膜とを有するメモリセルと、 前記メモリセル上に形成され、ビット線コンタクトホー
   ルが形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成され、前記ビット線コン
   タクトホールを介して前記メモリセルの前記第１のコン
   タクト用導電膜に接続されたビット線とを有することを
   特徴とする半導体記憶装置。
3. 【請求項３】 半導体基板上に形成されたソース拡散層
   とドレイン拡散層と、前記ソース拡散層と前記ドレイン
   拡散層との間の前記半導体基板上に、ゲート絶縁膜を介
   して形成されたゲート電極とを有するメモリセルトラン
   ジスタと、 前記メモリセルトランジスタ上を覆い、前記ソース拡散
   層上に開口した第１のスルーホールと、前記ドレイン拡
   散層上に開口した第２のスルーホールと、前記半導体基
   板より離間した領域の前記第１のスルーホールを囲うよ
   うに形成され、前記第１のスルーホールより開口径が広
   い開口と、が形成された第１の層間絶縁膜と、 前記開口の内壁及び底部、前記第１のスルーホールの内
   壁及び底部に形成され、前記ソース拡散層に接続された
   キャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆う
   ように形成されたキャパシタ誘電体膜と、前記キャパシ
   タ誘電体膜を覆うように形成されたキャパシタ対向電極
   とを有するキャパシタと、 前記第２のスルーホール内壁及び底部に形成され、前記
   ドレイン拡散層と接続された第１のコンタクト用導電膜
   とを有するメモリセルと、 前記メモリセル上に形成され、ビット線コンタクトホー
   ルが形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成され、前記ビット線コン
   タクトホールを介して前記メモリセルの前記第１のコン
   タクト用導電膜に接続されたビット線とを有することを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項１又は２記載の半導体記憶装置に
   おいて、 前記キャパシタ蓄積電極は、前記第１のスルーホールの
   内部に、前記第１のスルーホール内壁とは離間して形成
   された第１の柱状導電体を有し、 前記コンタクト用導電膜は、前記第２のスルーホールの
   内部に、前記第２のスルーホール内壁とは離間して形成
   された第２の柱状導電体を有することを特徴とする半導
   体記憶装置。
5. 【請求項５】 請求項１、２又は４記載の半導体記憶装
   置において、 前記絶縁膜と接する領域の前記第１の層間絶縁膜は、前
   記絶縁膜とはエッチング特性が異なる材料により構成さ
   れていることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、 前記絶縁膜はシリコン窒化膜であり、 前記絶縁膜とエッチング特性が異なる前記材料は、シリ
   コン酸化膜又は不純物を添加したシリコン酸化膜である
   ことを特徴とする半導体記憶装置。
7. 【請求項７】 請求項３記載の半導体記憶装置におい
   て、 前記キャパシタ蓄積電極は、前記第１のスルーホールよ
   り前記開口内に柱状に突出する柱状導電体を更に有する
   ことを特徴とする半導体記憶装置。
8. 【請求項８】 請求項１乃至７のいずれかに記載の半導
   体記憶装置において、 前記ビット線コンタクトホールの内壁に形成されたサイ
   ドウォール絶縁膜を更に有し、 前記ビット線は、前記サイドウォール絶縁膜により前記
   キャパシタ対向電極と絶縁されていることを特徴とする
   半導体記憶装置。
9. 【請求項９】 請求項１乃至８のいずれかに記載の半導
   体記憶装置において、 前記メモリセルが形成されたメモリセル領域の周辺の前
   記半導体基板上に形成された周辺回路用トランジスタ
   と、 前記第１の層間絶縁膜上に形成され、前記ビット線と同
   一導電層からなる配線層とを更に有し、 前記配線層は、前記周辺回路用トランジスタのゲート電
   極、ソース拡散層又はドレイン拡散層に直接接続されて
   いることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項１乃至８のいずれかに記載の半
    導体記憶装置において、 前記メモリセルが形成されたメモリセル領域の周辺の前
    記半導体基板上に形成された周辺回路用トランジスタ
    と、 前記ビット線上に形成された第３の層間絶縁膜と、 前記第３の層間絶縁膜上に形成された配線層とを更に有
    し、 前記配線層は、前記周辺回路用トランジスタのゲート電
    極、ソース拡散層又はドレイン拡散層に直接接続されて
    いることを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項１０記載の半導体記憶装置にお
    いて、 前記配線層は、前記周辺回路用トランジスタのゲート電
    極、ソース拡散層若しくはドレイン拡散層、前記キャパ
    シタ対向電極、又は前記ビット線に直接接続されている
    ことを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項１１記載の半導体記憶装置にお
    いて、 前記ビット線と前記配線層とを接続する領域の前記ビッ
    ト線直下に、前記キャパシタ対向電極と、前記第２の層
    間絶縁膜との積層膜と同一の構造よりなるエッチング保
    護パターンを更に有することを特徴とする半導体記憶装
    置。
13. 【請求項１３】 請求項１乃至８のいずれかに記載の半
    導体記憶装置において、 前記メモリセルが形成されたメモリセル領域の周辺の前
    記半導体基板上に形成された周辺回路用トランジスタ
    と、 前記第２の層間絶縁膜上に形成され、前記ビット線と同
    一導電層からなる配線層とを更に有し、 前記キャパシタ対向電極及び前記第２の層間絶縁膜は、
    前記周辺回路用トランジスタの形成された領域に延在し
    て形成されており、 前記配線層は、前記周辺回路用トランジスタのゲート電
    極、ソース拡散層又はドレイン拡散層に直接接続されて
    いることを特徴とする半導体記憶装置。
14. 【請求項１４】 請求項１乃至８のいずれかに記載の半
    導体記憶装置において、 前記メモリセルが形成されたメモリセル領域の周辺の前
    記半導体基板上に形成された周辺回路用トランジスタ
    と、 前記周辺回路用トランジスタのゲート電極、ソース拡散
    層、又はドレイン拡散層上の前記第１の層間絶縁膜に形
    成された第３のスルーホールの内壁及び底部に形成され
    た第２のコンタクト用導電膜とを更に有し、 前記周辺回路用トランジスタのゲート電極、ソース拡散
    層又はドレイン拡散層は、前記第２のコンタクト用導電
    膜を介して前記第１の層間絶縁膜上に形成された配線層
    に接続されていることを特徴とする半導体記憶装置。
15. 【請求項１５】 請求項１４記載の半導体記憶装置にお
    いて、 前記第３のスルーホールの底部に形成された第３の埋め
    込み導電体を更に有し、 前記第２のコンタクト用導電膜は、前記第３の埋め込み
    導電体を介して前記周辺回路用トランジスタのゲート電
    極、ソース拡散層又はドレイン拡散層に接続されている
    ことを特徴とする半導体記憶装置。
16. 【請求項１６】 請求項１乃至１５のいずれかに記載の
    半導体記憶装置において、 前記第１の層間絶縁膜は、エッチング特性が異なる複数
    の絶縁材料を積層した積層膜であることを特徴とする半
    導体記憶装置。
17. 【請求項１７】 請求項１６記載の半導体記憶装置にお
    いて、 前記積層膜は、シリコン窒化膜をシリコン酸化膜により
    挟んで積層されていることを特徴とする半導体記憶装
    置。
18. 【請求項１８】 請求項１６記載の半導体記憶装置にお
    いて、 前記積層膜は、シリコン酸化膜上にシリコン窒化膜が積
    層された膜であることを特徴とする半導体記憶装置。
19. 【請求項１９】 半導体基板上に形成されたソース拡散
    層とドレイン拡散層と、前記ソース拡散層と前記ドレイ
    ン拡散層との間の前記半導体基板上に、ゲート絶縁膜を
    介して形成されたゲート電極とを有するメモリセルトラ
    ンジスタと、 前記ゲート電極の上面及び側面を覆う絶縁膜と、 前記メモリセルトランジスタ上を覆い、前記ソース拡散
    層上に開口した第１のスルーホールが形成された第１の
    層間絶縁膜と、 前記第１のスルーホールの内壁及び底部に形成され、前
    記ソース拡散層に接続されたコンタクト部と、前記コン
    タクト部に接続され、前記第１の層間絶縁膜上に突出し
    て形成された突出部とを有するキャパシタ蓄積電極と、
    前記キャパシタ蓄積電極を覆うように形成されたキャパ
    シタ誘電体膜と、前記キャパシタ誘電体膜を覆うように
    形成されたキャパシタ対向電極と、を有するキャパシタ
    とを有するメモリセルを有することを特徴とする半導体
    記憶装置。
20. 【請求項２０】 請求項１９記載の半導体記憶装置にお
    いて、 前記メモリセル上に形成され、前記第１の層間絶縁膜を
    介して前記ドレイン拡散層に達するビット線コンタクト
    ホールが形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成され、前記ビット線コン
    タクトホールを介して前記メモリセルの前記ドレイン拡
    散層に接続されたビット線とを更に有することを特徴と
    する半導体記憶装置。
21. 【請求項２１】 請求項１９又は２０記載の半導体記憶
    装置において、 前記第１の層間絶縁膜には、前記ドレイン拡散層上に開
    口された第２のスルーホールが形成されており、 前記第２のスルーホール内壁及び底部に形成され、前記
    ドレイン拡散層と接続されたコンタクト用導電膜と、 前記メモリセル上に、第２の層間絶縁膜を介して形成さ
    れ、前記コンタクト用導電膜接続されたビット線とを更
    に有することを特徴とする半導体記憶装置。
22. 【請求項２２】 請求項１９乃至２１のいずれかに記載
    の半導体記憶装置において、 前記第１の層間絶縁膜は、シリコン窒化膜とシリコン酸
    化膜とを有し、 前記シリコン窒化膜は、前記ゲート電極上に形成されて
    おり、 前記シリコン酸化膜は、前記シリコン窒化膜上に形成さ
    れており、 前記第２の層間絶縁膜はシリコン酸化膜により形成され
    ていることを特徴とする半導体記憶装置。
23. 【請求項２３】 請求項１乃至２２のいずれかに記載の
    半導体記憶装置において、 前記第１のコンタクト用導電膜、前記第２のコンタクト
    用導電膜又は前記キャパシタ蓄積電極は、Ｎ形シリコン
    及びＰ形シリコンにコンタクトする導電材料であること
    を特徴とする半導体記憶装置。
24. 【請求項２４】 請求項１乃至２３のいずれかに記載の
    半導体記憶装置において、 前記ビット線コンタクトホールは、ビット線の延在する
    方向に長く伸びた形状であることを特徴とする半導体記
    憶装置。
25. 【請求項２５】 請求項１乃至２４のいずれかに記載の
    半導体記憶装置において、 前記ビット線は、前記ビット線間の間隔の半分以下の膜
    厚であることを特徴とする半導体記憶装置。
26. 【請求項２６】 並行に配された複数のビット線と複数
    の前記ビット線に交差する方向に並行に配された複数の
    ワード線と、 それぞれの前記ビット線の一方の端に設けられたセンス
    アンプとそれぞれの前記ワード線の一方の端に設けられ
    たデコーダと前記ビット線と前記ワード線のそれぞれの
    交差部に設けられた請求項１乃至２５のいずれかに記載
    のメモリセルとを有し、 複数の前記センスアンプは２組に分けられ、前記メモリ
    セルが形成されたメモリセル領域の対向する側部にそれ
    ぞれの組が設けられており、 複数の前記デコーダは２組に分けられ、前記メモリセル
    領域の他の対向する側部にそれぞれの組が設けられてい
    ることを特徴とする半導体記憶装置。
27. 【請求項２７】 半導体基板上に形成されたソース拡散
    層とドレイン拡散層と、前記ソース拡散層と前記ドレイ
    ン拡散層との間の前記半導体基板上に、ゲート絶縁膜を
    介して形成されたゲート電極とを有するメモリセルトラ
    ンジスタと、 前記メモリセルトランジスタ上を覆い、前記ソース拡散
    層上に開口した第１のスルーホールと、前記ドレイン拡
    散層上に開口した第２のスルーホールとが形成された第
    １の層間絶縁膜と、 前記第１のスルーホール内に埋め込まれた埋め込み導電
    体と、 前記第１の層間絶縁膜上に形成され、前記埋め込み導電
    体を介して前記ソース拡散層に接続されたキャパシタ蓄
    積電極と、前記キャパシタ蓄積電極を覆うように形成さ
    れたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を
    覆うように形成されたキャパシタ対向電極とを有するキ
    ャパシタとを有するメモリセルと、 前記第１の層間絶縁膜上に形成され、前記第２のスルー
    ホールを介して前記ドレイン拡散層に接続されたビット
    線とを有し、 前記埋め込み導電体と前記ビット線は、同一の導電層に
    より形成されていることを特徴とする半導体記憶装置。
28. 【請求項２８】 請求項２７記載の半導体記憶装置にお
    いて、 前記埋め込み導電体は、前記第１のスルーホールの側壁
    及び底部に形成されていることを特徴とする半導体記憶
    装置。
29. 【請求項２９】 請求項２７又は２８記載の半導体記憶
    装置において、 前記第１のスルーホール及び前記第２のスルーホール
    は、前記ゲート電極の外側に離間して形成されているこ
    とを特徴とする半導体記憶装置。
30. 【請求項３０】 請求項２７乃至２９のいずれかに記載
    の半導体記憶装置において、 前記ビット線の上面及び側面は、前記ビット線上に形成
    する第２の層間絶縁膜に対してエッチングストッパとし
    て機能する絶縁膜により覆われていることを特徴とする
    半導体記憶装置。
31. 【請求項３１】 請求項３０記載の半導体記憶装置にお
    いて、 前記第２の層間絶縁膜には、その内部に前記埋め込み導
    電体が露出する第３のスルーホールが形成されており、 前記キャパシタ誘電体膜は、前記第３のスルーホールの
    側壁及び底面に形成されていることを特徴とする半導体
    記憶装置。
32. 【請求項３２】 半導体基板上に、第１の導電膜と第１
    の絶縁膜を積層して堆積した後、前記第１の導電膜と前
    記第１の絶縁膜をパターニングし、上面が前記第１の絶
    縁膜で覆われた前記第１の導電膜からなるゲート電極を
    形成するゲート電極形成工程と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、ソース拡散層及びドレイン拡散層を形成する
    拡散層形成工程と、 前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
    形成する第１のサイドウォール絶縁膜形成工程と、 前記ソース拡散層上に開口された第１のスルーホール
    と、前記ドレイン拡散層上に開口された第２のスルーホ
    ールが形成された第１の層間絶縁膜を形成する第１の層
    間絶縁膜形成工程と、 前記第１の層間絶縁膜が形成された前記半導体基板上に
    第２の導電膜を堆積する第２の導電膜堆積工程と、 前記第１のスルーホールと前記第２のスルーホールの内
    部に前記第２の導電膜を残存させるように前記第１の層
    間絶縁膜上の前記第２の導電膜を除去し、前記第１のス
    ルーホール内に形成された前記第２の導電膜からなるキ
    ャパシタ蓄積電極と、前記第２のスルーホール内に形成
    された第２の導電膜からなる第１のコンタクト用導電膜
    を形成する導電膜除去工程と、 前記キャパシタ蓄積電極と、前記第１のコンタクト用導
    電膜とが形成された前記半導体基板上に、キャパシタ誘
    電体膜となる第２の絶縁膜と、キャパシタ対向電極とな
    る第３の導電膜とを堆積した後、前記第３の導電膜をパ
    ターニングし、前記キャパシタ対向電極を形成するキャ
    パシタ対向電極形成工程とを有することを特徴とする半
    導体記憶装置の製造方法。
33. 【請求項３３】 請求項３２記載の半導体記憶装置の製
    造方法において、 前記キャパシタ対向電極形成工程では、前記第３の導電
    膜上に堆積した第３の絶縁膜と前記第３の導電膜をパタ
    ーニングし、前記キャパシタ対向電極と、前記第２のス
    ルーホール上に開口されたビット線コンタクトホールを
    形成し、 前記キャパシタ対向電極形成工程の後、第４の絶縁膜を
    堆積し、前記第４の絶縁膜を異方性エッチングすること
    により前記ビット線コンタクトホールの内壁に第２のサ
    イドウォール絶縁膜を形成すると同時に、前記ビット線
    コンタクトホール底部の前記第２の絶縁膜を除去する第
    ２のサイドウォール絶縁膜形成工程と、 前記第３の絶縁膜上に形成され、前記ビット線コンタク
    トホール内に露出した前記第１のコンタクト用導電膜と
    接続されたビット線を形成するビット線形成工程とを更
    に有することを特徴とする半導体記憶装置の製造方法。
34. 【請求項３４】 半導体基板上に、第１の導電膜と第１
    の絶縁膜を積層して堆積した後、前記第１の導電膜と前
    記第１の絶縁膜をパターニングし、メモリセルトランジ
    スタを形成する第１の領域に、上面が前記第１の絶縁膜
    で覆われた前記第１の導電膜からなる第１のゲート電極
    を、周辺回路用トランジスタを形成する第２の領域に、
    上面が前記第１の絶縁膜で覆われた前記第１の導電膜か
    らなる第２のゲート電極を形成するゲート電極形成工程
    と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、前記第１の領域に前記メモリセルトランジス
    タのソース拡散層及びドレイン拡散層を形成し、前記第
    ２の領域に前記周辺回路用トランジスタのソース拡散層
    及びドレイン拡散層を形成する拡散層形成工程と、 前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
    形成する第１のサイドウォール絶縁膜形成工程と、 前記メモリセルトランジスタの前記ソース拡散層上に開
    口された第１のスルーホールと、前記メモリセルトラン
    ジスタの前記ドレイン拡散層上に開口された第２のスル
    ーホールとが形成された第１の層間絶縁膜を形成する第
    １の層間絶縁膜形成工程と、 前記第１の層間絶縁膜が形成された前記半導体基板上に
    第２の導電膜を堆積する第２の導電膜堆積工程と、 前記第１のスルーホールと、前記第２のスルーホールと
    の内部に前記第２の導電膜を残存させるように前記第１
    の層間絶縁膜上の前記第２の導電膜を除去し、前記第１
    のスルーホール内に形成された前記第２の導電膜からな
    るキャパシタ蓄積電極と、前記第２のスルーホール内に
    形成された第２の導電膜からなる第１のコンタクト用導
    電膜を形成する導電膜除去工程と、 前記キャパシタ蓄積電極と、前記第１のコンタクト用導
    電膜上に、キャパシタ誘電体膜となる第２の絶縁膜と、
    キャパシタ対向電極となる第３の導電膜と、第３の絶縁
    膜とを堆積した後、前記第３の絶縁膜と前記第３の導電
    膜をパターニングし、前記キャパシタ対向電極と、前記
    第２のスルーホール上に開口されたビット線コンタクト
    ホールとを形成するビット線コンタクトホール形成工程
    と、 前記ビット線コンタクトホールが形成された前記第３の
    絶縁膜上に第４の絶縁膜を堆積した後、前記第４の絶縁
    膜を異方性エッチングすることにより前記ビット線コン
    タクトホールの内壁に第２のサイドウォール絶縁膜を形
    成すると同時に、前記ビット線コンタクトホール底部の
    前記第２の絶縁膜を除去する第２のサイドウォール絶縁
    膜形成工程と、 前記キャパシタ対向電極上の前記第３の絶縁膜に開口さ
    れた第３のスルーホールと、前記周辺回路用トランジス
    タの前記ソース拡散層、前記ドレイン拡散層、又は前記
    第２のゲート電極上の前記第１の層間絶縁膜に開口され
    た第４のスルーホールとを形成する第２のスルーホール
    形成工程と、 前記ビット線コンタクトホール内に露出した前記第１の
    コンタクト用導電膜と接続されたビット線と、前記第３
    のスルーホールを介して前記キャパシタ対向電極と接続
    された第１の配線層と、前記第４のスルーホールを介し
    て前記周辺回路用トランジスタと接続された第２の配線
    層とを形成する配線層形成工程とを有することを特徴と
    する半導体記憶装置の製造方法。
35. 【請求項３５】 請求項３４記載の半導体記憶装置の製
    造方法において、 前記第２のサイドウォール絶縁膜形成工程の後に、 前記ビット線コンタクトホール内に露出した前記コンタ
    クト用導電膜と接続されたビット線を形成するビット線
    形成工程と、 前記ビット線が形成された前記半導体基板上に第２の層
    間絶縁膜を形成する第２の層間絶縁膜形成工程と、を更
    に有し、 前記第２のスルーホール形成工程では、前記第２の層間
    絶縁膜と前記第３の絶縁膜に、前記キャパシタ対向電極
    に達する第３のスルーホールを形成するとともに、前記
    第２の層間絶縁膜と前記第１の層間絶縁膜に、前記周辺
    回路用トランジスタの前記ソース拡散層、前記ドレイン
    拡散層、又は前記第２のゲート電極に達する第４のスル
    ーホールを形成し、 前記配線層形成工程では、前記第３のスルーホールを介
    して前記キャパシタ対向電極と接続された第１の配線層
    と、前記第４のスルーホールを介して前記周辺回路用ト
    ランジスタと接続された第２の配線層を形成することを
    特徴とする半導体記憶装置の製造方法。
36. 【請求項３６】 請求項３５記載の半導体記憶装置の製
    造方法において、 前記第２のスルーホール形成工程において、前記ビット
    線と前記配線層とを接続する第５のスルーホールを形成
    する場合には、 前記ビット線コンタクトホール形成工程において、前記
    ビット線と前記配線層とを接続するコンタクトホールを
    形成する領域の前記第１の層間絶縁膜上に、前記第３の
    導電膜と前記第３の絶縁膜との積層膜よりなるエッチン
    グ保護パターンを形成することを特徴とする半導体記憶
    装置の製造方法。
37. 【請求項３７】 半導体基板上に、第１の導電膜と第１
    の絶縁膜を積層して堆積した後、前記第１の導電膜と前
    記第１の絶縁膜をパターニングし、メモリセルトランジ
    スタを形成する第１の領域に、上面が前記第１の絶縁膜
    で覆われた前記第１の導電膜からなる第１のゲート電極
    を、周辺回路用トランジスタを形成する第２の領域に、
    上面が前記第１の絶縁膜で覆われた前記第１の導電膜か
    らなる第２のゲート電極を形成するゲート電極形成工程
    と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、前記第１の領域に前記メモリセルトランジス
    タのソース拡散層及びドレイン拡散層を形成し、前記第
    ２の領域に前記周辺回路用トランジスタのソース拡散層
    及びドレイン拡散層を形成する拡散層形成工程と、 前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
    形成する第１のサイドウォール絶縁膜形成工程と、 前記メモリセルトランジスタの前記ソース拡散層上に開
    口された第１のスルーホールと、前記メモリセルトラン
    ジスタの前記ドレイン拡散層上に開口された第２のスル
    ーホールとが形成された第１の層間絶縁膜を形成する第
    １の層間絶縁膜形成工程と、 前記第１の層間絶縁膜が形成された前記半導体基板上に
    第２の導電膜を堆積する第２の導電膜堆積工程と、 前記第１のスルーホールと、前記第２のスルーホールと
    の内部に前記第２の導電膜を残存させるように前記第１
    の層間絶縁膜上の前記第２の導電膜を除去し、前記第１
    のスルーホール内に形成された前記第２の導電膜からな
    るキャパシタ蓄積電極と、前記第２のスルーホール内に
    形成された第２の導電膜からなる第１のコンタクト用導
    電膜を形成する導電膜除去工程と、 前記キャパシタ蓄積電極と、前記第１のコンタクト用導
    電膜上に、キャパシタ誘電体膜となる第２の絶縁膜と、
    キャパシタ対向電極となる第３の導電膜と、第３の絶縁
    膜とを堆積した後、前記第３の絶縁膜と前記第３の導電
    膜をパターニングし、前記キャパシタ対向電極と、前記
    第２のスルーホール上に開口されたビット線コンタクト
    ホールとを形成し、前記周辺回路用トランジスタの前記
    ソース拡散層、前記ドレイン拡散層、又は前記第２のゲ
    ート電極上に開口する第３のスルーホールを前記第２の
    絶縁膜上まで開口するビット線コンタクトホール形成工
    程と、 前記ビット線コンタクトホールを覆うフォトレジストを
    選択的に形成した後、前記第３のスルーホール内の前記
    第２の絶縁膜と、前記第１の層間絶縁膜とをエッチング
    し、前記周辺回路用トランジスタの前記ソース拡散層、
    前記ドレイン拡散層、又は前記第２のゲート電極上まで
    達する前記第３のスルーホールを形成する第２のスルー
    ホール形成工程とを有することを特徴とする半導体記憶
    装置の製造方法。
38. 【請求項３８】 請求項３７記載の半導体記憶装置の製
    造方法において、 前記ビット線コンタクトホール形成工程では、前記キャ
    パシタ蓄積電極と、前記第２の導電膜上に、キャパシタ
    誘電体膜となる前記第２の絶縁膜と、キャパシタ対向電
    極となる前記第３の導電膜と、前記第３の絶縁膜と、エ
    ッチングストッパーとして機能するマスク膜を連続して
    堆積した後、前記マスク膜、前記第３の絶縁膜と前記第
    ３の導電膜をパターニングし、前記キャパシタ対向電極
    と、前記第２のスルーホール上に開口されたビット線コ
    ンタクトホールとを形成し、前記周辺回路用トランジス
    タの前記ソース拡散層、前記ドレイン拡散層、又は前記
    第２のゲート電極上に開口する前記第３のスルーホール
    を前記第２の絶縁膜上まで開口し、 前記第２のスルーホール形成工程では、前記ビット線コ
    ンタクトホールを覆うフォトレジストを選択的に形成し
    た後、前記マスク膜と前記フォトレジストをエッチング
    マスクとして前記第３のスルーホール内の前記第２の絶
    縁膜と、前記第１の層間絶縁膜とをエッチングし、前記
    周辺回路用トランジスタの前記ソース拡散層、前記ドレ
    イン拡散層、又は前記第２のゲート電極上まで達する前
    記第３のスルーホールを形成することを特徴とする半導
    体記憶装置の製造方法。
39. 【請求項３９】 請求項３８記載の半導体記憶装置の製
    造方法において、 前記マスク膜は、シリコン膜であることを特徴とする半
    導体記憶装置の製造方法。
40. 【請求項４０】 半導体基板上に、第１の導電膜と第１
    の絶縁膜を積層して堆積した後、前記第１の導電膜と前
    記第１の絶縁膜をパターニングし、メモリセルトランジ
    スタを形成する第１の領域に、上面が前記第１の絶縁膜
    で覆われた前記第１の導電膜からなる第１のゲート電極
    を、周辺回路用トランジスタを形成する第２の領域に、
    上面が前記第１の絶縁膜で覆われた前記第１の導電膜か
    らなる第２のゲート電極を形成するゲート電極形成工程
    と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、前記第１の領域に前記メモリセルトランジス
    タのソース拡散層及びドレイン拡散層を形成し、前記第
    ２の領域に前記周辺回路用トランジスタのソース拡散層
    及びドレイン拡散層を形成する拡散層形成工程と、 前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
    形成する第１のサイドウォール絶縁膜形成工程と、 前記メモリセルトランジスタの前記ソース拡散層上に開
    口された第１のスルーホールと、前記メモリセルトラン
    ジスタの前記ドレイン拡散層上に開口された第２のスル
    ーホールと、前記周辺回路用トランジスタの前記ソース
    拡散層、前記ドレイン拡散層又は前記第２のゲート電極
    上に開口する第３のスルーホールとが形成された第１の
    層間絶縁膜を形成する第１の層間絶縁膜形成工程と、 前記第１の層間絶縁膜が形成された前記半導体基板上に
    第２の導電膜を堆積する第２の導電膜堆積工程と、 前記第１のスルーホールと、前記第２のスルーホール
    と、前記第３のスルーホールの内部に前記第２の導電膜
    を残存させるように前記第１の層間絶縁膜上の前記第２
    の導電膜を除去し、前記第１のスルーホール内に形成さ
    れた前記第２の導電膜からなるキャパシタ蓄積電極と、
    前記第２のスルーホール内に形成された前記第２の導電
    膜からなる第１のコンタクト用導電膜と、前記第３のス
    ルーホール内に形成された第２の導電膜からなる第２の
    コンタクト用導電膜とを形成する導電膜除去工程と、 前記キャパシタ蓄積電極と、前記第１のコンタクト用導
    電膜と、前記第２のコンタクト用導電膜とが形成された
    前記半導体基板上に、キャパシタ誘電体膜となる第２の
    絶縁膜と、キャパシタ対向電極となる第３の導電膜と、
    第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記
    第３の導電膜をパターニングし、前記キャパシタ対向電
    極と、前記第２のスルーホール上に開口されたビット線
    コンタクトホールを形成するビット線コンタクトホール
    形成工程と、 前記ビット線コンタクトホールが形成された前記第３の
    絶縁膜上に第４の絶縁膜を堆積した後、前記第４の絶縁
    膜を異方性エッチングすることにより前記ビット線コン
    タクトホールの内壁に第２のサイドウォール絶縁膜を形
    成すると同時に、前記ビット線コンタクトホール底部の
    前記第２の絶縁膜を除去する第２のサイドウォール絶縁
    膜形成工程と、 前記ビット線コンタクトホール内に露出した前記第１の
    コンタクト用導電膜と接続されたビット線と、前記第３
    のスルーホール内に形成された前記第２のコンタクト用
    導電膜に接続された配線層を形成する配線層形成工程と
    を有することを特徴とする半導体記憶装置の製造方法。
41. 【請求項４１】 請求項３２乃至４０のいずれかに記載
    の半導体記憶装置の製造方法において、 前記キャパシタ対向電極形成工程では、前記第３の導電
    膜表面が平坦になるように、前記第３の導電膜を前記第
    １のスルーホール又は前記第２のスルーホール内に埋め
    込むことを特徴とする半導体記憶装置の製造方法。
42. 【請求項４２】 請求項３２乃至４１のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第２の導電膜堆積工程の後に、 第５の絶縁膜を堆積して前記第５の絶縁膜を異方性エッ
    チングすることにより、前記第２の導電膜が形成された
    前記第１のスルーホール及び前記第２のスルーホールの
    内壁に第３のサイドウォール絶縁膜を形成する第３のサ
    イドウォール絶縁膜形成工程と、 前記第３のサイドウォール絶縁膜が形成された前記第１
    のスルーホール及び前記第２のスルーホールを埋め込む
    第４の導電膜を堆積する第４の導電膜堆積工程とを、 前記導電膜除去工程の後に、前記第３のサイドウォール
    絶縁膜を除去することにより前記第１のスルーホール内
    に前記第４の導電膜よりなる第１の柱状導電体を、前記
    第２のスルーホール内に前記第４の導電膜よりなる第２
    の柱状導電体を形成する柱状導電体形成工程とを更に有
    し、 前記導電膜除去工程では、前記第３のサイドウォール絶
    縁膜が表面に露出するまで、前記第４の導電膜、前記第
    ２の導電膜、前記第１の層間絶縁膜を除去することを特
    徴とする半導体記憶装置の製造方法。
43. 【請求項４３】 請求項３２乃至４２のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第１の層間絶縁膜形成工程では、前記第１の層間絶
    縁膜を堆積後、前記スルーホール形成前に、前記第１の
    層間絶縁膜の表面を研磨により平坦化することを特徴と
    する半導体記憶装置の製造方法。
44. 【請求項４４】 請求項３２乃至４３のいずれかに記載
    の半導体記憶装置の製造方法において、 前記導電膜除去工程では、前記半導体基板表面を研磨
    し、前記第１の層間絶縁膜上の前記第２の導電膜を除去
    することを特徴とする半導体記憶装置の製造方法。
45. 【請求項４５】 請求項３２乃至４４のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第１の層間絶縁膜形成工程では、エッチング特性の
    異なる複数の絶縁材料を積層した積層膜により前記第１
    の層間絶縁膜を形成し、前記絶縁材料を一層づつエッチ
    ングすることにより前記スルーホールを開口することを
    特徴とする半導体記憶装置の製造方法。
46. 【請求項４６】 請求項３２乃至４１のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第２の導電膜堆積工程の後に、前記第２の導電膜上
    にフォトレジストを塗布し、前記第１のスルーホール、
    前記第２のスルーホール、又は前記第３のスルーホール
    内に埋め込むフォトレジスト塗布工程を、 前記導電膜除去工程の後に、前記第１のスルーホール、
    前記第２のスルーホール、又は前記第３のスルーホール
    内に埋め込まれた前記フォトレジストを剥離するフォト
    レジスト剥離工程を更に有し、 前記導電膜除去工程では、前記第１のスルーホール、前
    記第２のスルーホール、又は前記第３のスルーホール内
    部に前記第２の導電膜及び前記フォトレジストを残存さ
    せるように、前記第１の層間絶縁膜上の前記第２の導電
    膜及び前記フォトレジストを除去することを特徴とする
    半導体記憶装置の製造方法。
47. 【請求項４７】 請求項３２乃至４１のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第２の導電膜堆積工程の後に、前記第１の層間絶縁
    膜とはエッチング特性の異なる第６の絶縁膜を堆積し、
    前記第１のスルーホール、前記第２のスルーホール、又
    は前記第３のスルーホール内に埋め込む絶縁膜堆積工程
    を、 前記導電膜除去工程の後に、前記第１のスルーホール、
    前記第２のスルーホール、又は前記第３のスルーホール
    内に埋め込まれた前記第６の絶縁膜を除去する第６の絶
    縁膜除去工程を更に有し、 前記導電膜除去工程では、前記第１のスルーホール、前
    記第２のスルーホール、又は前記第３のスルーホール内
    部に前記第２の導電膜及び前記第６の絶縁膜を残存させ
    るように、前記第１の層間絶縁膜上の前記第２の導電膜
    及び前記第６の絶縁膜を除去することを特徴とする半導
    体記憶装置の製造方法。
48. 【請求項４８】 請求項４７記載の半導体記憶装置の製
    造方法において、 前記第１の層間絶縁膜は、その表面に、前記第６の絶縁
    膜とエッチング特性が異なる絶縁膜を有する積層膜であ
    ることを特徴とする半導体記憶装置の製造方法。
49. 【請求項４９】 請求項３２乃至４１のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第２の導電膜堆積工程の後に、前記第１の層間絶縁
    膜とエッチング特性がほぼ等しい第６の絶縁膜を堆積
    し、前記第１のスルーホール、前記第２のスルーホー
    ル、又は前記第３のスルーホール内に埋め込む絶縁膜堆
    積工程を、 前記導電膜除去工程の後に、前記第１のスルーホール、
    前記第２のスルーホール、又は前記第３のスルーホール
    内に埋め込まれた前記第６の絶縁膜及び前記第１の層間
    絶縁膜を除去する絶縁膜除去工程を更に有し、 前記導電膜除去工程では、前記第１のスルーホール、前
    記第２のスルーホール、又は前記第３のスルーホール内
    部に前記第２の導電膜及び前記第６の絶縁膜を残存させ
    るように、前記第１の層間絶縁膜上の前記第２の導電膜
    及び前記第６の絶縁膜を除去することを特徴とする半導
    体記憶装置の製造方法。
50. 【請求項５０】 請求項４９記載の半導体記憶装置の製
    造方法において、 前記第１の層間絶縁膜は、前記第６の絶縁膜とはエッチ
    ング特性の異なる絶縁膜上に、前記第６の絶縁膜とエッ
    チング特性がほぼ等しい絶縁膜が堆積された積層膜であ
    り、 前記絶縁膜除去工程では、前記第６の絶縁膜及び前記第
    ６の絶縁膜とエッチング特性がほぼ等しい絶縁膜を除去
    することを特徴とする半導体記憶装置の製造方法。
51. 【請求項５１】 半導体基板上に、第１の導電膜と第１
    の絶縁膜を積層して堆積した後、前記第１の導電膜と前
    記第１の絶縁膜をパターニングし、メモリセルトランジ
    スタを形成する第１の領域に、上面が前記第１の絶縁膜
    で覆われた前記第１の導電膜からなる第１のゲート電極
    を、周辺回路用トランジスタを形成する第２の領域に、
    上面が前記第１の絶縁膜で覆われた前記第１の導電膜か
    らなる第２のゲート電極を形成するゲート電極形成工程
    と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、前記第１の領域に前記メモリセルトランジス
    タのソース拡散層及びドレイン拡散層を形成し、前記第
    ２の領域に前記周辺回路用トランジスタのソース拡散層
    及びドレイン拡散層を形成する拡散層形成工程と、 前記ゲート電極の側壁に第１のサイドウォール絶縁膜を
    形成する第１のサイドウォール絶縁膜形成工程と、 前記第１のサイドウォールが形成された前記半導体基板
    上に第１の層間絶縁膜を堆積した後、前記第１の層間絶
    縁膜の表面を平坦化する第１の層間絶縁膜形成工程と、 平坦化した前記第１の層間絶縁膜上に、前記第１の層間
    絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成
    する第２の絶縁膜形成工程と、 前記第１の層間絶縁膜と前記第２の絶縁膜をパターニン
    グし、前記ソース拡散層上に開口された第１のスルーホ
    ールと、前記ドレイン拡散層上に開口された第２のスル
    ーホールと、前記周辺回路用トランジスタの前記ソース
    拡散層、前記ドレイン拡散層、又は前記第２のゲート電
    極上に開口する第３のスルーホールとを形成するスルー
    ホール形成工程と、 前記スルーホールが開口された前記半導体基板上に第２
    の導電膜を堆積する第２の導電膜堆積工程と、 前記第２の導電膜の表面を、前記第２の絶縁膜が表面に
    露出するまで研磨し、前記第１のスルーホールに埋め込
    まれた第１の埋め込み導電体と、前記第２のスルーホー
    ルに埋め込まれた第２の埋め込み導電体と、前記第３の
    スルーホールに埋め込まれた第３の埋め込み導電体とを
    形成する埋め込み導電体形成工程と、 前記第１の埋め込み導電体上に開口された第４のスルー
    ホールと、前記第２の埋め込み導電体上に開口された第
    ５のスルーホールと、前記第３の埋め込み導電体上に開
    口する第６のスルーホールとが形成された、第２の層間
    絶縁膜を形成する第２の層間絶縁膜形成工程と、 前記第２の層間絶縁膜が形成された前記半導体基板上に
    第３の導電膜を堆積する第３の導電膜堆積工程と、 前記第４のスルーホールと、前記第５のスルーホール
    と、前記第６のスルーホールの内部に前記第２の導電膜
    を残存させるように前記第２の層間絶縁膜上の前記第３
    の導電膜を除去し、前記第４のスルーホール内に形成さ
    れた前記第３の導電膜からなるキャパシタ蓄積電極と、
    前記第５のスルーホール内に形成された前記第３の導電
    膜からなる第１のコンタクト用導電膜と、前記第６のス
    ルーホール内に形成された前記第３の導電膜からなる第
    ２のコンタクト用導電膜とを形成する導電膜除去工程と
    を有することを特徴とする半導体記憶装置の製造方法。
52. 【請求項５２】 請求項５１記載の半導体記憶装置の製
    造方法において、 前記導電膜除去工程では、前記半導体基板表面を研磨
    し、前記第２の層間絶縁膜表面の前記第３の導電膜を除
    去することを特徴とする半導体記憶装置の製造方法。
53. 【請求項５３】 請求項３２乃至５２のいずれかに記載
    の半導体記憶装置の製造方法において、 前記第１の絶縁膜及び前記第１のサイドウォールは、前
    記スルーホールを形成する際にエッチングストッパーと
    して機能し、 前記スルーホールは、前記第１の絶縁膜及び前記第１の
    サイドウォール絶縁膜に自己整合で形成することを特徴
    とする半導体記憶装置の製造方法。
54. 【請求項５４】 半導体基板上に、第１の導電膜を堆積
    してパターニングし、前記第１の導電膜からなるゲート
    電極を形成するゲート電極形成工程と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、ソース拡散層及びドレイン拡散層を形成する
    拡散層形成工程と、 前記ソース拡散層上に開口された第１のスルーホール
    と、前記ドレイン拡散層上に開口された第２のスルーホ
    ールが形成された層間絶縁膜を形成する層間絶縁膜形成
    工程と、 前記第１のスルーホールより開口径が広く、前記半導体
    基板上に達しない開口を、前記第１のスルーホールを囲
    うように前記層間絶縁膜に形成する開口形成工程と、 前記層間絶縁膜が形成された前記半導体基板上に第２の
    導電膜を堆積する第２の導電膜堆積工程と、 前記第２のスルーホール及び前記開口の内部に前記第２
    の導電膜を残存させるように前記層間絶縁膜上の前記第
    ２の導電膜を除去し、前記開口内に形成された前記第２
    の導電膜からなるキャパシタ蓄積電極と、前記第２のス
    ルーホール内に形成された前記第２の導電膜からなる第
    １のコンタクト用導電膜を形成する導電膜除去工程と、 前記キャパシタ蓄積電極と、前記第１のコンタクト用導
    電膜とが形成された前記半導体基板上に、キャパシタ誘
    電体膜となる絶縁膜と、キャパシタ対向電極となる第３
    の導電膜とを堆積した後、前記第３の導電膜をパターニ
    ングし、前記キャパシタ対向電極を形成するキャパシタ
    対向電極形成工程とを有することを特徴とする半導体記
    憶装置の製造方法。
55. 【請求項５５】 請求項５４記載の半導体記憶装置の製
    造方法において、 前記層間絶縁膜形成工程の後に、第４の導電膜を堆積し
    て前記第１のスルーホール及び前記第２のスルーホール
    を埋め込む第４の導電膜堆積工程を更に有し、 前記開口形成工程では、前記第１のスルーホール内に埋
    め込まれた前記第４の導電膜よりなる柱状導電体が、前
    記開口内に突出した状態で残留するように前記開口を形
    成することを特徴とする半導体記憶装置の製造方法。
56. 【請求項５６】 請求項５４又は５５記載の半導体記憶
    装置の製造方法において、 前記層間絶縁膜形成工程において、前記第１のスルーホ
    ール及び前記第２のスルーホールは同時に形成すること
    を特徴とする半導体記憶装置の製造方法。
57. 【請求項５７】 請求項５４乃至５６のいずれかに記載
    の半導体記憶装置の製造方法において、 前記層間絶縁膜形成工程では、前記層間絶縁膜は、エッ
    チング特性の異なる２層以上の絶縁膜よりなる積層膜に
    より形成し、 前記開口形成工程では、前記開口は、前記エッチング特
    性の異なる絶縁膜間の界面まで開口することを特徴とす
    る半導体記憶装置の製造方法。
58. 【請求項５８】 半導体基板上に、第１の導電膜を堆積
    してパターニングし、前記第１の導電膜からなるゲート
    電極を形成するゲート電極形成工程と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を導入し、ソース拡散層及びドレイン拡散層を形成する
    拡散層形成工程と、 前記ソース拡散層上に開口された第１のスルーホール
    と、前記ドレイン拡散層上に開口された第２のスルーホ
    ールが形成された層間絶縁膜を形成する層間絶縁膜形成
    工程と、 前記層間絶縁膜が形成された前記半導体基板上に第２の
    導電膜を堆積する第２の導電膜堆積工程と、 前記第２の導電膜をパターニングし、前記第１のスルー
    ホールを介して前記ドレイン拡散層に接続されたビット
    線と、前記第２のスルーホールに埋め込まれた埋め込み
    導電体とを形成する第２の導電膜パターニング工程と、 前記層間絶縁膜上に、前記埋め込み導電体を介して前記
    ソース拡散層に接続されたキャパシタ蓄積電極と、前記
    キャパシタ蓄積電極を覆うキャパシタ誘電体膜と、前記
    キャパシタ誘電体膜を覆うキャパシタ対向電極とを有す
    るキャパシタを形成するキャパシタ形成工程とを有する
    ことを特徴とする半導体記憶装置の製造方法。
59. 【請求項５９】 請求項５８記載の半導体記憶装置の製
    造方法において、 前記第２の導電膜堆積工程の後に、前記第２の導電膜上
    に第１の絶縁膜を堆積する第１の絶縁膜堆積工程を、 前記第２の導電膜パターニング工程の後に、前記ビット
    線側壁にサイドウォール絶縁膜を形成するサイドウォー
    ル絶縁膜形成工程を、更に有し、 前記第２の導電膜パターニング工程では、前記第１の絶
    縁膜と前記第２の導電膜を同一パターンに加工すること
    を特徴とする半導体記憶装置の製造方法。
60. 【請求項６０】 請求項５８記載の半導体記憶装置の製
    造方法において、 前記第２の導電膜パターニング工程の後に、前記埋め込
    み導電体上に開口が形成された第２の絶縁膜を形成する
    第２の絶縁膜形成工程を更に有し、 前記キャパシタ形成工程では、前記キャパシタ蓄積電極
    を、前記開口の側壁及び底部に選択的に形成することを
    特徴とする半導体記憶装置の製造方法。
61. 【請求項６１】 請求項５４乃至６０のいずれかに記載
    の半導体記憶装置の製造方法において、 前記層間絶縁膜形成工程は、 前記半導体基板上に、層間絶縁膜を堆積する層間絶縁膜
    形成工程と、 前記層間絶縁膜上に、前記第１のスルーホール及び前記
    第２のスルーホールを形成すべき領域に開口が形成さ
    れ、前記層間絶縁膜とはエッチング特性が異なるエッチ
    ングストッパ膜を形成するエッチングストッパ膜形成工
    程と、 前記エッチングストッパ膜の側壁部に、前記層間絶縁膜
    とはエッチング特性の異なるサイドウォールを形成する
    サイドウォール形成工程と、 前記エッチングストッパ膜と前記サイドウォールをマス
    クとして、前記第２層間絶縁膜をエッチングし、前記第
    １のスルーホールと、前記第２のスルーホールが形成さ
    れた前記層間絶縁膜を形成するスルーホール開口工程と
    を有することを特徴とする半導体記憶装置の製造方法。
62. 【請求項６２】 請求項５４乃至６０のいずれかに記載
    の半導体記憶装置の製造方法において、 前記層間絶縁膜形成工程では、前記半導体基板上に前記
    層間絶縁膜を堆積した後、電子線描画法を用いてパター
    ニングされたフォトレジストをマスクとして前記層間絶
    縁膜をエッチングし、前記第１のスルーホール及び前記
    第２のスルーホールを開口することを特徴とする半導体
    記憶装置の製造方法。