JPH03101131A - 多層配線の半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 本発明は、第１配線層と第２配線層を電気的に接続する
結線層の形成を、従来のように層間絶縁膜をエツチング
して開孔部を設けた後行うのではなく、先に結線層とな
る導電材料を第１配線上に積層形成した後、フォトリソ
グラフィ法により上記導電材料を選択エツチングするこ
とにより形成するようにして、製造歩留りの低下の原因
であった前記開孔部の形成工程を不要とし、多層配線の
半導体装置を従来よりも歩留り良く製造することを可能
としたものである。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、特に多層配線
の半導体装置の製造方法に関する。

〔従来の技術〕

Ｖ　Ｌ　Ｓ　Ｉ　（Ｖｅｒｙ　Ｌａｒｇｅ　５ｃａｌｅ
ｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ）において
は、論理デバイスのみならず大規模メモリ素子において
も高密度化、高速動作化を実現する上で、配線の多層化
は必須となっている。

配線の多層化により、配線面積が実質的に減少すると共
に、チップサイズの増大化が防止され、また平均配線長
の短縮化により配線抵抗による動作速度の遅延が抑制さ
れる利点があるからである。

第３図（ａ）〜（ｅ）は、従来の多層配線の半導体装置
の製造方法の一例を示す工程図である。

まず、同図（ａ）に示すように半導体基板１上にＡ１合
金、ポリシリコン等の導電材料から成る第１配線層２を
スパッタ法、ＣＶＤ法等により形成した後、その第１配
線層２上に二酸化シリコン（Ｓｉ０ｚ）等から層間絶縁
膜３をＣＶＤ法等により積層形成する。さらに、その層
間絶縁膜３上にポジ型の第１のフォトレジスト４を塗布
した後、フォトリソグラフィにより上記第１のフォトレ
ジスト４の一部を除去し、前記層間絶縁膜３の表面の一
部が露出する横幅がφの凹部を形成する。

続けて、同図［有］）に示すように、第１のフォトレジ
スト４をマスクとして前記凹部５の下方の層間絶縁膜３
のエツチングを行い、層間絶縁膜３のエツチング箇所が
角度θ（〈９０°）を有する上注に孔が拡がった導通孔
（開孔部）６を形成する。

この導通孔６の形成により、前記第１配線層２の表面の
一部２ａが露出される。

さらに続けて、同図（Ｃ）に示すように前記導通孔６の
内部及び前記絶縁膜３上に上記第１配線層２と同様な導
電材料から成る配線部材７をスパッタ法、ＣＶＤ法等に
より形成する。

次に、同図（ｄ）に示すように前記導通孔６を覆って前
記配線部材７上の一部にフォトリソグラフィにより第２
のフォトレジスト８をパターニングし、続けて、同図（
ｅ）に示すようにその第２のフォトレジスト８をマスク
として、配線部材７のエツチングを行い、第２配線層９
を形成する。そして、次に第２のフォトレジスト８を除
去する。

上記製造工程により、第１配線層２と第２配線層９とが
結線（接続）される。

次に、第４図（Ｃ）〜（ｅ）は従来の多層配線の半導体
装置の製造方法の他の例を示す図である。

この製造方法においては、まず前述した第３図（ａ）、
　（ｂ）に示す製造工程を行った後、第４図（Ｃ）に示
すように、選択ＣＶＤ法等の選択成長法により結線（接
続）層１１を前記導通孔６内にのみ、選択形成する。こ
のことにより、表面が平坦化される。

続けて、同図（ｄ）に示すように、平坦化された層間絶
縁膜３及び結線層１１上に、配線部材１２をスパッタ法
、ＣＶＤ法等により積層形成する。

さらに続けて、同図（ｅ）に示すようにフォトリソグラ
フィ法により、前記結線層１１の上方に位置する前記配
線部材１２上の一部にフォトレジスト１３を、パターニ
ングする。

そして最後に、同図（ｆ）に示すようにフォトレジスト
１３をマスクとして、前記配線部材１２をエツチングし
て、前記結線層１１上に第２配線層１４を形成する。

上記製造工程により、第１配線層２と第２配線層１４と
が結線層１１を介して電気的に接続される。

〔発明が解決しようとする課題〕

前記第３図（ａ）〜（ｅ）に示す製造方法を用いて高密
度の多層配線のＬＳＩ、ＶＬＳＩを製造する場合、同図
（ａ）に示す凹部５の横幅φは、１μｍもしくは１μｍ
より小さくする必要があるが、現在のフォトリソグラフ
ィにおける露光技術においては、その解像度を１μｍ以
下とすることは非常に困難となっている。また、実際に
は上記導通孔６を形成する前に層間絶縁膜３を平坦化す
る工程が必要となってくるが、この平坦化を行うと、場
所毎に層間絶縁膜３の厚さが異なってしまう。このため
、特殊なレジストパターン処理、又は第３図（ａ）に示
す開孔用のレジスタ４の厚さｄｌをエラ１チングに耐え
るよう充分な厚さとす・る必要があるが、フォトレジス
トの厚さｄｌを厚くすると、前記解像度が低下してしま
うという問題があった。

また、第２配線層９に第３図（Ｃ）〜（ｅ）に示すよう
なりランク１０が発生して、断線不良が生じることを防
止するために、導通孔６は角度θ（＜９０’）を有する
上方に拡がった開孔形状とする必要がある。しかし、導
通孔６をこのような開孔形状とするためには、湿式エツ
チング（ウェットエツチング）と異方性のプラズマエツ
チングとの組み合わせ、又は等方性のプラズマエツチン
グと異方性のプラズマエツチングとの組め合わせによる
特殊エツチングを行う必要があるが、このような特殊エ
ツチングは技術的に非常に難しく、その開孔形状は第５
図に示すような形状となりがらである。このため、第１
配線層２と第２配線層３との電気的接続が悪ぐなって、
配線不良の発生もしくは配線抵抗の増大の原因となり、
歩留りが悪かった。

また、第４図（Ｃ）〜（ｆ）に示す製造方法においては
、第４図（Ｃ）に示す結線層１１を選択ＣＶＤ法等の選
択成長法を用いて選択成長させければならない。

しかし、この選択成長方法は低温、減圧等の諸条件を安
定的に制御しなければならないため、技術的に難しく歩
留りを高くすることが難しいと共に、その選択成長を行
うための設備が高価である等の問題があった。

本発明は、多層配線の半導体装置を歩留り良く製造でき
る多層配線の半導体装置の製造方法を提供することを目
的とする。

〔課題を解決するための手段〕

上記目的は、第１配線層と第２配線層が結線層により接
続されて成る多層配線の半導体装置の製造方法において
、 半導体基板に第１配線層を形成する第１の工程と、該第
１配線層上に導電材料を積層形成する第２の工程と、フ
ォトリソグラフィ法により、前記導電材料上の一部にフ
ォトレジストを残す第３の工程と、前記フォトレジスト
をマスクとして、前記導電材料をエツチングして前記結
線層を形成する第４の工程と、前記第１配線層及び前記
結線層上に層間絶縁膜を形成する第５の工程と、前記層
間絶縁膜上にフォトレジストを所定の厚さに塗布する第
６の工程と、前記フォトレジストと前記層間絶縁膜のエ
ツチング速度が等しいエツチングを行い、前記フォトレ
ジストを全てエツチングして、前記結線層の表面を露出
すると共に平坦な層間絶縁膜表面を得る第７の工程と、
前記層間絶縁膜及び前記結線層上に前記第２配線層を形
成する第８の工程と、を含むことを特徴とする多層配線
の半導体装置の製造方法によって達成される。

また、前記第２の工程は、例えば前記第１配線層上に第
１の導電材料を積層形成した後、前記第１の導電材料上
にその第１の導電材料とは異なる第２の導電材料を積層
形成する工程であってもよい。

〔作　　　用〕

即ち本発明は、従来のように層間絶縁膜をエツチングし
て上方に拡がる開孔部を形成するという技術的に難しい
工程の後、その開孔部に結線層を形成する代わりに前記
第２の工程において第１配線層上に積層形成した導電材
料を、前記第３の工程によって得られるフォトレジスト
をマスクとして、エツチングするという技術的に容易な
工程により結線層を形成するようにしたので、従来より
も製造歩留りが向上する。また、ネガ型レジストよりも
解像度の優れたポジ型レジストの場合、開孔部形成より
も、パターンを残す方が微細化がより容易であり、この
点でも本発明の方が従来よりも微細加工上、有利である
。

また、上述のようにして結線層を形成した後、前記第１
配線層及び前記結線層上に層間絶縁膜を形成する前記第
５の工程を行い、次に前記層間絶縁膜上にフォトレジス
トを所定の厚さに塗布する第６の工程と、前記フォトレ
ジストと前記層間絶縁膜のエツチング速度が等しいエツ
チングを行い、０ 前記フォトレジストを全てエツチングして、前記結線層
の表面を露出すると共に平坦な層間絶縁膜表面を得る第
７の工程とから成る、いわゆるエッチバック法により、
層間絶縁膜の表面の平坦化を行い、さらに続けて前記層
間絶縁膜及び前記結線層上に前記第２配線層を形成する
第８の工程を行うことにより、結線層を介して第１配線
層と第２配線層を電気的に接続するので、層間絶縁膜の
平坦化を、前記第１配線層と前記第２配線層を結線層を
介して電気的に接続する工程と同時に行うことができる
。したがって、層間絶縁膜の表面を平坦化する工程を特
別に追加せずとも層間絶縁膜の平坦化が可能となり、第
２配線層の断線や、第１配線層と第２配線層の短絡を防
止することができる。

また、請求項２記載のように、第２工程において第１の
導電材料とその導電材料とは異なる第２の導電材料を積
層形成するようにして２層構造の導電材料を形成するよ
うにすることにより、結線層を形成する前記第４工程に
おいて、前記第２の導電材料をエツチングストッパとし
て利用でき、前記第１の導電材料のエツチング時に、前
記第１配線層も同時にエツチングされてしまう事態を防
止することができる。

〔実　　施　　例〕

次に、本発明の実施例について図面を参照しながら示す
図である。

第１図（ａ）〜（６）は、本発明に係る一実施例の製造
方法を説明する。

まず、同図（ａ）に示すようにＳ８等から成る半導体基
板２１上に、１１合金、ポリシリコン又はＴｔ。

Ｔ、、Ｍ、、Ｗ等のシリサイド等の導電材料から成る第
１配線層２２をスパッタ法、ＣＶＤ法等により形成した
後、さらにその第１配線層２２上に、スパッタ法、ＣＶ
Ｄ法等により、例えば、ＡＮＷ等の導電材料から成る結
線部材２３を積層形成する。

次に、同図ら）に示すように、フォトリソグラフィによ
り、前記結線部材２３の結線層壱なるべき部分の上方に
のみフォトレジスト２４をパターニングする。

続けて、同図（Ｃ）に示すように、フォトレジスト２４
をマスクとして配線部材２３のエツチングを行い、第１
配線層２２上の一部に結線層２５を形成する。

さらに続けて、同図（ｄ）に示すように第１配線層２２
上及び結線層２５上を覆ってＣＶＤ法、スパッタ法等に
より、ＳｉＯ□等から成る層間絶縁膜２６を形成する。

尚、このとき、層間絶縁膜２６の膜厚ｄ３は結線層２５
の膜厚ｄ２とほぼ同程度の厚さとする。

さらに続けて、同図（ｅ）に示すように、フォトレジス
ト２７を層間絶縁膜２６の膜厚ｄ２よりもわずかに厚い
ｄ４の厚さに塗布する。

次に同図（ｆ）に示すように、フォトレジスト２７と層
間絶縁膜２６のエツチング速度がエツチングによりフォ
トレジスト２７の全て及び層間絶縁膜２６の一部をエツ
チングし、表面を平坦化する。

そしてさらに続けて、同図（ｅ）に示すように、スパッ
タ法、真空蒸着法、ＣＶＤ法等により、平坦化された結
線層２５及び層間絶縁膜２６の表面上にＡ１合金、ポリ
シリコン、又は’ｒｔ、　’ｒａ、　Ｍｏ、　Ｗ等のシ
リサイド等から成る配線部材２８を形成する。

そして、特に図示していないがフォトリソグラフィによ
り、配線部材２８を所望の形状にパターニングして、特
に図示していない第２配線層を形成する。

このように、本実施例においては第１配線層２２と第２
配線層を電気的に接続する結線層２５を、フォトリソグ
ラフィにより直接パターニングすることにより形成して
いる。したがって、従来のように層間絶縁膜をエツチン
グして上方に拡がる開孔部を形成する前述したような技
術的に難しい工程は不用となる。さらに、前記フォトレ
ジスト２４を形成する工程（第１図（ｂ））においてフ
ォトレジスト２４としてポジ型フォトレジストを用いる
ようにした場合、ポジ型フォトレジスＩ・の特性上フォ
トレジスト２４の幅φ′を微細にすることが容易となる
。また、その場合、第２図（ｂ）に示すよ３ ４ うに、フォトレジスト２４の形状が多少不良となっても
、後工程に支障が及ぶことはなく、微細加工上有利であ
る。

また、第１配線層２２と第２配線層を金属材料とするこ
とにより結線層２５に電気的抵抗の低いＡＩ！、（アル
ミニウム）を用いることもできる。さらに、第２図（ロ
）に示すように第１の薄膜２５−１、第２の薄膜２５−
２から成る複合膜により結線層２５を形成するようにし
てもよい。このとき、例えば第１の薄膜２５−１として
ポリシリコンを、第２の薄膜２５−２としてシリサイド
を用いることができる。さらに１、上記のように結線２
５を２層薄膜構造とした場合、上記第１の薄膜２５１を
エツチングして結線層２５を形成する工程（第１図（Ｃ
）に参照）において、前記第２の薄膜２５−２を第１配
線層２２がエツチングされることを防止するためのエッ
ヂングストツパに利用できる利点がある。

〔発明の効果〕

本発明によれば、第１配線層と第２配線層を電気的に接
続する結線層を、従来のように技術的に難しく歩留り低
下の一因であった層間絶縁膜を上方に所定の角度で拡が
る開孔部を形成する工程を行わずに、フォトレジストを
マスクに用いて形成するようにしたので、結線層を安定
的に形成することができ製造歩留りが向上すると共に、
微細加工が容易になるという利点がある。

また、第２配線層の断線、又は第１配線層と第２配線層
の短絡等を防止するための層間絶縁膜の平坦化が、第１
配線層と第２配線層を結線層で接続する工程において同
時に行われるので、層間絶縁膜を平坦化する工程を特別
に増加することなく、製造歩留りを向上させることが可
能となる。

【図面の簡単な説明】

第１図は本発明に係る一実施例の製造工程図、第２図（
ａ）はポジ型フォトレジストをエツチングした時に得ら
れる残留フォトレジストの断面形状の一例を示す図、 第２図（ロ）は結線層の構造の他の例を示す図、第３図
は従来の多層配線の半導体装置の製造方１５ １６ 法の一例を示す製造工程図、 第４図は従来の多層配線の半導体装置の製造方法の他の
例を示す製造工程図、 第５図は上記第３図に示す製造工程によって得られる導
通部（開孔部）の−船釣な形状を示す図である。 ２１・・・半導体基板、 ２２　・・−第１配ｔａＪｉｉ、 ２５・・・結線層、 ２Ｇ・・・層間絶縁膜、 ２７・・・第２配線層。

Claims (1)

1. 【特許請求の範囲】 １）第１配線層と第２配線層が結線層により接続されて
   成る多層配線の半導体装置の製造方法において、 半導体基板に第１配線層を形成する第１の工程と、 該第１配線層上に導電材料を積層形成する第２の工程と
   、 フォトリソグラフィ法により、前記導電材料上の一部に
   フォトレジストを残す第３の工程と、前記フォトレジス
   トをマスクとして、前記導電材料をエッチングして前記
   結線層を形成する第４の工程と、 前記第１配線層及び前記結線層上に層間絶縁膜を形成す
   る第５の工程と、 前記層間絶縁膜上にフォトレジストを所定の厚さに塗布
   する第６の工程と、 前記フォトレジストと前記層間絶縁膜のエッチング速度
   が等しいエッチングを行い、前記フォトレジストを全て
   エッチングして、前記結線層の表面を露出すると共に平
   坦な層間絶縁膜表面を得る第７の工程と、 前記層間絶縁膜及び前記結線層上に前記第２配線層を形
   成する第８の工程と、 を含むことを特徴とする多層配線の半導体装置の製造方
   法。 ２）前記第２の工程は、前記第１配線層上に第１の導電
   材料を積層形成した後、前記第１の導電材料上にその第
   １の導電材料とは異なる第２の導電材料を積層形成する
   工程であることを特徴とする請求項１記載の多層配線の
   半導体装置の製造方法。