KR102232142B1 - 초전도체 상호 연결 구조를 형성하는 방법 - Google Patents

초전도체 상호 연결 구조를 형성하는 방법 Download PDF

Info

Publication number
KR102232142B1
KR102232142B1 KR1020197014101A KR20197014101A KR102232142B1 KR 102232142 B1 KR102232142 B1 KR 102232142B1 KR 1020197014101 A KR1020197014101 A KR 1020197014101A KR 20197014101 A KR20197014101 A KR 20197014101A KR 102232142 B1 KR102232142 B1 KR 102232142B1
Authority
KR
South Korea
Prior art keywords
dielectric layer
superconducting
forming
opening
superconducting line
Prior art date
Application number
KR1020197014101A
Other languages
English (en)
Other versions
KR20190069505A (ko
Inventor
크리스토퍼 에프. 커비
마이클 레니
다니엘 제이. 오도넬
자코모 산드로 제이. 디
Original Assignee
노스롭 그루먼 시스템즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노스롭 그루먼 시스템즈 코포레이션 filed Critical 노스롭 그루먼 시스템즈 코포레이션
Publication of KR20190069505A publication Critical patent/KR20190069505A/ko
Application granted granted Critical
Publication of KR102232142B1 publication Critical patent/KR102232142B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
    • H01L39/2406—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53285—Conductive materials containing superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H01L39/125—
    • H01L39/2467—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P11/00—Apparatus or processes specially adapted for manufacturing waveguides or resonators, lines, or other devices of the waveguide type
    • H01P11/001—Manufacturing waveguides or transmission lines of the waveguide type
    • H01P11/003—Manufacturing lines with conductors on a substrate, e.g. strip lines, slot lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08—Microstrips; Strip lines
    • H01P3/081—Microstriplines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0268—Manufacture or treatment of devices comprising copper oxide
    • H10N60/0661—Processes performed after copper oxide formation, e.g. patterning
    • H10N60/0688—Etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials
    • H10N60/855—Ceramic superconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

초전도체 구조를 형성하는 방법을 제공한다. 상기 방법은 상기 제1 유전층의 상부면과 정렬된 상부면을 갖는 제1 유전층 내에 초전도성 소자를 형성하는 단계, 상기 제1 유전층 및 상기 초전도성 소자 상에 제2 유전층을 형성하는 단계, 및 상기 제2 유전층에 상기 초전도성 소자 상부로 개구부를 형성하는 단계를 포함한다. 또한, 상기 방법은 제1 프로세싱 단계에서 상기 초전도성 소자의 상부면에 형성된 산화물을 제거하기 위해 상기 초전도성 소자의 상부면을 세척하는 프로세스를 수행하는 단계, 상기 초전도성 소자의 상부면 상에 보호 장벽을 형성하는 단계, 및 추가 프로세스를 위해 상기 초전도체 구조를 제2 프로세싱 단계로 이동하는 단계를 포함한다.

Description

초전도체 상호 연결 구조를 형성하는 방법
본 발명은 계약 번호 300694.13에 따른 정부 지원으로 이루어졌다. 정부는 본 발명에 대해 일정한 권리를 갖는다.
본 출원은 그 전부가 본원에 통합된 2016 년 11 월 28 일자로 출원된 미국 특허 출원 일련번호 15/362400의 우선권을 주장한다.
본 발명은 일반적으로 초전도체에 관한 것이고, 보다 상세하게는 초전도체 구조를 형성하는 방법에 관한 것이다.
초전도성 회로는 통신 신호 무결성(communication signal integrity)이나 연산 능력이 필요한 국가 보안 응용 프로그램을 크게 향상시킬 것으로 기대되는 퀀텀 컴퓨팅 및 암호화 응용 프로그램을 위해 제안된 주요 기술 중 하나이다. 초전도체 회로는 100 켈빈 미만의 온도에서 작동한다. 초전도 장치 제조에 대한 노력은 주로 대학이나 정부 연구 기관에 국한되어 왔으며, 초전도 장치의 대량 생산에 대해서는 거의 발표되지 않았다. 따라서, 이러한 실험실에서 초전도 장치를 제조하는데 사용되는 많은 방법은 신속하고 일관된 제조가 불가능한 프로세스 또는 장비를 사용한다. 최근에는 종래의 반도체 프로세스에서 이용되는 것과 유사한 기술을 이용하여 초전도성 회로를 대량 생산하려는 움직임이 있다.
하나의 잘 알려진 반도체 프로세스는 집적 회로의 다른 층상의 장치들을 서로 연결하기 위해 다중-레벨 상호 연결 스택에 접점 및 전도성 라인을 형성하는 것이다. 전도성 접점 및 라인을 형성하는 그러한 제조 프로세스 중 하나는 이중 상감(dual damascence) 프로세스로 알려져 있다. 이 기술은 최근 초전도 회로의 형성에 시도되었다. 이중 상감 초전도 회로의 제조 중에, 비아/트렌치(via/trench) 구조는 패턴화되고, 에칭되고, 금속(예를 들어, 니오븀, 탄탈룸, 알루미늄)으로 충진되고, 이후 화학적 기계적 폴리싱(CMP) 프로세스를 사용하여 폴리싱된다. 다음 레벨의 유전체가 증착되고, 다중 레벨 상호 연결 스택을 형성하는 상기 시퀀스를 다시 시작한다. CMP 프로세스 및 다음의 유전층의 증착에 앞선 산소에 대한 어떠한 노출도 성능을 저하시키는 전도성 접점과 라인 및 유전층의 산화를 초래할 수 있다.
일 실시 형태에서, 초전도체 구조를 형성하는 방법이 제공된다. 상기 방법은 제1 유전층 내에 제1 유전층의 상부면과 정렬된 상부면을 갖는 초전도성 소자를 형성하는 단계, 제1 유전층과 초전도성 소자 위에 제2 유전층을 형성하는 단계, 및 초전도성 소자의 상부면으로 제2 유전층 내에 개구부를 형성하는 단계를 포함한다. 또한, 상기 방법은 제1 프로세싱 단계에서 초전도성 소자의 상부면에 형성된 산화물을 제거하기 위해 초전도성 소자의 상부면에 세척 프로세스를 수행하는 단계, 초전도성 소자의 상부면 위에 보호 장벽을 형성하는 단계, 및 추가 프로세싱을 위하여 초전도체 구조를 제2 프로세싱 단계로 이동시키는 단계를 포함한다.
또 다른 실시 형태에서, 초전도체 구조를 형성하는 방법이 제공된다. 상기 방법은 기판 상에 놓인 제1 유전층 내에 제1 개구부를 형성하는 단계, 제1 유전층으로부터 제1 개구부의 형성으로 인한 산화물을 제거하기 위해 에칭을 수행하는 단계, 제1 개구부 내에 제1 유전층의 상부면에 정렬된 상부면을 갖는 제1 초전도성 라인을 형성하는 단계, 및 제1 초전도성 라인과 제1 유전층의 상부면에서 산화물을 제거하기 위해 제1 초전도성 라인의 상부면 및 제1 유전층의 상부면에 제1 세척 프로세스를 수행하는 단계를 포함한다. 또한, 상기 방법은 제1 유전층 및 제1 초전도성 라인 상에 제2 유전층을 형성하는 단계, 제2 유전층 내에 초전도성 라인의 상부면으로 비아 개구부 및 비아 개구부 주변이며 부분적으로 제2 유전층으로 연장되는 트렌치 개구부를 형성하는 단계, 및 제1 초전도성 라인의 상부면에 형성된 산화물과 초전도체 구조의 나머지 부분을 제거하기 위해 제1 초전도성 라인의 상부면에 제2 세척 프로세스를 수행하는 단계를 포함한다. 상기 방법은 제1 프로세싱 단계에서 초전도성 라인의 상부면 상에 산화물 형성을 완화하기 위해 제1 초전도성 라인의 상부면에 보호 장벽을 형성하는 단계, 추가 프로세싱을 위하여 초전도체 구조를 제2 프로세싱 단계로 이동시키는 단계, 보호 장벽을 제거하는 단계, 및 비아 개구부 내에 접점과 트렌치 개구부 내에 제2 전도성 라인을 형성하는 단계를 더 포함한다.
또 다른 실시 형태에서, 초전도체 상호 연결 구조를 형성하는 방법은, 기판 상에 놓인 제1 유전층을 형성하는 단계, 제1 유전층 상에 놓인 개구부를 갖는 패턴화된 포토레지스트층을 형성하는 단계, 포토레지스트층 내의 개구부를 기반으로 제1 유전층 내에 연장된 개구부를 형성하기 위해 제1 유전층을 에칭하는 단계, 포토레지스트층을 스트리핑(stripping)하는 단계, 및 포토레지스트층의 스트리핑으로 인한 제1 유전층에서 산화층을 제거하기 위해 습식 에칭을 수행하는 단계를 포함한다. 또한, 상기 방법은 연장된 개구부를 채우고 제1 초전도성 라인을 형성하기 위해 접점 물질 충진을 수행하는 단계, 제1 유전층의 상부면에 제1 초전도성 라인의 상부면을 정렬하기 위해 화학적 기계적 폴리싱(CMP)을 수행하는 단계, 제1 초전도성 라인 및 제1 유전층의 상부면에 형성된 산화물을 제거하기 위해 제1 초전도성 라인 및 제1 유전층의 상부면에서 제1 세척 프로세스를 수행하는 단계, 제1 유전층 및 제1 초전도성 라인 상에 제2 유전층을 형성하는 단계를 포함한다.
또한, 상기 방법은, 제2 유전층 내에 제1 초전도성 라인의 상부면으로 비아 개구부 및 비아 개구부 주변에 부분적으로 제2 유전층으로 연장되는 트렌치 개구부를 형성하는 단계, 비아 개구부 및 트렌치 개구부를 형성하는 동안 제1 초전도성 라인의 상부면에 형성된 산화물을 제거하기 위해 제1 초전도성 라인의 상부면에서 제2 세척 프로세스를 수행하는 단계, 초전도성 소자의 상부면 상에 제1 보호 장벽을 형성하는 단계, 및 추가 프로세싱을 위해 초전도체 구조를 다음 단계로 이동시키는 단계를 포함한다. 상기 방법은 보호 장벽을 제거하기 위해 아르곤 스퍼터(argon sputter) 세척을 수행하는 단계, 비아 개구부 및 트렌치 개구부 내의 제2 전도성 라인에 접점을 형성하도록 비아 개구부 및 트렌치 개구부를 채우기 위해 초전도성 접점 물질 충진을 수행하는 단계, 제2 유전층의 상부면에 제2 전도성 라인의 상부면을 정렬하기 위해 화학적 기계적 폴리싱(CMP)을 수행하는 단계, 제2 유전층 및 제2 전도성 라인의 상부면에 형성된 산화물을 제거하기 위해 제3 세척 프로세스를 수행하는 단계, 및 추가 프로세싱을 위해 후속 단계로 이동될 때 추가 산화로부터 제2 전도성 라인을 보호하기 위해 제2 전도성 라인의 상부면에 제2 보호 장벽을 형성하는 단계를 더 포함한다.
도 1은 초전도체 상호 연결 구조의 단면도를 도시한다.
도 2는 제조 초기 단계에 에칭 프로세스를 진행하는 동안 초전도체 구조의 일례의 개략적인 단면도를 도시한다.
도 3은 에칭 프로세스 진행 후 습식 에칭을 진행하는 동안 도 2 구조의 개략적인 단면도를 도시한다.
도 4는 물질 증착 챔버에서 접점 물질 충진 후의 도 3 구조의 개략적인 단면도를 도시한다.
도 5는 화학적 물리적 폴리싱 진행 후 도 4 구조의 개략적인 단면도를 도시한다.
도 6은 제2 유전층 증착 후 에칭 프로세스를 진행하는 동안 도 5 구조의 개략적인 단면도를 도시한다.
도 7은 에칭 프로세스 진행 후 도 6 구조의 개략적인 단면도를 도시한다.
도 8은 에칭 프로세스 진행 동안 도 7 구조의 개략적인 단면도를 도시한다.
도 9는 에칭 프로세스 진행 후 반응성 세척(reactive clean)을 진행하는 동안 도 8 구조의 개략적인 단면도를 도시한다.
도 10은 질화 프로세스(nitridation process) 진행 후 도 9의 개략적인 단면도를 도시한다.
도 11은 아르곤 스퍼터 세척 후 물질 증착 챔버에서 접점 물질 충진을 진행 후의 도 10 구조의 대략적인 단면도를 도시한다.
도 12는 화학적 물리적 폴리싱 진행 후 도 11의 개략적인 단면도를 도시한다.
도 13은 질화 프로세스 진행 후 도 12 구조의 개략적인 단면도를 도시한다.
본 발명은 초전도체 구조 내에서 초전도성 소자(예를 들어, 전도성 라인, 접점, 마이크로스트리핑(microstrip), 동평면 도파관(coplanar waveguide), 스트리핑라인 전송 라인(stripline transmission line), 필터 설계)를 형성하기 위한 방법에 관한 것이다. 상기 방법은 초전도체 메탈 소자로부터 산화층을 제거하기 위한 예비 세척 프로세스와 다음 프로세싱 단계로 이동할 때 산화로부터 소자를 보호하기 위해 초전도체 메탈 소자 상에 보호 장벽의 형성하는 단계를 통합한다. 상기 산화는 화학적 기계적 프로세스(CMP)의 결과 및/또는 진공 환경 외부의 산소에 대한 초전도체 상호 연결 구조의 노출의 결과일 수 있다. 일례에서, 상기 방법은 예비 세척 프로세스 및 보호 장벽 형성을 고밀도 멀티 레벨 상호 연결 서브 마이크론 기술로 스케일링하기 위한 이중 상감 프로세스로 통합니다. 상기 방법은 프로세스 위치 사이를 이동할 때 하부 층에서 메탈 상호 연결 소자의 매끄럽고 깨끗한 표면을 보장하기 위해 이중 상감 프로세스에서 다음 층의 유전체 증착 이전에 테트라플루오로메탄(tetrafluoromethane)(CF4)(불소) 기반의 플라즈마 세척 에칭 프로세스 및 질화 형성 프로세스를 사용할 수 있다.
프로세스가 향상된 상기 방법은 신호 라인을 둘러싼 인터페이스와 관련된 RF 손실을 줄인다. RF 손실은 주변 물질의 소실 인자로 인해 신호 저하를 일으킨다. 상기 물질은 벌크 유전체 또는 신호 라인과 유전체 물질 사이의 인터페이스로 인해 신호 라인의 에너지를 고갈시킬 수 있다. 신호 소실의 주된 원인 중 하나는 화학적 기계적 폴리싱(CMP) 프로세스 및 포토레지스트 스트리핑(strip) 동안에 생성된 금속 산화물(예를 들어, 니오븀 산화물) 뿐만 아니라 유전체 산화물의 의도하지 않은 형성이다. 초전도성 소자를 형성하기 위해 초전도체 금속인 니오븀을 사용한 일례에서, 상기 방법은 이러한 의도하지 않은 산화물을 제거하고 니오븀 산화를 억제하는 니오븀 질화물(niobium nitride) 층을 생성한다.
도 1은 초전도체 상호 연결 구조(10)의 단면도를 도시한다. 초전도체 상호 연결 구조(10)는 실리콘, 유리 또는 기타 기판 물질로 형성된 기판(12)을 포함한다. 제1 유전층(14)은 기판(12) 위에 놓여 있고, 제2 유전층(20)은 제1 유전층(14) 위에 높여 있다. 제1 및 제2 유전층(14, 20)은 일반적으로 초전도체 장치의 형성에 사용되는 낮은 온도(예를 들어 섭씨 160도 이하)에서 사용될 수 있는 저온 유전체 물질로 형성될 수 있다.
제1 초전도성 라인(16) 및 제2 초전도성 라인(18)은 제1 유전층(14)에 내장되어 있다. 초전도성 접점(22)은 제1 단부의 제1 초전도성 라인(16)에서 제2 유전층(20) 내의 제3 초전도성 라인(26)까지 연장된다. 제4 초전도성 라인(24)은 제2 유전층(20) 위에 배치되고 제1 유전층(14) 내의 제2 전도성 라인(18)으로부터 격리된다. 각 초전도성 접점과 초전도성 라인은 니오븀과 같은 초전도성 물질로 형성된다. 제1 보호 장벽(28)은 제3 초전도성 라인(26)의 상부면 상에 놓여 있고 제2 보호 장벽(30)은 제4 초전도성 라인(24)의 상부면 상에 놓여 있다. 제1 및 제2 보호 장벽은(28, 30)은 예를 들어 니오븀 질산물으로 형성될 수 있다. 제1 및 제2 보호 장벽(28, 30)은 추가 프로세스를 위해 프로세스 단계 및/또는 챔버 간에 전송될 때, 초전도성 성능에 영향을 미치는 산화로부터 제3 및 제4 초전도성 라인(26, 24)의 상부면을 보호한다.
도 2-13을 보면, 제작은 도 1의 초전도체 장치에서 상호 연결을 형성하는 것과 관련되어 설명된다. 본 실시 예는 하부 전도성 라인을 형성하기 위한 유전체 박막에 에칭된 두 개의 단일 상감 전도성 라인과 뒤 이은 상부 전도성 라인을 형성하기 위한 이중 상감 프로세스와 관련하여 도시될 것이다. 이러한 방법론은 마이크로스트리핑, 동평면 도파관 및 스트리핑라인 전송 라인의 설계에 적용되는 니오븀 및 유전체 물질의 공명 주파수에 이용되는 필터 디자인과 같은 초전도체 상호 연결의 산화물에 내재된 유전체 물질의 RF 및 마이크로 웨이브 손실을 줄이기 위해 사용되는 기술들을 나타낸다. 도 2-13에서 설명된 프로세스 흐름의 일례는 유전체 물질 내에 초전도성 와이어를 생성하기 위한 이중 상감 방법을 사용하는 마이크로스트리핑 전송 라인을 형성할 것이다. 니오븀 산화물은 제거되고 공진 물질로 사용되는 유전체에 인시츄(in-situ) 및/또는 엑스시츄(ex-situ)을 사용하는 초전도성 니오븀 질화물로 대체된다.
도 2는 이전 단계에서 제조된 초전도체 구조의 단면도를 도시한다. 초전도체 구조는 하나 이상의 유전층에 비아 및 트렌치를 형성하기 위해 에치 챔버 내에 있다. 초전도체 구조(40)는 하부 기반(50) 상에 증착된 제1 유전층(52)을 포함한다. 예를 들어, 하부 기판(50)은 후속하는 상부 층에 기계적인 지지를 제공하는 실리콘 또는 유리 웨이퍼일 수 있다. 상호 접속 층을 제공하기에 적합한 두께의 스퍼터링(sputtering) 또는 스핀온(spin-on) 기술들인 저압 화학 증기 증착(LPCVD), 플라즈마 강화 화학 증기 증착(PECVD), 고밀도 플라즈마 화학 증기 증착(HDPCVD)과 같은 제1 유전층(52)을 형성하기 위해 적합한 기술들이 이용될 수 있다. 제1 유전층(52)에 사용하기 위한 전형적인 유전체 물질은 낮은 레벌의 산호 및 수소를 갖는 실리콘 리치 막(silicon rich film) 일 것이다.
도 2에 도시된 바와 같이, 포토레지스트 물질 층(54)은 구조체를 덮도록 적용되고 트렌치 패턴에 따라 포토레지스트 물질 층(54)에 트렌치 개구부(56)를 노출하도록 패턴화되고 현상(develop)된다. 포토레지스트 물질 층(54)은 포토레지스트 물질 층(54)을 패터닝하는데 사용된 방사선의 파장에 대응하여 변화하는 두께를 가질 수 있다. 포토레지스트 물질 층(54)은 트렌치 개구부(54)를 형성하기 위해 선택적으로 방사선에 노출하고 현상하는 스핀코팅(spin-coating) 또는 스핀 캐스팅 증착 기술(spin casting deposition technique)을 통해 제1 유전층(52) 상에 형성될 수 있다.
또한, 도 2는 포토레지스트 물질 층(54)의 트렌치 패턴을 기반으로 제1 유전층(52)에서 연장된 트렌치 개구부(58)(도 3)를 형성하기 위해, 제1 유전층(52) 상에서 에칭(200)(예를 들어, 비등방성 반응성 이온 에칭(RIE))을 수행하는 것을 도시한다. 에칭 단계(200)는 건식 에칭일 수 있고 하부 포토레지스트 물질 층(54) 보다 빠른 속도로 하부의 제1 유전층(52)을 선택적으로 에칭하는 부식액을 이용할 수 있다. 예를 들어, 제1 유전층(52)은 플라즈마 가스(들)로 비등방성으로 에칭될 수 있고, 불소 이온을 포함하는 카본 테트라플루이드(tetrafloride)(CF4)는 평행 플레이트(RIE) 장치 또는, 대안으로, 전자 사이클로트론 공명(ECR) 플라즈마 반응기와 같이 상업적으로 이용 가능한 에처에 들어있으며, 포토레지스트 물질 층(54)의 패턴화된 마스크 패턴을 복제하여 연장된 트렌치 개구부(58)를 생성한다. 이후, 포토레지스트 물질 층(54)은 산소 기반의 플라즈마를 사용하여 제거되고 유기 잔류물을 제거하여 습식 세척된다. 산소 노출의 결과로써, 에칭된 유전층 표면은 도 3에 도시된 바와 같이, 실리콘 다이옥사이트 층(60)을 가질 것이다.
실리콘 다이옥사이트는 RF 및 고주파에서 높은 손실을 갖는 것으로 알려져 있다. 산화물 층(60)은 도 3에 도시된 바와 같이 습식 에칭 챔버에서 플루오르화 수소산(hydrofluoric acid) 습식 에칭(210)을 이용하여 제거된다. 다음으로, 구조물은 물질 증착 챔버에 위치한다. 구조물은 습식 세척으로부터 증착 챔버로 구조물의 이동 중에 성장한 자연 산화막 층을 제거하기 위해 아르곤 사전 세척 인시츄를 수행한다. 이후, 구조물은 트렌치 개구부(58) 안으로 니오븀과 같은 초전도체 물질(62)을 증착하기 위해 접점 물질 충진을 수행하고 도 4에 보인 결과 구조물을 생성한다. 접점 물질 충진은 표준 접점 물질 증착을 이용하여 증착될 수 있다. 접점 물질 충진의 증착 후에, 초전도성 물질(62)은 폴리싱 챔버로 이동하고 전도체 레벨의 표면을 평탄화하기 위해 유전층(52)의 표면 레벨까지 화학적 물리절 폴리싱(CMP)을 통해 폴리싱된다. CMP는, 초전도성 라인(64)을 형성하고 도 5의 결과 구조물을 제공하기 위해 유전층(52)에 선택적인 슬러리(slurry)를 이용한다.
금속 니오븀을 폴리싱하도록 사용되는 슬러리는 과산화수소 성분을 포함하고 제1 및 제2 초전도성 라인 위에 약 100A 니오븀 산화물(68)의 표면 층과 제1 유전층(52) 위에 약 50A의 유전 산화물(66)을 생성한다. 이러한 니오븀 산화물의 존재는 초전도성 회로(금속 라인에서 손실)의 성능을 저하시킬 것이고, 다음 유전층의 증착 이전에 제거될 필요가 있다. 이러한 표면 박막은 높은 손실을 야기할 수 있기 때문에, 반응성 세척은 불소 기반의 플라즈마 에칭 화학을 사용하여 니오븀 산화물(68) 및 유전체 산화물(66)을 제거하는데 사용된다. 이러한 반응성 세척은 증착 챔버의 엑스시츄, 예를 들어, 낮은 배경 수준의 산소 농도를 갖는 진공 메인 프레임상의 PECVD 챔버에 클러스터된 플라즈마 에칭 챔버, 또는 증착 인시츄, 예를 들어, 증착 프로세스 이전의 제조법 시퀀스의 일부인 반응성 세척 프로세스로서 수행될 수 있다.
도 6에 도시된 바와 같이, 세척된 상부를 갖는 초전도체 구조는, 그 다음, 초전도체 상호 연결 구조 내에 다음 상호 연결층을 형성하기 위한 후속 유전체 증착 프로세스를 수행하도록 증착 챔버로 이동된다. 구조체의 상부에 놓인 제1 및 제2 초전도성 라인(64)을 보호하는 제2 유전층(70)을 갖는 결과 구조체는 도 6에 도시된다.
포토레지스트층(72)은 상기 구조체를 감싸게 적용되고 이후 비아 패턴에 따라 포토레지스트 물질층(72)에서 개방된 영역(74)을 노출시키기 위해 패턴화(예를 들어, DUV 이미징)되고 현상된다. 또한, 도 6은 포토레지스트 물질층(72)의 비아 패턴을 기반으로 제2 유전층(70)에 연장된 비아 개구부(76)(도 7)를 형성하기 위해 제2 유전층(70) 상에서 에칭(220)을 수행하는 것을 도시한다. 연장된 비아 개구부(76)는 제1 초전도성 라인(64)들 중 하나로 연장된다. 에칭(220)은 제1 유전층(52)을 위해 전에 서술된 동일한 플라즈마 화학을 사용한다. 포토레지스트 물질층(72)은 그후 스트리핑되고, 도 7에 보인 구조체가 된다. 산소 플라즈마를 사용한 포토레지스트 스트리핑 후에, 또 다른 유전 산화층(78) 및 니오븀 산화층(80)이 형성된다.
도 8에서 도시된 바와 같이, 포토레지스트 물질층(82)은 구조체를 감싸게 적용되고 이후 트렌치 패턴에 따라 포토레지스트 물질층(82) 내에 개방된 트렌치 영역(84)을 노출하기 위해 패턴화되고 현상된다. 또한, 도 8은 토포레지스트 물질층(82) 내의 트렌치 패턴을 기반으로 제2 유전층(70)으로 부분적으로 연장된 연장 개구부(86, 88)(도 9)를 형성하기 위해 제2 유전층(70) 상에 에칭(230)(예를 들어, 비등방성 반응성 이온 에칭(RIE))을 수행하는 단계를 도시한다. 또한, 에칭(230)은 포토레지스트 물질층(82)에 의해 덮이지 않은 니오븀 산화층 및 유전체 산화물의 일부분을 제거한다. 포토레지스트 물질층(82)은 이후 스트리핑되고, 도 9에 보인 구조체가 된다. 포토레지스트 스트리핑 후, 또 다른 유전체 산화물층(79)과 니오븀 산화물층(81)이 형성된다.
또한, 도 9는 니오븀 질화물 장벽(90)(도 10)을 형성하기 위해 불소 기반의 플라즈마 에칭(240)을 사용하여 결과 유전체 산화물(79)과 니오븀 산화물(81) 및 질소 플라즈마를 사용하여 후속 니오븀 질화물층의 선택적인 성장의 동시 제거를 도시한다. 통상적인 플라즈마 에칭 챔버는 이러한 기능을 수행하는데 사용될 수 있다. 두 프로세스인 산화물 세척 및 질화물화는 PVD 챔버의 엑스시츄에서 수행되고, 플라즈마 에칭 챔버를 사용해 구조체의 비시각선(non-line of sight area) 영역이 세척된다. 니오븀 질화물 장벽(90)은 표면을 패시베이트(passivate)하기 위해 성장되며, 따라서 전도체 레벨의 추가 산화를 억제한다. 결과 구조물이 도 10에 도시된다.
다음으로, 니오븀 질화물 장벽(90)은 시각선(line of sight)인 PVD 니오븀 챔버에서 아르곤 사전 세척 인시츄를 사용하여 제거된다. 상기 구조는 도 11의 결과 구조물을 제공하기 위해 표준 접점 물질 증착을 채용해 초전도성 물질(92)을 증착하기 위해 비아(76) 및 트렌치(86, 88) 안으로 니오븀과 같은 접점 물질 충진을 수행한다. 접점 물질 충진의 증착에 이어, 도 12의 결과 구조물을 제공하기 위해 접점 물질은 제2 유전층(70)의 표면 레벨까지 화학적 물리적 폴리싱(CMP)을 통해 폴리싱된다. 도 12의 결과 구조물은 제3 초전도성 라인(95)과 제4 초전도성 라인(96), 제2 유전층(70)의 상부에 또 다른 유전체 산화층(98) 및 제3 초전도성 라인(95)과 제4 초전도성 라인(96)의 상부면의 상부에 또 다른 니오븀 산화층(100)을 포함한다. 유전체 산화층(98)과 니오븀 산화층(100)을 제거하기 위해 또 다른 불소 기반 플라즈마 에칭은 도 12의 구조체에서 수행된다. 최종적으로, 상기 구조체는 상기 구조체가 다음 프로세스로 및/또는 챔버로 이동하는 동안 니오븀의 산화를 막기 위해 제3 초전도성 라인(95)의 상부에 제1 니오븀 질화물 장벽(102)과 제4 초전도성 라인(86)의 상부에 제2 니오븀 질화물 장벽(104)을 제공하기 위해 니오븀 질화물 프로세스로 완성된다. 최종 결과 구조물은 도 13에 도시된다.
전도체와 접지 평면 사이에 유전체 필드 유전체를 가로질러 발생하기 때문에, 니오븀 질화물 층은 마이크로스트리핑의 손실에 기여하지 않는다. 여기서 서술된 프로세스 흐름 개념은 수직면에서 멀티 레벨 전송 라인의 형성뿐만 아니라 스트리핑라인의 형성까지 연장될 수 있다.
위에서 서술한 내용은 본 발명의 실시 예들이다. 물론, 서술된 본 발명의 목적을 위한 구성요소 또는 방법론의 모든 가능한 조합을 설명하는 것으로 불가능하지만, 통상의 기술자는 본 발명의 많은 추가적인 조합 및 변경이 가능하다는 것을 인식할 것이다. 따라서, 본 발명은 첨부된 청구 범위를 포함하여 본원의 범위 내에 있는 모든 변경, 수정 및 변화를 포함하는 것을 의미한다.

Claims (20)

  1. 초전도체 구조를 형성하는 방법으로서,
    제1 유전층 내에, 상기 제1 유전층의 상부면에 정렬된 상부면을 갖는 초전도성 소자를 형성하는 단계;
    상기 제1 유전층 내에 연장된 개구부를 형성하기 위해 상기 제1 유전층을 에칭하는 단계;
    상기 제1 유전층 및 상기 초전도성 소자 위에 제2 유전층을 형성하는 단계;
    상기 제2 유전층 내에 상기 초전도성 소자의 상부면으로 개구부를 형성하는 단계;
    제1 프로세싱 단계에서, 상기 초전도성 소자의 상기 상부면에 형성된 산화물을 제거하기 위해, 상기 초전도성 소자의 상기 상부면에 세척 프로세스를 수행하는 단계;
    상기 초전도성 소자의 상기 상부면 상에 보호 장벽을 형성하는 단계;
    추가 프로세스를 위해 제2 프로세싱 단계로 상기 초전도체 구조를 이동하는 단계;
    상기 보호 장벽을 제거하기 위해 아르곤 스퍼터(argon sputter) 세척을 수행하는 단계;
    상기 제2 유전층 내에 트렌치 개구부를 형성하기 위해 상기 제2 유전층을 부분적으로 에칭하는 단계;
    상기 연장된 개구부 및 상기 트렌치 개구부를 채우기 위해 초전도성 접점 물질 충진을 수행하는 단계;
    초전도성 라인을 형성하도록 상기 초전도성 소자의 상부면을 상기 제2 유전층의 상부면에 정렬하기 위해 화학적 기계적 폴리싱(CMP)을 수행하는 단계;
    상기 제2 유전층의 상부면 및 상기 초전도성 라인의 상부면에 형성된 산화물을 제거하기 위해 세척 프로세스를 수행하는 단계; 및
    추가 프로세스를 위한 후속 단계로 이동할 때, 상기 초전도성 라인의 추가 산화를 막기 위해 상기 초전도성 라인의 상부면에 보호 장벽을 형성하는 단계;
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 세척 프로세스는 불소 기반의 반응성 세척 프로세스인, 방법.
  3. 제1항에 있어서,
    상기 초전도성 소자는 니오븀으로부터 형성되고 상기 보호 장벽은 니오븀 질화물로부터 형성되는, 방법.
  4. 제1항에 있어서,
    상기 제1 유전층의 상부면에 정렬된 상부면을 갖는 초전도성 소자를 형성하는 상기 단계는:
    상기 제1 유전층의 상부에 개구부를 갖는 패턴화된 포토레지스트층을 형성하는 단계;
    상기 패턴화된 포토레지스트층을 스트리핑하는 단계;
    상기 패턴화된 포토레지스트층을 스트리핑하는 상기 단계에 의한 상기 제1 유전층 상의 산화물을 제거하기 위해 습식 에칭을 수행하는 단계;
    상기 연장된 개구부를 채우기 위해 접점 물질 충진을 수행하는 단계; 및
    상기 초전도성 소자의 상부면을 상기 제1 유전층의 상부면과 정렬하기 위해 화학적 기계적 폴리싱(CMP)을 수행하는 단계를 포함하며,
    상기 세척 프로세스는 적어도 상기 CMP에 의해 야기된 상기 초전도성 소자의 상부면 및 상기 제1 유전층의 상기 상부면 모두에서 산화물을 제거하는, 방법.
  5. 제4항에 있어서,
    개구부를 형성하는 상기 단계는:
    상기 제2 유전층 상부에 상기 초전도성 소자와 정렬되는 비아 패턴 개구부를 갖는 제2 패턴화된 포토레지스트층을 형성하는 단계;
    상기 제2 패턴화된 포토레지스트층의 상기 비아 패턴 개구부를 기반으로 상기 제2 유전층 내에서 상기 초전도성 소자로의 상기 연장된 개구부를 형성하기 위해 상기 제2 유전층을 에칭하는 단계; 및
    상기 제2 패턴화된 포토레지스트층을 스트리핑하는 단계를 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제2 유전층 내의 상기 초전도성 소자와 정렬된 상기 연장된 개구부 주변 상부에 트렌치 개구부 패턴을 갖는 제3 패턴화된 포토레지스트층을 형성하는 단계; 및
    상기 제3 패턴화된 포토레지스트층을 스트리핑하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 초전도성 소자의 상기 상부면 상에 보호 장벽을 형성하는 상기 단계 이전에, 적어도 상기 제3 패턴화된 포토레지스트층의 스트리핑으로 인해 상기 제2 유전층의 상부면 및 상기 초전도성 소자의 상부면에 형성된 산화물을 제거하기 위해 세척 프로세스를 수행하는 단계를 더 포함하는, 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 유전층 및 상기 제2 유전층에 이용된 유전층 물질 중 적어도 하나는 섭씨 160도 또는 그 미만의 온도에서 형성될 수 있는 유전체 물질로 형성되는, 방법.
  10. 초전도체 구조를 형성하는 방법으로서,
    기판 상부의 제1 유전층 내에 제1 개구부를 형성하는 단계;
    상기 제1 개구부의 상기 형성으로 인한 산화물을 상기 제1 유전층으로부터 제거하기 위해 습식 에칭을 수행하는 단계;
    상기 제1 개구부 내에서, 상기 제1 유전층의 상부면에 정렬된 상부면을 갖는 제1 초전도성 라인을 형성하는 단계;
    상기 제1 초전도성 라인의 상기 상부면 및 상기 제1 유전층의 상기 상부면으로부터 산화물을 제거하기 위해 상기 제1 초전도성 라인의 상기 상부면 및 상기 제1 유전층의 상기 상부면에서 제1 세척 프로세스를 수행하는 단계;
    상기 제1 유전층 및 상기 제1 초전도성 라인 상에 제2 유전층을 형성하는 단계;
    상기 제1 초전도성 라인의 상기 상부면으로 상기 제2 유전층 내에 비아 개구부를 형성하고, 상기 비아 개구부 주변이며 상기 제2 유전층으로 부분적으로 연장된 트렌치 개구부를 형성하는 단계;
    상기 제1 초전도성 라인의 상기 상부면 및 상기 초전도체 구조의 나머지 부분 상에 형성된 산화물을 제거하기 위해, 상기 제1 초전도성 라인의 상기 상부면에 제2 세척 프로세스를 수행하는 단계;
    상기 제1 초전도성 라인의 상기 상부면 상에서 산화물의 형성을 줄이기 위해, 제1 프로세싱 단계에서 상기 제1 초전도성 라인의 상기 상부면 상에 보호 장벽을 형성하는 단계;
    상기 초전도체 구조를 추가 프로세스를 위한 제2 프로세싱 단계로 이동하는 단계;
    상기 보호 장벽을 제거하는 단계; 및
    상기 비아 개구부 내에 접점 및 상기 트렌치 개구부 내에 제2 초전도성 라인을 형성하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 제1 및 상기 제2 세척 프로세스는 반응성 불소 기반 세척 프로세스인, 방법.
  12. 제10항에 있어서,
    상기 제1 초전도성 라인, 상기 접점 및 상기 제2 초전도성 라인은 니오븀으로 형성되는, 방법.
  13. 제10항에 있어서,
    상기 보호 장벽은 니오븀 질화물로 형성되는, 방법.
  14. 제10항에 있어서,
    상기 보호 장벽을 제거하는 단계는, 상기 보호 장벽을 제거하기 위해 아르곤 스퍼터 세척을 수행하는 단계를 포함하는, 방법.
  15. 제10항에 있어서,
    상기 제2 초전도성 라인의 상기 상부면에 형성된 산화물을 제거하기 위해 상기 제2 초전도성 라인의 상기 상부면에 제3 세척 프로세스를 수행하는 단계, 및 후속 프로세싱 단계에서 상기 제2 초전도성 라인의 상기 상부면 상에 산화물 형성을 줄이기 위해 상기 제2 초전도성 라인의 상기 상부면 상에 보호 장벽을 형성하는 단계를 더 포함하는, 방법.
  16. 제10항에 있어서,
    상기 제1 유전층 및 상기 제2 유전층에 이용된 유전층 물질 중 적어도 하나는 섭씨 160도 또는 그 미만의 온도에서 형성될 수 있는 유전체 물질로 형성되는, 방법.
  17. 초전도체 상호 연결 구조를 형성하는 방법으로서,
    기판 상부에 제1 유전층을 형성하는 단계;
    상기 제1 유전층 상부에 개구부를 갖는 패턴화된 포토레지스트층을 형성하는 단계;
    상기 패턴화된 포토레지스트층 내 상기 개구부를 기반으로 상기 제1 유전층 내에 연장된 개구부를 형성하기 위해 제1 유전층을 에칭하는 단계;
    상기 패턴화된 포토레지스트층을 스트리핑하는 단계;
    상기 패턴화된 포토레지스트층의 상기 스트리핑으로 인한 상기 제1 유전층 상의 산화물층을 제거하기 위해 습식 에칭을 수행하는 단계;
    상기 연장된 개구부를 채우고 제1 초전도성 라인을 형성하기 위해 접점 물질 충진을 수행하는 단계;
    제1 초전도성 라인의 상부면을 상기 제1 유전층의 상부면과 정렬하기 위해 화학적 기계적 폴리싱(CMP)을 수행하는 단계;
    상기 제1 초전도성 라인의 상부면과 상기 제1 유전층의 상부면에 형성된 산화물을 제거하기 위해, 상기 제1 초전도성 라인과 상기 제1 유전층의 상부면에서 제1 세척 프로세스를 수행하는 단계;
    상기 제1 유전층과 상기 제1 초전도성 라인 상에 제2 유전층을 형성하는 단계;
    상기 제2 유전층 내에 상기 제1 초전도성 라인의 상부면으로 비아 개구부를 형성하고, 상기 비아 개구부 주변이며 상기 제2 유전층으로 부분적으로 연장된 트렌치 개구부를 형성하는 단계;
    상기 비아 개구부 및 트렌치 개구부의 상기 형성 단계에서, 상기 제1 초전도성 라인의 상기 상부면에 형성된 산화물을 제거하기 위해 상기 제1 초전도성 라인의 상기 상부면에 제2 세척 프로세스를 수행하는 단계;
    초전도성 소자의 상부면 상에 제1 보호 장벽을 형성하는 단계;
    추가 프로세싱을 위해 후속 단계로 상기 초전도체 상호 연결 구조를 이동하는 단계;
    상기 보호 장벽을 제거하기 위해 아르곤 스퍼터 세척을 수행하는 단계;
    상기 비아 개구부 내에 접점 및 상기 트렌치 개구부 내에 제2 초전도성 라인을 형성하도록, 상기 비아 개구부 및 상기 트렌치 개구부를 채우기 위해 초전도성 접점 물질 충진을 수행하는 단계;
    상기 제2 초전도성 라인의 상부면을 상기 제2 유전층의 상부면에 정렬하기 위해 화학적 기계적 폴리싱(CMP)을 수행하는 단계;
    상기 제2 유전층의 상부면과 상기 제2 초전도성 라인의 상기 상부면에 형성된 산화물을 제거하기 위한 제3 세척 프로세스를 수행하는 단계; 및
    추가 프로세싱을 위한 후속 단계로 이동될 때, 상기 제2 초전도성 라인을 추가 산화로부터 보호하기 위해 상기 제2 초전도성 라인의 상기 상부면에 제2 보호 장벽을 형성하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 제1, 제2 및 제3 세척 프로세스는 반응성 불소 기반 세척 프로세스인, 방법.
  19. 제17항에 있어서,
    상기 제1과 제2 초전도성 라인 및 제1 접점은 니오븀으로 형성되고 상기 제1 보호 장벽과 제2 보호 장벽은 니오븀 질화물로 형성되는, 방법.
  20. 제17항에 있어서,
    상기 제1 유전층 및 상기 제2 유전층에 이용된 유전층 물질 중 적어도 하나는 섭씨 160도 또는 그 미만의 온도에서 형성될 수 있는, 방법.
KR1020197014101A 2016-11-28 2017-10-26 초전도체 상호 연결 구조를 형성하는 방법 KR102232142B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/362,400 2016-11-28
US15/362,400 US10312142B2 (en) 2016-11-28 2016-11-28 Method of forming superconductor structures
PCT/US2017/058506 WO2018097925A1 (en) 2016-11-28 2017-10-26 Method of forming a superconductor interconnect structure

Publications (2)

Publication Number Publication Date
KR20190069505A KR20190069505A (ko) 2019-06-19
KR102232142B1 true KR102232142B1 (ko) 2021-03-29

Family

ID=60263162

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197014101A KR102232142B1 (ko) 2016-11-28 2017-10-26 초전도체 상호 연결 구조를 형성하는 방법

Country Status (7)

Country Link
US (1) US10312142B2 (ko)
EP (1) EP3545562A1 (ko)
JP (1) JP6739637B2 (ko)
KR (1) KR102232142B1 (ko)
AU (2) AU2017366449B2 (ko)
CA (1) CA3041827C (ko)
WO (1) WO2018097925A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276504B2 (en) * 2017-05-17 2019-04-30 Northrop Grumman Systems Corporation Preclean and deposition methodology for superconductor interconnects
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US10985059B2 (en) * 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication
CN111933787B (zh) * 2020-08-20 2022-09-06 中国科学院上海微系统与信息技术研究所 超导连接通道及其制备方法
CN111969100B (zh) * 2020-08-26 2022-05-17 中国科学院上海微系统与信息技术研究所 基于TaN的约瑟夫森结及其制备方法
US11723293B2 (en) 2021-03-26 2023-08-08 International Business Machines Corporation Reactivation of a deposited metal liner
WO2023096670A2 (en) * 2021-07-20 2023-06-01 D-Wave Systems Inc. Systems and methods for quantum computing using fluxonium qubits with kinetic inductors
US20230134994A1 (en) * 2021-11-02 2023-05-04 Raytheon Company Systems and methods for nitridization of niobium traces

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030178474A1 (en) 2002-03-25 2003-09-25 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
JP2005039244A (ja) 2003-06-27 2005-02-10 Hitachi Ltd 電子デバイスとその多層配線の形成方法
JP2015511067A (ja) * 2012-03-08 2015-04-13 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法
US20150179918A1 (en) * 2013-12-23 2015-06-25 Intermolecular Inc. Plasma cleaning of superconducting layers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3120742B2 (ja) * 1996-11-20 2000-12-25 日本電気株式会社 超伝導回路及びその製造方法
KR100283858B1 (ko) * 1998-10-22 2001-04-02 정명세 초전도 소자 제조방법
US6177347B1 (en) 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
US6804539B2 (en) * 1999-10-20 2004-10-12 Curo Interactive Incorporated Single action audio prompt interface utilizing binary state time domain multiple selection protocol
WO2002013234A2 (en) 2000-08-04 2002-02-14 Applied Materials, Inc. Stabilized surface between a fluorosilicate glass dielectric and a liner/barrier layer
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
JP2008532271A (ja) * 2005-02-22 2008-08-14 エーエスエム アメリカ インコーポレイテッド 原子層堆積のための表面のプラズマ前処理
US7341978B2 (en) 2005-03-04 2008-03-11 Lsi Logic Corporation Superconductor wires for back end interconnects
US7314978B1 (en) * 2007-01-11 2008-01-01 Shamrock Seed Company, Inc. Lettuce cultivar 50-0401019-B
JP2012519379A (ja) * 2009-02-27 2012-08-23 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路を製造するためのシステムおよび方法
US9002358B2 (en) * 2009-08-05 2015-04-07 Qualcomm Incorporated Access point identification based on multiple pilot signature indicators

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030178474A1 (en) 2002-03-25 2003-09-25 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
JP2005039244A (ja) 2003-06-27 2005-02-10 Hitachi Ltd 電子デバイスとその多層配線の形成方法
JP2015511067A (ja) * 2012-03-08 2015-04-13 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法
US20150119252A1 (en) 2012-03-08 2015-04-30 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US20150179918A1 (en) * 2013-12-23 2015-06-25 Intermolecular Inc. Plasma cleaning of superconducting layers

Also Published As

Publication number Publication date
JP2020500423A (ja) 2020-01-09
US20180151430A1 (en) 2018-05-31
EP3545562A1 (en) 2019-10-02
JP6739637B2 (ja) 2020-08-12
AU2017366449B2 (en) 2021-03-25
WO2018097925A1 (en) 2018-05-31
US10312142B2 (en) 2019-06-04
CA3041827C (en) 2022-04-19
CA3041827A1 (en) 2018-05-31
AU2017366449A1 (en) 2019-05-02
AU2021201266A1 (en) 2021-03-18
AU2021201266B2 (en) 2022-09-15
KR20190069505A (ko) 2019-06-19

Similar Documents

Publication Publication Date Title
KR102232142B1 (ko) 초전도체 상호 연결 구조를 형성하는 방법
AU2018270769B2 (en) Preclean and deposition methodology for superconductor interconnects
EP3501032B1 (en) Preclean methodology for superconductor interconnect fabrication
KR102229997B1 (ko) 초전도체 디바이스 상호연결
KR20190052108A (ko) 조셉슨 접합 기반 초전도 장치의 제조 방법
US11783090B2 (en) Methodology for forming a resistive element in a superconducting structure
KR102657264B1 (ko) 초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)