JPH0290526A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度なＬＳＩの多層配線の形成に関し、特
に半導体基板上の絶縁膜を平坦に形成する半導体装置の
製造方法に関するものである。

〔従来の技術〕

高密度な集積回路を実現するためには多層配線技術が不
可欠である。そして、この多層配線を形成するためには
、絶縁膜の表面を完全に平坦にする必要がある。このた
め、第６図に示すようなりソゲラフイエ程を使った平坦
化法が提案されている。図において、第６図（ａ）は電
極配線２上に絶縁膜３を堆積し、電極配線２上の凸状の
絶縁膜５周辺にレジストパターン４をリソグラフィ工程
により形成したものである。同図（ｂ）は凸状の絶縁膜
５をエツチングしたものである。さらに、同図（ｃ）は
レジストパターンを除去したものであり、絶縁膜表面が
平坦化されていることがわかる。また、この他の半導体
装置の製造方法として、（ｉ）リフトオフ法、（ｉｉ）
有機樹脂塗布法、（ｉｉｉ　）エッチハック法、（ｉｖ
　）バイアススパッタ法、（ｖ）バイアスＥＣＲ法など
が提案されている。

〔発明が解決しようとする課題〕

しかしながら従来の半導体装置の製造方法は、第６図（
ａ）の工程で示すように凸状の絶縁膜５の周辺に正確に
レジストパターンを合わせる必要がある。従って、合わ
せが悪いと凸状の絶縁膜５以外の絶縁膜がエツチングさ
れ平坦化を実現できなくなるという欠点があった。

また、小さいパターン上の平坦化は可能であるが、大き
いパターン上の平坦化を同時に行なうことが不可能であ
った。このため、第７図に示す断面図のように、電極配
線２のうち小さいパターン２ａ上と大きいパターン２ｂ
上での絶縁膜３の厚さが異なり、次のスルーホールのエ
ツチング加工時に異なる深さのスルーホール６ａ、６ｂ
を加工しなければならない。この場合、スルーホール下
部の電極表面にダメージを与えたり、オーバーエツチン
グのために深さの浅いスルーホールにサイドエッチが発
生したりするため、半導体装置の製造工程の上で非常に
困難であった。

また、この他従の来提案された方法においても次のよう
な欠点があった。まず、リフトオフ法では大きいパター
ンはどリフトオフ残りが発生しやすく、狭いサブミクロ
ンの線間に絶縁膜を堆積できなくなり、絶縁膜の平坦化
ができなかった。次に、有機樹脂塗布法とエッチハック
法では、大きいパターンと小さなパターンとが密集して
いる所では塗布したレジストの段差が直接残るため、完
全に平坦化を行なうのは不可能であった。また、サブミ
クロン配線をおこなうため提案されたバイアススパッタ
法とバイアスＥＣＲ法とは、傾斜面の方が平坦面よりも
エツチング速度が速いことを利用した平坦化法であり、
この原理だけで平坦化を行うと、パターンが小さい所で
の平坦化は可能であるが、大きいパターン上での平坦化
には長時間を必要であった。このため、スループットが
遅い等の欠点があった、さらに、これらの欠点を解決す
るために、バイアススパッタ法とエッチバック法との組
み合わせを行ない、完全に平坦化することが試みられた
が、エッチバック法を使う限り、大きいパターンと小さ
なパターンとが密集した所での段差を解消することは不
可能であった。

このように、大きいパターン上と小さなパターン上とを
同時にかつ完全に平坦化することは、これまでの技術で
は不可能であった。

〔課題を解決するための手段〕

本発明に係る半導体装置の製造方法は、半導体基板上に
電極配線を形成し、゛この電極配線上に絶縁膜を堆積す
る工程と、この絶縁膜上にレジス１−を塗布し、リソグ
ラフィ工程により所定の電極配線上の台形状の絶縁膜上
に台形状絶縁膜の幅より小さな幅の溝レジストパターン
を形成する工程と、レジストパターンをマスクとして電
極配線の表面が露出するまで絶縁膜をエツチングする工
程と、レジストパターンを除去した後、電極配線上に残
った凸状の絶縁膜をエツチングしながら絶縁膜を堆積す
る工程とを有している。

また、半導体装置基板上に電極配線を形成し、この電極
配線上に第１の絶縁膜を堆積する工程と、この第１の絶
縁膜上にこの第１の絶縁膜と耐エツチング性の異なる第
２の絶縁膜を形成する工程と、この第２の絶縁膜上に第
３の絶縁膜を堆積する工程と、この第３の絶縁膜上にレ
ジストを塗布し、リソグラフィ工程により台形状の第３
の絶縁膜上に台形状の第３の絶縁膜の幅より小さな幅の
溝レジストパターンを形成する工程と、レジストパター
ンをマスクとして第２の絶縁＋１９の表面が露出するま
で第３の絶縁膜をエツチングする工程と、レジストパタ
ーンを除去した後、電極配線上に残った凸状の絶縁膜を
エツチングしながら絶縁膜を堆積する工程とを有してい
る。

〔作用〕

小さい電極配線パターン上および大きい電極配線パター
ン上の絶縁膜の表向を平坦化すると共に、それぞれの絶
縁膜の膜厚を同じにする。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明に係る実施例を示した半導体装置の断面
図である。以下、この図に従って説明する。

第１図（ａ）は半導体基板１上に電極配線２を形成した
ものである。本実施例では、電極配線としてアルミ　（
Ａ１）をスパッタ法で５０００人堆積し、さらに、リソ
グラフィ工程とドライエソチング工程とにより形成した
ものである。

次に、第１図（ｂ）は電極配線２上に絶縁膜堆積装置の
基板ホルダーにバイアスを印加し、試料表面でスパッタ
エツチングを起こしながら膜堆積を行なうバイアス印加
系の堆積法により、絶縁膜３を電極配線２の膜厚と同じ
厚さだけ堆積したものである。本実施例では、バイアス
ＥＣＲ法により絶縁膜としてＳｉｎ、を堆積している。

ここで、バイアスＥＣＲ法とは、１０−’〜１０〜３↑
ｏｒｒの低ガス圧において電子サイクロトロン共鳴法（
共鳴条件：マイクロ波周波数２．４５Ｇｌｌｚ　、磁場
強度８７５　Ｇａｕｓｓ）により膜形成に必要なプラズ
マを生成し、試料基板ホルダーにｒｆバイアスを印加し
ながら膜堆積を行なう方法である。その特徴は、堆積粒
子が試料基板に対して垂直に入射するため、アベクト比
（配線の膜厚／配線間隔）の高いサブミクロン配線の狭
い線間に絶縁膜を埋め込み堆積することができ、さらに
、平坦化を行なうことが可能である。ここでは、膜堆積
条件として、シランガス流量２０３ＣＣＩ１１％酸素ガ
ス２０３ＣＣ１１％マイクロ波パワ４００Ｗ、　ｒ　ｆ
パワー１ｏｏＩＡのもとに、平坦面堆積速度６００人／
　ｍ　ｉ　ｎでＳｉＯ□を約５０００人堆積した。従っ
て、電極配線２．〜２４上に台形−ヒの絶縁膜５１１〜
５Ｅが残る。

次に、第１図（ｃ）は、大きい配線上の台形状の絶縁膜
５Ｂをエツチングする工程である。ここでは、レジスト
４を１．０μｍ塗布したのちに、露光工程により、台形
状の絶縁膜５１１の幅よりも小さいレジストパターンを
形成したものである。ここで、同図に示すように、レジ
ストパターンが大きく絶縁膜５Ｂに対してずれていても
プロセスにおいて問題がない。そして、大きいパターン
状の絶縁膜５８をくり抜くため、リソグラフィとエソチ
ング工程とを用いている。そのために、露光時の合わせ
余裕度と大きいパターン上の台形状の絶縁膜５．の上に
形成されるレジストのかぶり量を平坦化量の観点から把
握しなければならない。

第３図は平坦化量と合わせ余裕度とかぶり量との関係を
示した断面図である。図において、電極配線２上に絶縁
膜３をバイアス印加系の堆積法で堆積し、さらに、レジ
ストを塗布し、リソグラフィ工程によりレジストパター
ンを形成したものである。図において、Δｌばかぶり量
、Ｘは合わせ余裕度、Ｈｏは配線の膜厚、Ｐは平坦化幅
、θは傾斜面角度であり、ここでは傾斜面角度θを４５
度一定と仮定した。これよりかぶり量ΔｌはΔｆｆ＝Ｐ
／２＋Ｈ０＋Ｘ　　　・・−（１）で与えられる。上記
の（１）式において、Ｈ，−〇、５一定とし、平坦化幅
Ｐをパラメータにして合わせ余裕度Ｘとかぶり量Δｌと
の関係を示したの。

が第４図の特性図である。図において、横軸はかぶり量
Δｌ、縦軸は合わせ余裕度である。ここで、合わせ余裕
度Ｘとかぶり量Δβとに対するプロセス上の制約につい
て説明する。かぶり量Δｌは、任意の正の値で、平坦化
時間を短縮するために、小さい方が良い。合わせ余裕度
に関しては、溝レジストパターンが凸状の絶縁膜からず
れなければよく、凸状絶縁膜の両側にできる２つの突起
の幅を同じくする必要はない。このため、上述した第６
図に示すように正確なレジスト４の合わせを必要としな
い。

次に、本実施例が通常のバイアススパッタ法、バイアス
ＥＣＲ法に比較して平坦化に要する時間が短縮できるこ
とについて説明する。第４図よりかぶり■Δβと合わせ
余裕度Ｘを考慮すると、平坦化壇Ｐは小さくて良いこと
がわかる。従って、平坦化ｊｌＰが小さくてよいために
、大きい横方向エツチング速度を必要とせず、その結果
、平坦面の堆積速度が減少せず、堆積時間を短縮するこ
とが可能であり、スループットの向上が図れるという利
点がある。

さて、第１図（ｄ）は、大きいパターン状の絶縁膜５．
をエツチングによりくり抜いた工程である。この工程は
積極的に突起状の絶縁膜を形成するものであり、従来の
方法にはなかった工程である。即ち、台形状絶縁膜５８
のエツチングは、微細パターン２．〜２．上の絶縁膜表
面と略同じ大きさの突起とするために行なったもので、
レジストパターン４を除去することにより、大きいパタ
ーン２４上に突起状の絶縁膜５８．５□を形成すること
ができる。従って、記号Ａと記号Ｂとの高さを同じにす
ること可能となる。本実施例のエツチングは、平行平板
型エツチング装置でおこなった。

エツチング条件は、ＣＨＦ３　＋Ｑ２の混合ガスでガス
圧５０Ｔｏｒｒ、エツチングレート４００　人／ｍｉｎ
、均一性±５．０％であり、エツチング量は５０００人
であった。

次に、第１図（ｅ）は同図（ｂ）の工程で使用したバイ
アス印加系の堆積装置を使って絶縁膜を堆積すると同時
に、エツチングを行ないながら平坦化する堆積方法で電
極配線パターン２１〜２４上の絶縁膜３の突起５□５□
および５ｃ〜５Ｅをエツチングし、最終的に絶縁膜３表
面を完全に平坦化した工程である。本実施例では、バイ
アスＥＣＲ法によりＳｉＯ□を堆積しながら同時に突起
をエツチングして完全に平坦化したものである。この平
坦化の条件は、５ｉｌ１４と０２の混合ガスを使い、Ｓ
ｉＯ□の堆積速度２５０　人／ｌ１ｌｉｎ、横方向エツ
チング速度２５０人／ｍｉｎである。平坦化プロセスと
してＳｉＯ□を５０００人堆積した。この時、横方向に
エツチングが同時に進行するために、電極配線パターン
２１〜２４上の絶縁膜３の突起はエツチング除去され、
絶縁膜の表面が完全に平坦化される。ここで、第１図（
ｅ）における横方向エツチング量の総和は５０００人で
あり、この結果、１．０μ「ｎの平坦化を行なっただけ
で大きい電極配線パターン２４上と小さい電極配線パタ
ーン２Ｉ〜２．上との絶縁膜３の表面を完全に平坦化し
たことになる。

従来のバイアス印加系の平坦化法であるバイアススパッ
タ法やバイアスＥＣＲ法では、絶縁膜表面を完全に平坦
化するために大きいパターンを任意の大きさのパターン
幅Ｌｍａｘに制限して回路設計に工夫をし、Ｌｍａｘ／
２の横方向エツチング量で完全平坦化を実現している。

例えば、Ｌ　ｒｎａｘ＝３．０＃ｍの場合、１５０００
人の横方向エツチング量で平坦化を行うことになる。こ
れは、本実施例と比較して約３．０倍のエツチング量が
必要である。また、本実施例では、パターンの構成で、
くり抜きパターン以外は１μｍの配線幅以下のパターン
なので、５０００人の横方向エツチングにより完全平坦
化が実現できた。しかし、実際のＬＳＩでは、種々のパ
ターンが存在するために、どの程度の大きさのパターン
からくり抜きパターンを入れれば良いかを調べる必要が
ある。ここで、くり抜きパターンをどの配線幅から入れ
るのかを説明する。

第５図は平坦化幅とくり抜きパターンの関係を調べた説
明図である。この関係から配線幅ＬｍはＬｍ　　　２Ｘ
Δ＃＋Ｅ　　　・　−・　（２）で与えられる。ここで
、Δｌばかぶり量、Ｅは最低溝エツチング幅である。

また、次の不等式を仮定する。

Ｌｍ＞Ｌ、＞Ｌｚ　　＞Ｌ＋　　”　　’　　（３）第
５図でＬｍ幅以上の配線の上の絶縁膜に対してくり抜き
パターンを入れることにする。また、平坦化量はＬｍ幅
とする。上記（２）式より、平坦化幅はΔ２とＥとに比
例し、ΔｌとＥとが小さければより小さいことがわかる
。ここで、Δｌはリソグラフィ技術により最低０．５　
μｍであり、エツチング技術から最低溝エツチング幅Ｅ
は０．５　μｍとなる。その結果、１．５μｍ以上の配
線幅にくり抜きパターンを入れればよいことになる。そ
して、１．５μｒｎ以上の配線にくり抜きパターンを入
れることにより、絶縁膜の表面を完全に平坦化すること
ができる。Ｌｍ幅は、リングラフィ技術とエツチング技
（ネｉとが進歩するにつれて小さくなるものであり、さ
らに、小さくなるにつれて、平坦化の処理時間も短縮で
きることは明らかである。

従来のバイアス印加系のエツチング技術では、大きいパ
ターンに小さい穴をあけたり、数μｍ以上の配線幅を禁
止するなど制約条件が厳しいために回路設計に対する負
担が大きくなっていたが、本実施例ではマスク作製時に
筒車なデータ処理によりくり抜きパターンを作製できる
ので、回路設計サイドに負担をかけることなく半導体装
置を容易に実現できるという特徴を有する。従って、実
際に７５００人の横方向エツチングで完全平坦化を実現
できることが明白である。

このように、本実施例における半導体装置の製造方法は
、大きい電極配線パターン２４上の絶縁膜をエツチング
して積極的に突起５１．５□を設け、絶縁膜３をエツチ
ングすると同時に堆積することにより、絶縁膜３の平坦
化を図ることができる。

これにより、次のような効果を有する。

（ｉ）横方向エツチング量が少なくてすむためにスルー
プットが高くなる。

（ｉｉ）リソグラフィ工程では、ラフな合わせ精度でよ
く、また、エツチング技術も容易なためプロセスが非常
に容易である。

（ｉｉｉ　）絶縁膜のくり抜きエツチングの際にストッ
パーがあるために、くり抜きをいれた部分の電極表面と
電極配線との間に埋込まれた絶縁膜の表面との高さを容
易に同じ高さにできるので、平坦化時の絶縁膜の平坦性
を容易に確保できる。

（ｉｖ）絶縁膜の堆積量は、横方向エツチング量に比例
するため、横方向エツチング量が少ないと堆積量は少な
くなり、装置のメンテナンス期間を長くすることができ
る等の特徴を有する。

次に、第２図は本発明の第２の実施例を示す断面図であ
る。以下、この図に従って説明する。

第２図（ａ）は半導体基板ｌ上に電極配線２を形成した
ものである。本実施例では電極配線としてアルミ（Ａｆ
ｆ）をスパッタ法で堆積し、さらに、リソグラフィ工程
と１゛ライエソチング工程により形成したものである。

第２図（ｂ）は第１の実施例と同様に、電極配置）！　
２　ｋ、に絶縁膜堆積装置のノ、（仮ホルダーにバイア
スを印加し、試料表面でスパッタエツチングを起こしな
がら膜堆積を行なうバイアス印加系の堆積ｌＪ＝により
絶縁膜３を薄（堆積し、さらに、絶縁膜３と膜質の異な
る絶縁膜６を薄く堆積した後に絶縁膜３を電極配線上の
絶縁膜６の表面までの膜厚分だけ堆積したものである。

本実施例では第１の実施例で用いたバイアスＥＣＲ法に
より絶縁膜３としてのＳｉＯ□、絶縁膜６としてＳｉ３
Ｎ４を堆積している。ＳｉＯ□膜堆積条件として、シラ
ンガス流量２０３ＣＣ１１１％酸素ガス流量２０ＳＣＣ
Ｉ１１％マイクロ波パワー４００−１ｒｆパワー１００
賀のもとに、平坦面堆積速度６００人／ｌｌｌ１ｎにお
いて、５ｉＯｚを約１０００人堆積した。

さらに、酸素ガスを窒素ガスに換え５ｉＪａ膜の堆積速
度として４００　人／ｗｉｎで１５００人の５ｉＪ４膜
を堆積し、さらに、絶縁膜７のＳｉｎｇを５０００人堆
積している。ここでは、同一装置内で単に酸素ガスを窒
素ガスに換えるだけでＳｉＯ□からＳｉ、Ｎ、へと膜質
を変えることが可能であり、膜質の異なる絶縁膜を積層
構造で堆積することを容易に行なうことができる。次に
、第２図（ｃ）は大きい電極配線パターン２４上の台形
状の絶縁膜をエツチングする工程である。ここでは、レ
ジストを１．０μｍ塗布したのちに、露光工程によりく
り抜きパターンを形成したものである。

第２図（ｄ）は大きい電極配線パターン２．上の絶縁膜
７を絶縁膜６の表面が露出するまでドライエツチングに
よりくり抜いた工程である。ただし、エツチングの際に
絶縁膜６がエツチングされずに絶縁膜７がエツチングさ
れる条件で行なった。

この条件で絶縁膜７をエツチングすると、絶縁膜６がエ
ツチングのストッパーになるために、電極配線上の絶縁
膜表面と電極配線間に堆積された絶縁膜表面との高さを
容易に揃えることができる。

例えば、絶縁膜７の（り抜きエツチングを行なう際に、
絶縁膜６にあたるストッパーがないと、ウェハ内でのエ
ツチングの均一性に対して厳しい条件が必要となる。ま
た、エツチングだけでなく、エツチングされる絶縁膜７
の膜堆積のウェハ内均−性に対しても厳しい条件が要求
される。ここで、両者共に、１３．０％の均一性であっ
たとすると、ストッパーがない場合、±６．０％の絶縁
膜表面のばらつきが生じ、後の工程でこのばらつきを解
消するのは不可能である。なお、ここでは、ＣＨＦ３１
００ｓｃｃ＋ｓ　％　５０Ｔｏｒｒで、Ｓｉｎｇのエツ
チングレート２００人／ａｉｉｎ　、　５ｉＪ４のエツ
チングレートは数人、’ｗｉｎの条件下で５ｉｎｔを５
０００人エツチングしたものである。

第２図（ｅ）は第１の実施例を同じようにバイアス印加
系の堆積装置を使って絶縁膜７を堆積すると同時にエツ
チングを行ないながら平坦化する堆積法で電極配線パタ
ーン２．〜２４上の絶縁膜の突起５１．５□および５ｃ
〜５Ｅをエツチングし、最終的に絶縁膜７表面を完全に
平坦化した工程である。本実施例では、バイアスＥＣＲ
法により５ｉＯ１を堆積しながら同時に突起をエツチン
グして完全に平坦化したものである。平坦化条件は、Ｓ
　ｉ　ＪＮ、と０□との混合ガスを使い、ＳｉＯ□の堆
積速度２５０人／ｗｉｎ、横方向エツチング速度５００
人／ｍｉｎである。平坦化プロセスとして５ｉ０２を２
５００人堆積した。このとき、第１の実施例と同じよう
に横方向にエツチングが進行するために、パターン上の
絶縁膜の突起はエツチング除去され、絶縁膜の表面が完
全に平坦化される。

本実施例では、第２図（ｅ）において横方向のエツチン
グ量の総和は５０００人であり、この結果、１．０．ｃ
＋ｍの平坦化をおこなっただけで大きい電極配線パター
ン２４上と小さい電極配線パターン２、〜２．上とのす
べての絶縁膜７の表面を完全に平坦化したことになる。

なお、本実施例は堆積する場合にバイアスの大きさが小
さいために、実質的な膜堆積時間を短縮できる利点があ
ると同時に装置のメンテナンス期間をのばすことができ
るという特徴がある。

〔発明の効果〕

以上説明のように本発明は、電極配線上に絶縁膜または
第１〜第３の絶縁膜を堆積し、この絶縁膜上のレジスト
を塗布しりソゲラフイエ程により所定の電極配線上の台
形状の絶縁膜上に、この台形状絶縁膜の幅より小さな幅
の溝レジストパターンを形成し、このレジストパターン
をマスクとして絶縁膜をエツチングした後、電極配線状
に残った凸状の絶縁膜をエツチングしながら絶縁膜を堆
積することにより、次のような効果を有する。

（ｉ）プロセスにおいて、容易にくり抜きパターンを作
製することができ、従来条件の厳しいプロセスと違って
安定したプロセスを実行できる。

（ｉｉ）平坦化量が少なくて済むために、堆積装置への
負荷を低減でき、メンテナンスの期間を従来の使い方よ
りも長くすることが可能である。

（ｉｉｉ）＜り抜きパターンのマスクは、データ変換の
みでよく、禁止ルールが極めて緩いので、回路設計サイ
ドに対する負荷が少ない。

（ｉｖ）＜り抜く工程の後に、電極配線上と電極配線間
の絶縁膜表面が容易に同し高さにでき、エツチングと堆
積特性に対して厳しい均一の要求を回避できる。

などの効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体装置の断面
図、第２図は第２の実施例を示す半導体装置の断面図、
第３図は平坦化量と合わせ余裕度とかぶり量との関係を
示した断面図、第４図は合わせ余裕度Ｘとかぶり量Δｌ
との関係を示した特性図、第５図は平坦化幅とくり抜き
パターンの関係を調べた説明図、第６図は従来の平坦化
法を示す半導体装置の断面図、第７図は従来の断面図で
ある。 ｌ・・・半導体基板、２・・・電極配線、３゜７・・・
絶縁膜、４・・・レジスト、５．〜５．！・・・突起、
６・・・耐エツチング性の異なる絶縁膜（Ｓｉ３Ｎ４　
）。 特許出願人　　日本電信電話株式会社 代 理 人 山 川 政 樹 （ばか１名） 第２ 図 第３ 第５３ 第７図 第４

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に電極配線を形成し、この電極配線
   上に絶縁膜を堆積する工程と、 この絶縁膜上にレジストを塗布し、リソグラフィ工程に
   より所定の前記電極配線上の台形状の絶縁膜上に前記台
   形状絶縁膜の幅より小さな幅の溝レジストパターンを形
   成する工程と、 前記レジストパターンをマスクとして前記電極配線の表
   面が露出するまで前記絶縁膜をエッチングする工程と、 前記レジストパターンを除去した後、前記電極配線上に
   残った凸状の絶縁膜をエッチングしながら絶縁膜を堆積
   する工程とを有することを特徴とする半導体装置の製造
   方法。
2. （２）半導体装置基板上に電極配線を形成し、この電極
   配線上に第１の絶縁膜を堆積する工程と、この第１の絶
   縁膜上にこの第１の絶縁膜と耐エッチング性の異なる第
   ２の絶縁膜を形成する工程と、 この第２の絶縁膜上に第３の絶縁膜を堆積する工程と、 この第３の絶縁膜上にレジストを塗布し、リソグラフィ
   工程により台形状の第３の絶縁膜上に前記台形状の第３
   の絶縁膜の幅より小さな幅の溝レジストパターンを形成
   する工程と、 前記レジストパターンをマスクとして前記第２の絶縁膜
   の表面が露出するまで前記第３の絶縁膜をエッチングす
   る工程と、 前記レジストパターンを除去した後、前記電極配線上に
   残った凸状の絶縁膜をエッチングしながら絶縁膜を堆積
   する工程とを有することを特徴とする半導体装置の製造
   方法。