KR20190040061A - 초전도체 디바이스 상호연결 - Google Patents

초전도체 디바이스 상호연결 Download PDF

Info

Publication number
KR20190040061A
KR20190040061A KR1020197008632A KR20197008632A KR20190040061A KR 20190040061 A KR20190040061 A KR 20190040061A KR 1020197008632 A KR1020197008632 A KR 1020197008632A KR 20197008632 A KR20197008632 A KR 20197008632A KR 20190040061 A KR20190040061 A KR 20190040061A
Authority
KR
South Korea
Prior art keywords
dielectric layer
high temperature
temperature dielectric
contact
forming
Prior art date
Application number
KR1020197008632A
Other languages
English (en)
Other versions
KR102229997B1 (ko
Inventor
크리스토퍼 에프. 컬비
마이클 레니
아우렐리우스 엘. 그라닝거
Original Assignee
노스롭 그루먼 시스템즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노스롭 그루먼 시스템즈 코포레이션 filed Critical 노스롭 그루먼 시스템즈 코포레이션
Publication of KR20190040061A publication Critical patent/KR20190040061A/ko
Application granted granted Critical
Publication of KR102229997B1 publication Critical patent/KR102229997B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H01L39/2493—
    • H01L39/025—
    • H01L39/143—
    • H01L39/223—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/20—Permanent superconducting devices
    • H10N60/203—Permanent superconducting devices comprising high-Tc ceramic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

초전도체 디바이스 상호연결 구조를 형성하는 방법이 제공된다. 방법은, 기판 위에 놓이게 제1 고온 유전체 층을 형성하는 단계, 제1 고온 유전체 층에 베이스 전극을 형성하는 단계 ― 베이스 전극은 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―, 및 제1 고온 유전체 층 및 베이스 전극 위에 제2 고온 유전체 층을 증착시키는 단계를 포함한다. 방법은, 베이스 전극의 제1 단부로의 제2 유전체 층을 통한 제1 콘택을 형성하는 단계, 제1 콘택 위에 놓이게 그리고 그와 접촉하게 조셉슨 접합(JJ)을 형성하는 단계, 및 베이스 전극의 제2 단부로의 제2 유전체 층을 통한 제2 콘택을 형성하는 단계를 더 포함한다.

Description

초전도체 디바이스 상호연결
관련 출원들
본 출원은, 2016년 8월 23일자로 출원된 미국 특허 출원 제15/244827호로부터의 우선권을 주장하며, 그 출원은 그 전체가 본 명세서에 포함된다.
본 발명은 일반적으로 초전도체들에 관한 것으로, 더 상세하게는 초전도체 디바이스 상호연결에 관한 것이다.
초전도 회로들은, 통신 신호 무결성 또는 컴퓨팅 전력이 필요한 국가 보안 애플리케이션들에 상당한 향상들을 제공하는 것으로 예상되는 양자 컴퓨팅 및 암호화 애플리케이션들에 대해 제안된 선두 기술들 중 하나이다. 그들은 100 켈빈 미만의 온도에서 동작된다. 초전도 디바이스들의 제조에 대한 노력들은 주로 대학 또는 정부 연구 실험실들로 한정되어 왔으며, 초전도 디바이스들의 대량 생산에 대해서는 거의 발표되지 않았다. 따라서, 이들 실험실들에서 초전도 디바이스들을 제조하는 데 사용되는 많은 방법들은 신속하고 일관된 제조가 가능하지 않은 프로세스들 또는 장비를 이용한다. 더욱이, 저온 프로세싱에 대한 필요성은 현재, 초전도 디바이스들의 대량 생산에 대한 더 현저한 장애물들 중 하나를 제시한다.
초전도 회로들에서 이용되는 일반적인 디바이스들 중 하나는, 유전체 상호연결 구조에 매립될 수 있는 조셉슨 접합(JJ)이다. 통상적으로, 더 고온의 재료들의 이용이 JJ의 구조에 대한 손상을 초래하고, 그에 따라 JJ의 통상적인 동작의 저하를 야기할 수 있으므로, 조셉슨 접합(JJ) 상호연결 구조들은 (예를 들어, 180°C 이하로 형성되는) 저온 재료들을 이용하여 형성된다. 초전도 디바이스 상호연결들에서의 저온 재료들의 이용은 고온 재료들의 이용보다 더 많은 손실들을 초래한다. 더욱이, JJ를 형성하기 위한 레거시 프로세싱 기법들의 사용은 큰 지형 문제점들 및 그에 따른 JJ의 수율 및 신뢰성에 대한 문제점들을 초래한다. 이들 이유들 둘 모두는 집적 회로의 밀도 및 기능을 제한하는 대략 1um 직경의 최소 사이즈의 JJ를 유발한다.
JJ들을 갖는 회로들을 형성할 시에 (예를 들어, 180°C 보다 큰 온도로 형성되는) 낮은 손실의 고온 유전체들을 이용하기 위한 시도가 이루어졌다. 하나의 예시적인 방법은 고온 유전체를 형성하기 위해 스퍼터링된 석영의 비-평탄화된 증착을 사용한다. 그러나, 이러한 프로세스는 원하는 0.25um 기술들에 스케일러블(scalable)하지 않으며, 평탄화의 부족은 이들 디바이스들을 상호연결의 4개의 레벨들로 제한한다.
일 예에서, 초전도체 디바이스 상호연결 구조를 형성하는 방법이 제공된다. 방법은, 기판 위에 놓이게 제1 고온 유전체 층을 형성하는 단계, 제1 고온 유전체 층에 베이스(base) 전극을 형성하는 단계 ― 베이스 전극은 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―, 및 제1 고온 유전체 층 및 베이스 전극 위에 제2 고온 유전체 층을 증착시키는 단계를 포함한다. 방법은, 제2 고온 유전체 층의 최상부 표면으로부터 베이스 전극의 제1 단부로 제1 콘택(contact)을 형성하는 단계, 제1 콘택의 최상부 표면 위에 놓이게 그리고 그와 접촉하게 조셉슨 접합(JJ)을 형성하는 단계, 및 제2 유전체 층의 최상부 표면으로부터 베이스 전극의 제2 단부로 제2 콘택을 형성하는 단계를 더 포함한다.
다른 예에서, 초전도체 디바이스 상호연결 구조를 형성하는 방법이 제공된다. 방법은, 기판 위에 놓이게 제1 고온 유전체 층을 형성하는 단계, 제1 고온 유전체 층에 베이스 전극을 형성하는 단계 ― 베이스 전극은 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―, JJ 및 제1 고온 유전체 층 위에 제2 고온 유전체 층을 증착시키는 단계, 및 제2 유전체 층의 최상부 표면으로부터 베이스 전극의 제1 단부로 제1 콘택을 형성하는 단계를 포함한다. 방법은, 제1 콘택의 최상부 표면을 연마하는 단계, 제1 콘택 및 제2 유전체 층 위에 제1 알루미늄 층을 증착시키는 단계, 제1 알루미늄 층의 최상부 표면 상에 알루미늄 산화물 층을 형성하기 위해 제1 알루미늄 층을 산화시키는 단계, 및 알루미늄 산화물 층 위에 제2 알루미늄 층을 형성하는 단계를 더 포함한다. 방법은, JJ를 형성하고 제2 알루미늄 층의 나머지 부분들을 제거하기 위해 알루미늄 산화물 층을 제2 알루미늄 층으로 캡슐화하도록 제2 알루미늄 층을 에칭시키는 단계, 및 제2 고온 유전체 층의 최상부 표면으로부터 베이스 전극의 제2 단부로 제2 콘택을 형성하고, 제1 콘택 위에 놓이게 제1 전도성 라인을 형성하며, 제2 콘택 위에 놓이게 제2 전도성 라인을 형성하는 단계를 더 포함하며, 제1 전도성 라인 및 제2 전도성 라인은 제2 유전체 층의 최상부 표면 위에 놓인다.
또 다른 예에서, 초전도체 디바이스 상호연결 구조가 제공된다. 구조는, 기판 위에 놓인 제1 고온 유전체 층, 제1 고온 유전체 층에 배치된 베이스 전극 ― 베이스 전극은 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―, 제1 고온 유전체 층 및 베이스 전극 위에 배치된 제2 고온 유전체 층, 및 제2 고온 유전체 층의 최상부 표면으로부터 베이스 전극의 제1 단부로 연장되는 제1 콘택을 포함한다. 구조는, 제1 콘택 위에 놓인 JJ, 제2 고온 유전체 층의 최상부 표면으로부터 베이스 전극의 제2 단부로 연장되는 제2 콘택, 제1 콘택 위에 놓인 제1 전도성 라인, 및 제2 콘택 위에 놓인 제2 전도성 라인을 더 포함한다.
도 1은 초전도체 디바이스 상호연결 구조의 단면도를 예시한다.
도 2는 자신의 초기 제조 스테이지들에서의 초전도체 구조의 일 예의 개략적인 단면도를 예시한다.
도 3은 포토레지스트 재료층이 증착 및 패턴화된 이후 그리고 에칭 프로세스를 경험하는 동안의 도 2의 구조의 개략적인 단면도를 예시한다.
도 4는 에칭 프로세스 이후 그리고 포토레지스트 재료층이 스트리핑된 이후의 도 3의 구조의 개략적인 단면도를 예시한다.
도 5는 콘택 재료 충전 이후의 도 4의 구조의 개략적인 단면도를 예시한다.
도 6은 화학적 기계적 연마를 경험한 이후의 도 5의 구조의 개략적인 단면도를 예시한다.
도 7은 제2 고온 유전체의 증착, 포토레지스트 재료층 증착 및 패턴화 이후 그리고 제1 비아를 형성하기 위해 에칭 프로세스를 경험하는 동안의 도 6의 구조의 개략적인 단면도를 예시한다.
도 8은 에칭 프로세스 이후 그리고 포토레지스트 재료층이 스트리핑된 이후의 도 7의 구조의 개략적인 단면도를 예시한다.
도 9는 제1 콘택을 형성하기 위한 콘택 재료 충전 이후 그리고 화학적 기계적 연마 이후의 도 8의 구조의 개략적인 단면도를 예시한다.
도 10은 제1 콘택의 최상부 표면 상에 층을 형성하기 위해 산화를 경험한 이후 그리고 캡 층(cap layer)을 형성하기 위해 증착 프로세스를 경험한 이후의 도 9의 구조의 개략적인 단면도를 예시한다.
도 11은 포토레지스트 재료층이 증착 및 패턴화된 이후 그리고 에칭 프로세스를 경험하는 동안의 도 10의 구조의 개략적인 단면도를 예시한다.
도 12는 에칭 프로세스 이후 그리고 포토레지스트 재료층이 스트리핑된 이후의 도 11의 구조의 개략적인 단면도를 예시한다.
도 13은 저온 유전체의 증착, 포토레지스트 재료층 증착 및 패턴화 이후 그리고 제2 비아를 형성하기 위해 에칭 프로세스를 경험하는 동안의 도 12의 구조의 개략적인 단면도를 예시한다.
도 14는 에칭 프로세스 이후 그리고 포토레지스트 재료층이 스트리핑된 이후의 도 13의 구조의 개략적인 단면도를 예시한다.
도 15는 포토레지스트 재료층이 증착 및 패턴화된 이후 그리고 트렌치들을 형성하기 위해 에칭 프로세스를 경험하는 동안의 도 14의 구조의 개략적인 단면도를 예시한다.
도 16은 에칭 프로세스 이후 그리고 포토레지스트 재료층이 스트리핑된 이후의 도 15의 구조의 개략적인 단면도를 예시한다.
도 17은 콘택 재료 충전 이후의 도 16의 구조의 개략적인 단면도를 예시한다.
도 18은 화학적 기계적 연마를 경험한 이후 그리고 저온 유전체 층을 제거하기 위해 에칭 프로세스를 경험하는 동안의 도 17의 구조의 개략적인 단면도를 예시한다.
도 19는 저온 유전체 층을 제거하기 위해 에칭 프로세스를 경험한 이후의 도 18의 구조의 개략적인 단면도를 예시한다.
본 발명은 고온의 낮은 손실 유전체의 초전도체 디바이스(예를 들어, 조셉슨 접합(JJ)) 상호연결 구조 및 이를 형성하기 위한 방법에 관한 것이다. 일 예에서, 알루미늄(AL) 기반 초전도 JJ(예를 들어, Al/알루미늄-산화물(AlOx)/Al)는 고밀도 멀티레벨 상호연결 서브미크론 기술로 스케일링하기 위해 듀얼 다마신(dual damascene) 프로세스로 통합된다. 이러한 통합을 위해 사용된 상호연결 금속은, 예를 들어 니오븀(Nb)일 수 있다. 활성 JJ는 RF 주파수들에서 성능 타겟들을 획득하기 위해 고온 유전체들에 의해 둘러싸이도록 요구된다. 방법은 고온 유전체를 이용한 평탄화된 초전도 상호연결 방식으로 스케일러블 JJ 프로세스를 통합한다.
고온 유전체는 180°C 보다 큰 온도들에서 형성된 유전체 재료로 형성된다. 180°C 보다 큰 온도들은 JJ의 구조에 손상을 야기할 수 있는 반면, 저온 유전체는, 통상적으로 JJ의 구조에 손상을 야기하지 않는 180°C 보다 작은 온도들에서 형성된다. 고온 유전체들은, 저온 유전체들에 매립된 디바이스들보다 낮은 신호 손실을 갖고, 유전체 내의 디바이스들이 저온 유전체에 매립된 디바이스들에 비해 개선된 성능으로 동작하게 허용하는 초전도 디바이스들을 제공한다.
본 발명은 또한, 높은 레벨들의 상호연결들을 가능하게 하기 위해 0.5um 이하의 고밀도 JJ들을 멀티레벨 프로세스 흐름으로 제조하는 문제점을 해결한다. JJ들의 이러한 본 발명의 형성은 스케일링된 프로세스 기술을 이용하며, 구체적으로는 Al의 화학적 기계적 연마(CMP), 이어서 알루미늄의 산화를 이용하여 얇은 터널 장벽을 형성한다. 고밀도 기능성 Al/AlOx/Al JJ 디바이스들(0.35um 이상) 및 0.25um 치수들의 니오븀 기반 상호연결을 갖는 회로들을 제조할 경우, 지금까지는 연마된 표면 상에 형성된 JJ의 어떠한 문서화된 증거도 존재하지 않는다. 알루미늄 기반 JJ는 일반적인 니오븀 기반 JJ들과 비교하여 상당히 상이한 성능 특징들을 갖는다.
도 1은 초전도체 디바이스 JJ 상호연결 구조(10)의 단면도를 예시한다. 초전도체 디바이스 구조(10)는 기판(12) 위에 놓인 활성층(14)을 포함한다. 기판(12)은 실리콘, 유리 또는 다른 기판 재료로 형성될 수 있다. 활성층(14)은 바닥층(ground layer) 또는 디바이스 층일 수 있다. 제1 고온 유전체 층(16)은 활성층(14) 위에 놓이고, 제2 고온 유전체 층(20)은 제1 고온 유전체 층(16) 위에 놓인다. 제1 및 제2 고온 유전체 층들 둘 모두는, 반도체들의 형성에서 통상적으로 이용되는 고온들(예를 들어, 섭씨 180도 이상)에서 이용될 수 있는 유전체 재료로 형성된다.
베이스 전극(18)은 제1 고온 유전체 층(16)에 매립된다. JJ(30)는 제2 고온 유전체 층(20)을 오버레이한다. JJ(30)는 산화된 최상부 표면을 갖는 알루미늄 층으로부터 형성되고, 산화된 최상부 표면을 캡슐화하는 알루미늄 층으로 캡핑된다. 예를 들어, 알루미늄으로부터 형성되는 제1 전도성 콘택(22)은 JJ(26)로부터 베이스 전극(18)의 제1 단부로 제2 고온 유전체 층(20)을 통해 연장된다. 중요하게, 제1 전도성 콘택(22)은 JJ(30)의 폭을 정의한다. 이러한 방식으로, JJ는 제1 전도성 콘택(22)을 제조하기 위해 사용되는 기술의 능력만큼 작은 폭으로 제조될 수 있으며, 이는 저온 유전체 재료와는 대조적으로 고온 유전체 재료에 대해 훨씬 더 작다.
예를 들어, 니오븀으로부터 형성되는 제2 전도성 콘택(24)은 제2 고온 유전체 층(20)의 최상부 표면으로부터 베이스 전극(18)의 제2 단부로 연장된다. JJ(30)의 제1 측부는, JJ(30)의 최상부 전극으로 고려되는 제1 전도성 라인(26)에 연결된다. 제2 전도성 라인(28)은 카운터 전극으로 고려되며, 제2 전도성 콘택(24)에 의해 베이스 전극(18)에 커플링된다. 베이스 전극(18)은 JJ(30)의 제2 측부 및 카운터 전극에 커플링된다. 전도성 라인들(26 및 28)은 니오븀과 같은 초전도 재료로 형성된다.
이제 도 2 내지 도 10을 참조하면, 제조가 도 1의 초전도 디바이스에서의 상호연결들의 형성과 관련하여 논의된다. 본 예가 절연 유전체에서의 초전도 금속의 단일 또는 듀얼 다마신 층 중 어느 하나의 형성으로 시작하는 프로세스 흐름에 대해 논의됨을 인식할 것이다. JJ가 먼저 형성되면 그것은 아래에 도시된 바와 같이 단일 다마신이거나, 또는 멀티-레벨 상호연결 내에 삽입되면 듀얼 다마신일 것이다. 본 예는 최하부 전극을 형성하기 위해 유전체 박막으로 에칭되는 단일 다마신 트렌치, 이어서 최상부 전극을 형성하기 위한 듀얼 다마신 프로세스에 대해 예시될 것이다.
도 2는 자신의 초기 제조 스테이지들에서의 초전도체 구조(50)를 예시한다. 초전도체 구조(50)는 하부 기판(52)을 오버레이하는 활성층(54), 이를테면 바닥층 또는 디바이스 층을 포함한다. 하부 기판(52)은, 예를 들어, 활성층(54) 및 후속의 위에 놓인 층들에 대한 기계적 지지부를 제공하는 실리콘 또는 유리 웨이퍼일 수 있다. 제1 고온 유전체 층(56)은 활성층(54) 위에 형성된다. 제1 고온 유전체 층(56)을 형성하기 위한 임의의 적합한 기법, 이를테면, 상호연결 층을 제공하기에 적합한 두께에 대해 낮은 압력 화학 기상 증착(LPCVD), 플라즈마 강화된 화학 기상 증착(PECVD), 고밀도 화학적 플라즈마 기상 증착(HDPCVD), 스퍼터링 또는 스핀-온(spin-on) 기법들이 이용될 수 있다. 대안적으로, 제1 고온 유전체 층(56)은 기판(50) 바로 위에 형성될 수 있다.
다음으로 도 3에 예시된 바와 같이, 포토레지스트 재료층(58)은 구조를 커버하기 위해 도포되고, 이어서 트렌치 패턴에 따라 포토레지스트 재료층(58)에서 트렌치 개구(60)를 노출시키도록 패턴화 및 현상된다. 포토레지스트 재료층(58)은, 포토레지스트 재료층(58)을 패턴화시키는 데 사용되는 방사선의 파장에 대응하여 변하는 두께를 가질 수 있다. 포토레지스트 재료층(58)은 스핀-코딩 또는 스핀 캐스팅(spin casting) 증착 기법들을 통해 제1 고온 유전체 층(56) 위에 형성되고, (예를 들어, DUV(deep ultraviolet) 조사를 통해) 선택적으로 조사 및 현상되어, 트렌치 개구(60)를 형성할 수 있다.
도 3은 또한, 포토레지스트 재료층(58) 내의 트렌치 패턴에 기초하여 제1 고온 유전체 층(56)에서 연장된 트렌치 개구들(62)(도 4)을 형성하기 위해 제1 고온 유전체 층(56) 상에서의 에칭(110)(예를 들어, 이방성 반응 이온 에칭(RIE))의 수행을 예시한다. 에칭 단계(110)는 건식 에칭이며, 하부의 활성층(54) 및 위에 놓인 포토레지스트 재료층(58)보다 더 빠른 레이트로 하부의 제1 고온 유전체 층(56)을 선택적으로 에칭시키는 에천트를 이용할 수 있다. 예를 들어, 제1 고온 유전체 층(56)은, 패턴화된 포토레지스트 재료층(58)의 마스크 패턴을 복제하여, 그에 의해 연장된 트렌치 개구(62)를 생성하기 위해, 상업적으로 이용가능한 에처(etcher), 이를테면 평행 플레이트 RIE 장치 또는 대안적으로는 전자 사이클로트론 공진(ECR) 플라즈마 리액터에서 플라즈마 가스(들), 본 명세서에서는 플루오린 이온들을 함유하는 탄소 테트라플루오라이드(CF4)를 이용하여 이방성 에칭될 수 있다. 그 후, 포토레지스트 재료층(58)은 도 4에 도시된 구조를 초래하기 위해 (예를 들어, O2 플라즈마에서 애싱(ashing)하여) 스트리핑된다.
다음으로, 구조는 도 5의 결과적인 구조를 형성하기 위해 니오븀 또는 탄탈륨(Ta) 또는 몇몇 다른 초전도 재료와 같은 초전도 재료(64)를 트렌치(62)로 증착시키도록 콘택 재료 충전을 경험한다. 콘택 재료 충전물은 표준 콘택 재료 증착을 이용하여 증착될 수 있다. 콘택 재료 충전물의 증착에 후속하여, 초전도 재료(64)는 제1 고온 유전체 층(56)의 표면 레벨 아래로 화학적 기계적 연마(CMP)를 통해 연마되어, 베이스 전극(66)을 형성하고 도 6의 결과적인 구조를 제공한다.
다음으로 도 7에서 표현된 바와 같이, 제2 고온 유전체 층(68)이 도 6의 구조 위에 형성된다. 제2 고온 유전체 층(68)은 제1 고온 유전체 층(56)과 동일한 방식 및 기법들로 형성될 수 있다. 도 7에 도시된 바와 같이, 포토레지스트 재료층(70)은 구조를 커버하기 위해 도포되고, 이어서 비아 패턴에 따라 포토레지스트 재료층(70)에서 개방 구역(72)을 노출시키도록 패턴화(예를 들어, DUV 이미징) 및 현상된다. 도 7은 또한, 포토레지스트 재료층(70) 내의 비아 패턴에 기초하여 제2 고온 유전체 층(68)에서 연장된 비아 개구(74)(도 8)를 형성하기 위한 제2 고온 유전체 층(68) 상에서의 에칭(120)의 수행을 예시한다. 제1 연장된 개방 구역(72) 또는 비아는 베이스 전극(66)으로 연장된다. 그 후, 포토레지스트 재료층(70)은 도 8에 도시된 구조를 초래하기 위해 (예를 들어, O2 플라즈마에서 애싱하여) 스트리핑된다.
다음으로, 스퍼터 예비-세정(pre-clean)이 도 8의 베이스 전극의 콘택 재료에 대한 임의의 산화를 제거하기 위해 수행된다. 더욱이, 도 8의 구조는, 예를 들어, 전도성 콘택(76)을 형성하기 위해 베이스 전극(66)으로 연장되는 제1 연장된 개방 구역(72) 또는 비아를 충전시키기 위해 알루미늄의 스퍼터 증착을 경험한다. 이어서, 제1 전도성 콘택(76)의 최상부 표면은, 도 9의 결과적인 구조를 제공하기 위해 제1 전도성 콘택(76)의 최상부 상에 JJ를 형성하기 위한 매끄러운 표면을 형성하도록 CMP를 사용하여 연마된다. 연마된 표면의 거칠기는 양호한 JJ 특징들을 보장하기 위해 매우 중요하다. 부가적으로, JJ의 폭은 제1 연장된 개방 구역(72) 또는 비아의 폭 및 궁극적으로는 전도성 콘택(76)의 폭에 기초하여 정의된다.
다음으로, 제1 전도성 콘택(76)의 최상부 표면은 산화되어 산화된 최상부 표면(79)을 형성하고, 알루미늄 층(80)으로 캡핑되어 JJ(84)(도 12)를 형성한다. 얇은 산화된 알루미늄(79)은 터널 장벽을 형성하고, 양 측부들 상의 알루미늄 층들(78 및 80)은 JJ(84)의 갭 전압을 설정한다. 도 11에 예시된 바와 같이, 포토레지스트 재료층(82)은 JJ를 정의하는 구조의 일부를 커버하도록 도포되고, 이어서 패턴화 및 현상되어, JJ가 형성될 곳을 제외한 모든 곳에서 캡 층(80)을 제거한다. 포토레지스트 재료층(82)은 양 단부들에서 얇은 산화된 알루미늄과 중첩한다.
도 11은, 최종 JJ 사이즈를 정의하기 위해 JJ(84)(도 12)를 형성하기 위한 캡 층(80) 상에서의 에칭(130)(예를 들어, 이방성 반응 이온 에칭(RIE))의 수행을 예시한다. 에칭(130) 이후의 나머지 캡 층은 얇은 산화된 알루미늄(79)을 캡슐화한다. 에칭 단계(130)는, 제1 전도성 콘택(76), 제2 고온 유전체 층(68) 및 위에 놓인 포토레지스트 재료층(82)보다 더 빠른 레이트로 3층 스택층(81)을 선택적으로 에칭시키는 에천트를 이용하는 건식 에칭일 수 있다. 클로라이드 기반 플라즈마 에칭이 에천트로서 이용되는데, 그 이유는 그것이 니오븀, 탄탈륨 및 알루미늄과 같은 초전도 재료들을 에칭시킬 것이기 때문이다. 알루미늄 산화물(79)은, 에칭이 에칭 화학성질(chemistry)에서 아르곤의 존재로 인해 중지되지 않을 정도로 얇다. 플라즈마 에칭은 하부 베이스 전극(66)으로 상당히 과도하게 에칭되지 않는 것이 바람직하며, 이는 하부 구조의 양호한 평탄성에 의해 유용하여 그에 의해 JJ(84)를 생성한다. 그 후, 포토레지스트 재료층(82)은 도 12에 도시된 구조를 초래하기 위해 (예를 들어, O2 플라즈마에서 애싱하여) 스트리핑된다.
다음으로, 도 13에서 표현된 바와 같이, 저온 기반 유전체 층(86)(예컨대, 테트라에틸 오소실리케이트(TEOS))은 JJ(84)를 캡슐화하기 위해 도 12의 구조 위에 형성되고, 하부의 제2 고온 유전체 층(68)에 대한 후속 에칭의 플라즈마 에칭 선택도를 가능하게 한다. 저온 기반 유전체는 이제, 온도들 및 에칭 프로세스들로 인한 후속 프로세싱으로부터 JJ(84)를 보호하는 데 사용된다. 포토레지스트 재료층(88)은 구조를 커버하기 위해 도포되고, 이어서 비아 패턴에 따라 포토레지스트 재료층(88)에서 개방 구역들(90)을 노출시키도록 패턴화(예를 들어, DUV 이미징) 및 현상된다. 도 13은 또한, 포토레지스트 재료층(88) 내의 비아 패턴에 기초하여 저온 기반 유전체 층(86) 및 제2 고온 유전체 층(68)에서 연장된 비아 개구(92)(도 14)를 형성하기 위한 저온 기반 유전체 층(86) 상에서의 에칭(140)의 수행을 예시한다. 연장된 비아 개구(92)는 베이스 전극(66)의 제2 단부로 연장된다. 그 후, 포토레지스트 재료층(88)은 도 14의 결과적인 구조를 제공하기 위해 (예를 들어, O2 플라즈마에서 애싱하여) 스트리핑된다.
다음으로 도 15에서 표현된 바와 같이, 포토레지스트 재료층(94)은 구조를 커버하기 위해 도포되고, 이어서 트렌치 패턴에 따라 포토레지스트 재료층(94)에서 개방 트렌치 구역들(96)을 노출시키도록 패턴화 및 현상된다. 도 15은 또한, 포토레지스트 재료층(94) 내의 트렌치 패턴에 기초하여 저온 기반 유전체 층(86)에서 연장된 개구들(96)(도 16)을 형성하기 위해 저온 기반 유전체 층(86) 상에서의 에칭(150)(예를 들어, 이방성 반응 이온 에칭(RIE))의 수행을 예시한다. 에칭(150)은 제2 고온 유전체 층(68) 상에서 중지하도록 선택적인 선택적 에칭이다. 그 후, 포토레지스트 재료층(94)은 도 16에 도시된 구조를 초래하기 위해 (예를 들어, O2 플라즈마에서 애싱하여) 스트리핑된다.
다음으로, 구조는 도 17의 결과적인 구조를 제공하기 위해 표준 콘택 재료 증착을 이용하여 콘택(100) 및 전도성 라인들(102)을 형성하기 위하여 니오븀과 같은 초전도 재료(100)를 비아(92) 및 트렌치들(98)로 증착시키도록 콘택 재료 충전을 경험한다. 콘택 재료 충전물의 증착에 후속하여, 콘택 재료는 TEOS 기반 유전체 층(86)의 표면 레벨 아래로 화학적 기계적 연마(CMP)를 통해 연마되어, 도 18의 결과적인 구조를 제공한다. 마지막으로, 산화물 플라즈마 에칭(160)이 도 18의 구조에 대해 수행되어 저온 기반 유전체 층(86)을 제거하여, 어떠한 높은 손실의 유전체도 JJ(84) 부근에 존재하지 않는다는 것을 보장한다.
도 1에 예시된 구조와 유사한 구조를 제공하기 위해 각각의 전도성 라인들(102)에 커플링된 베이스 전극(66) 및 JJ(84)로 연장되는 콘택들을 포함하는, 도 19에 도시된 결과적인 최종 구조가 제공된다. 전도성 라인들(102)은, JJ(84)의 제2 단부에 커플링된 최상부 전극과 함께 JJ(84)의 제1 단부에 커플링된 베이스 전극(66)에 커플링된 카운터 전극을 형성한다.
위에서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 결합을 설명하는 것이 가능하지 않지만, 당업자는 본 발명의 많은 추가적인 결합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들을 포함하는 본 명세서의 범위 내에 있는 모든 그러한 수정들, 변형들, 및 변경들을 포함하도록 의도된다.

Claims (20)

  1. 초전도체 디바이스 상호연결 구조를 형성하는 방법으로서,
    기판 위에 놓이게 제1 고온 유전체 층을 형성하는 단계;
    상기 제1 고온 유전체 층에 베이스(base) 전극을 형성하는 단계 ― 상기 베이스 전극은 상기 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―;
    상기 제1 고온 유전체 층 및 상기 베이스 전극 위에 제2 고온 유전체 층을 증착시키는 단계;
    상기 제2 고온 유전체 층의 최상부 표면으로부터 상기 베이스 전극의 제1 단부로 연장되는 제1 콘택(contact)을 형성하는 단계;
    상기 제1 콘택의 최상부 표면 위에 놓이게 그리고 상기 제1 콘택의 최상부 표면과 접촉하게 조셉슨 접합(JJ)을 형성하는 단계; 및
    상기 제2 고온 유전체 층의 최상부 표면으로부터 상기 베이스 전극의 제2 단부로 연장되는 제2 콘택을 형성하는 단계를 포함하는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  2. 제1항에 있어서,
    상기 JJ는 알루미늄/알루미늄 산화물/알루미늄 JJ인, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  3. 제2항에 있어서,
    상기 베이스 전극은 니오븀으로부터 형성되는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 콘택은, 상기 JJ가 상기 제1 콘택의 폭에 의해 정의된 폭을 갖도록 상기 JJ의 직경 이하인 직경을 갖는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 고온 유전체 층 및 상기 제2 고온 유전체 층에서 이용되는 유전체 재료는, 섭씨 180°보다 큰 온도로 상기 제1 고온 유전체 층 및 상기 제2 고온 유전체 층을 형성할 수 있는 재료인, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  6. 제1항에 있어서,
    상기 제1 콘택 위에 놓이게 제1 전도성 라인을 형성하고, 상기 제2 콘택 위에 놓이게 제2 전도성 라인을 형성하는 단계를 더 포함하며,
    상기 제1 전도성 라인 및 상기 제2 전도성 라인은 상기 제2 고온 유전체 층의 최상부 표면 위에 배치되는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  7. 제6항에 있어서,
    상기 제2 고온 유전체 층 및 상기 JJ 위에 저온 유전체 층을 형성하는 단계;
    상기 제2 콘택을 형성하기 위해 상기 저온 유전체 층 및 상기 제2 고온 유전체 층에서 비아를 에칭시키는 단계;
    상기 제1 전도성 라인 및 상기 제2 전도성 라인을 형성하기 위해 상기 저온 유전체 층에서 트렌치들을 에칭시키는 단계;
    상기 베이스 전극의 제2 단부로 연장되는 상기 제2 콘택을 형성하고 상기 제1 전도성 라인 및 상기 제2 전도성 라인을 형성하기 위해 초전도 재료로 상기 비아 및 상기 트렌치들을 충전시키는 단계;
    상기 저온 유전체 층의 표면 아래로 상기 초전도 재료를 연마하는 단계; 및
    상기 저온 유전체 층을 에칭 어웨이(etch away)시키는 단계를 더 포함하는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  8. 제1항에 있어서,
    상기 JJ를 형성하는 단계는,
    상기 제1 콘택의 최상부 표면을 연마하는 단계;
    상기 제1 콘택 및 상기 제2 고온 유전체 층 위에 제1 알루미늄 층을 증착시키는 단계;
    상기 알루미늄 층의 최상부 표면 상에 알루미늄 산화물 층을 형성하도록 상기 제1 알루미늄 층을 산화시키는 단계;
    상기 알루미늄 산화물 층 위에 제2 알루미늄 층을 형성하는 단계;
    상기 제2 알루미늄 층 위에 포토레지스트 재료층을 증착 및 패턴화시키는 단계;
    JJ를 형성하고 상기 제2 알루미늄 층의 나머지 부분들을 제거하기 위해 상기 알루미늄 산화물 층을 상기 제2 알루미늄 층으로 캡슐화하도록 상기 제2 알루미늄 층을 에칭시키는 단계; 및
    상기 포토레지스트 재료층을 스트리핑(strip)시키는 단계를 포함하는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  9. 제1항에 있어서,
    상기 베이스 전극을 형성하는 단계는 단일 다마신 프로세스에 의해 형성되는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  10. 제1항에 있어서,
    상기 기판과 상기 제1 고온 유전체 층 사이에 하나 이상의 층들을 형성하는 단계를 더 포함하는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  11. 초전도체 디바이스 상호연결 구조를 형성하는 방법으로서,
    기판 위에 놓이게 제1 고온 유전체 층을 형성하는 단계;
    상기 제1 고온 유전체 층에 베이스 전극을 형성하는 단계 ― 상기 베이스 전극은 상기 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―;
    JJ 및 상기 제1 고온 유전체 층 위에 제2 고온 유전체 층을 증착시키는 단계;
    상기 제2 고온 유전체 층의 최상부 표면으로부터 상기 베이스 전극의 제1 단부로 제1 콘택을 형성하는 단계;
    상기 제1 콘택의 최상부 표면을 연마하는 단계;
    상기 제1 콘택 및 상기 제2 고온 유전체 층 위에 제1 알루미늄 층을 증착시키는 단계;
    상기 제1 알루미늄 층의 최상부 표면 상에 알루미늄 산화물 층을 형성하도록 상기 제1 알루미늄 층을 산화시키는 단계;
    상기 알루미늄 산화물 층 위에 제2 알루미늄 층을 형성하는 단계;
    JJ를 형성하고 상기 제2 알루미늄 층의 나머지 부분들을 제거하기 위해 상기 알루미늄 산화물 층을 상기 제2 알루미늄 층으로 캡슐화하도록 상기 제2 알루미늄 층을 에칭시키는 단계; 및
    상기 제2 고온 유전체 층의 최상부 표면으로부터 상기 베이스 전극의 제2 단부로 제2 콘택을 형성하고, 상기 제1 콘택 위에 놓이게 제1 전도성 라인을 형성하며, 상기 제2 콘택 위에 놓이게 제2 전도성 라인을 형성하는 단계를 포함하고,
    상기 제1 전도성 라인 및 상기 제2 전도성 라인은 상기 제2 고온 유전체 층의 최상부 표면 위에 놓이는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제2 콘택을 형성하고, 상기 제1 콘택 위에 놓이게 제1 전도성 라인을 형성하며, 상기 제2 콘택 위에 놓이게 제2 전도성 라인을 형성하는 단계는,
    상기 제2 고온 유전체 층 및 상기 JJ 위에 저온 유전체 층을 형성하는 단계;
    상기 제2 콘택을 형성하기 위해 상기 저온 유전체 층 및 상기 제2 고온 유전체 층에서 비아를 에칭시키는 단계;
    상기 제1 전도성 라인 및 상기 제2 전도성 라인을 형성하기 위해 상기 저온 유전체 층에서 트렌치들을 에칭시키는 단계;
    상기 제2 콘택, 상기 제1 전도성 라인 및 상기 제2 전도성 라인을 형성하기 위해 초전도 재료로 상기 비아 및 상기 트렌치들을 충전시키는 단계;
    상기 저온 유전체 층의 표면 아래로 상기 초전도 재료를 연마하는 단계; 및
    상기 저온 유전체 층을 에칭 어웨이시키는 단계를 포함하는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  13. 제11항에 있어서,
    상기 제1 고온 유전체 층 및 상기 제2 고온 유전체 층에서 이용되는 유전체 재료는, 섭씨 180° 초과의 온도로 상기 제1 고온 유전체 층 및 상기 제2 고온 유전체 층을 형성할 수 있는 재료인, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  14. 제11항에 있어서,
    상기 제2 콘택 및 상기 제1 전도성 라인 및 상기 제2 전도성 라인은 니오븀으로부터 형성되는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  15. 제11항에 있어서,
    상기 베이스 전극은 니오븀으로부터 형성되는, 초전도체 디바이스 상호연결 구조를 형성하는 방법.
  16. 초전도체 디바이스 상호연결 구조로서,
    기판 위에 놓인 제1 고온 유전체 층;
    상기 제1 고온 유전체 층에 배치된 베이스 전극 ― 상기 베이스 전극은 상기 제1 고온 유전체 층의 최상부 표면과 정렬되는 최상부 표면을 가짐 ―;
    상기 제1 고온 유전체 층 및 상기 베이스 전극 위에 배치된 제2 고온 유전체 층;
    상기 제2 고온 유전체 층의 최상부 표면으로부터 상기 베이스 전극의 제1 단부로 연장되는 제1 콘택;
    상기 제1 콘택 위에 놓인 JJ;
    상기 제2 고온 유전체 층의 최상부 표면으로부터 상기 베이스 전극의 제2 단부로 연장되는 제2 콘택;
    상기 제1 콘택 위에 놓인 제1 전도성 라인; 및
    상기 제2 콘택 위에 놓인 제2 전도성 라인을 포함하는, 초전도체 디바이스 상호연결 구조.
  17. 제16항에 있어서,
    상기 JJ는 알루미늄/알루미늄 산화물/알루미늄 JJ인, 초전도체 디바이스 상호연결 구조.
  18. 제16항에 있어서,
    상기 제1 콘택은 상기 JJ의 직경을 정의하는 직경을 갖는, 초전도체 디바이스 상호연결 구조.
  19. 제16항에 있어서,
    상기 제1 고온 유전체 층 및 상기 제2 고온 유전체 층에서 이용되는 유전체 재료는, 섭씨 180°보다 큰 온도로 상기 제1 고온 유전체 층 및 상기 제2 고온 유전체 층을 형성할 수 있는 재료인, 초전도체 디바이스 상호연결 구조.
  20. 제16항에 있어서,
    상기 제2 콘택, 상기 제1 전도성 라인 및 상기 제2 전도성 라인은 니오븀으로 형성되고, 상기 제1 콘택은 알루미늄으로 형성되는, 초전도체 디바이스 상호연결 구조.
KR1020197008632A 2016-08-23 2017-08-03 초전도체 디바이스 상호연결 KR102229997B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/244,827 2016-08-23
US15/244,827 US10003005B2 (en) 2016-08-23 2016-08-23 Superconductor device interconnect
PCT/US2017/045355 WO2018089061A2 (en) 2016-08-23 2017-08-03 Superconductor device interconnect

Publications (2)

Publication Number Publication Date
KR20190040061A true KR20190040061A (ko) 2019-04-16
KR102229997B1 KR102229997B1 (ko) 2021-03-19

Family

ID=61243545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197008632A KR102229997B1 (ko) 2016-08-23 2017-08-03 초전도체 디바이스 상호연결

Country Status (7)

Country Link
US (2) US10003005B2 (ko)
EP (1) EP3504739B1 (ko)
JP (1) JP6686230B2 (ko)
KR (1) KR102229997B1 (ko)
AU (1) AU2017358595B2 (ko)
CA (1) CA3034812C (ko)
WO (1) WO2018089061A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10258146A1 (de) * 2002-12-04 2004-06-24 Südzucker AG Mannheim/Ochsenfurt Oberflächenmodifizierte Hartkaramellen mit verbesserter Lagerstabilität
US10651362B2 (en) * 2017-09-26 2020-05-12 Microsoft Technology Licensing, Llc Method of forming superconducting apparatus including superconducting layers and traces
CN108539005A (zh) * 2018-04-24 2018-09-14 中国计量科学研究院 约瑟夫森结阵列及共面波导结构
CN110148664B (zh) * 2019-05-13 2021-01-19 中国科学院上海微系统与信息技术研究所 约瑟夫森结的制备方法
CN112054113B (zh) 2019-06-06 2024-03-22 阿里巴巴集团控股有限公司 超导电路及其制备方法
US11522118B2 (en) * 2020-01-09 2022-12-06 Northrop Grumman Systems Corporation Superconductor structure with normal metal connection to a resistor and method of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039244A (ja) * 2003-06-27 2005-02-10 Hitachi Ltd 電子デバイスとその多層配線の形成方法
JP2011176215A (ja) * 2010-02-25 2011-09-08 Hitachi Ltd 半導体装置およびその製造方法
JP2015511067A (ja) * 2012-03-08 2015-04-13 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6281075A (ja) * 1985-10-04 1987-04-14 Fujitsu Ltd ジヨセフソン集積回路の製造方法
JPS63205975A (ja) * 1987-02-23 1988-08-25 Agency Of Ind Science & Technol ジヨセフソン接合素子の製造方法
US5055158A (en) * 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
JPH11274298A (ja) * 1998-03-26 1999-10-08 Nec Corp 集積回路とその製造方法
US7060508B2 (en) * 2003-02-12 2006-06-13 Northrop Grumman Corporation Self-aligned junction passivation for superconductor integrated circuit
JP2008072031A (ja) * 2006-09-15 2008-03-27 Fujitsu Ltd 不揮発性半導体記憶装置
JP2012519379A (ja) * 2009-02-27 2012-08-23 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路を製造するためのシステムおよび方法
US9780764B2 (en) * 2010-04-05 2017-10-03 Northrop Grumman Systems Corporation Phase quantum bit
KR101516960B1 (ko) 2014-07-21 2015-05-04 덕산네오룩스 주식회사 유기전기 소자용 화합물을 이용한 유기전기소자 및 그 전자 장치
KR102344884B1 (ko) * 2014-11-25 2021-12-29 삼성전자주식회사 멀티 큐빗 커플링 구조
US9653398B1 (en) * 2015-12-08 2017-05-16 Northrop Grumman Systems Corporation Non-oxide based dielectrics for superconductor devices
US9780285B1 (en) * 2016-08-16 2017-10-03 Northrop Grumman Systems Corporation Superconductor device interconnect structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039244A (ja) * 2003-06-27 2005-02-10 Hitachi Ltd 電子デバイスとその多層配線の形成方法
JP2011176215A (ja) * 2010-02-25 2011-09-08 Hitachi Ltd 半導体装置およびその製造方法
JP2015511067A (ja) * 2012-03-08 2015-04-13 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法

Also Published As

Publication number Publication date
US20180062061A1 (en) 2018-03-01
AU2017358595B2 (en) 2019-10-10
KR102229997B1 (ko) 2021-03-19
US20180301614A1 (en) 2018-10-18
CA3034812C (en) 2021-08-10
US10158062B2 (en) 2018-12-18
WO2018089061A3 (en) 2018-07-05
AU2017358595A1 (en) 2019-03-07
US10003005B2 (en) 2018-06-19
EP3504739B1 (en) 2020-10-28
CA3034812A1 (en) 2018-05-17
WO2018089061A2 (en) 2018-05-17
JP6686230B2 (ja) 2020-04-22
EP3504739A2 (en) 2019-07-03
JP2019528577A (ja) 2019-10-10

Similar Documents

Publication Publication Date Title
KR102229997B1 (ko) 초전도체 디바이스 상호연결
EP3542404B1 (en) Method of making a josephson junction based superconductor device
KR102230009B1 (ko) 초전도체 디바이스 상호연결 구조
JP6739637B2 (ja) 超伝導体相互接続構造を形成する方法
US9653398B1 (en) Non-oxide based dielectrics for superconductor devices
US11783090B2 (en) Methodology for forming a resistive element in a superconducting structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant