CN110148664B - 约瑟夫森结的制备方法 - Google Patents

Abstract

本发明提供一种约瑟夫森结的制备方法，包括：于基底上外延生长第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；刻蚀三层薄膜结构定义出底电极，刻蚀第一绝缘材料层及第二超导材料层定义出结区；于器件表面沉积第二绝缘材料层，第二绝缘材料层的厚度大于三层薄膜结构的厚度，去除结区上表面凸起的第二绝缘材料层；平坦化第二绝缘材料层，使其上表面与结区的上表面平齐；于第二绝缘材料层表面生长金属薄膜，并刻蚀形成旁路电阻；于器件表面生长第三超导材料层，并刻蚀形成电极引出结构。本发明通过缩小结区和其它位置减薄速率的差别，提升器件表面的平坦度；通过化学机械抛光避免弱连接；大大提高器件质量。

Description

约瑟夫森结的制备方法

技术领域

本发明涉及约瑟夫森结领域，特别是涉及一种约瑟夫森结的制备方法。

背景技术

超导数字电路是利用超导材料制备而成的电子器件，它的主要结构包括有约瑟夫森结和电感，其中，电感是利用条状超导薄膜制备而成，约瑟夫森结是利用超导多层膜制备而成，超导约瑟夫森结的原理是约瑟夫森效应，根据交流约瑟夫森效应，对应约瑟夫森结两端电压为1微伏是对应约瑟夫森结中的振荡频率483.6MHz，目前，超导数字电路中应用广泛的超导材料是Nb材料，以这种材料制备的约瑟夫森结的能隙分别约为3mV，相对应频率为1.45THz，这也是理论上以这种材料制备的超导数字电路能达到的最高频率，实际工作频率要小于上述数值，有文献报道基于Nb约瑟夫森结的超导数字电路的频率达到了770GHz(Rapid Single Flux Quantum T-Flip Flop Operating up to 770GHz，IEEETrans.Appl.Supercond.9(2)，3212，1999)，远大于目前半导体器件的工作频率，因此，超导数字电路在提升数字电路速度方面具有很大的优势。美国、日本、欧洲等地的研究机构对超导数字电路的设计和制备工艺进行了大量的研究，例如，美国开展了名为低温计算复杂性(Cryogenic Computing Complexity，C3)的研究计划，它的主要目标是开展大规模超导数字电路的研究，已经取得丰富的研究成果。

除Nb薄膜之外，约瑟夫森结也可以利用NbN薄膜来制备，NbN薄膜的超导临界转变温度Tc大于16K，以NbN薄膜制备的约瑟夫森结的能隙约为6mV，对应频率在2.9THz，因此，相比Nb约瑟夫森结，NbN约瑟夫森结在工作温度和速度方面具有一定的优势，但是NbN薄膜的相干长度短，要求NbN约瑟夫森结中的绝缘层非常薄，大约在1-2nm之间，增加了NbN约瑟夫森结的制备难度。

约瑟夫森结和电感是超导数字电路的主要结构，目前有多种约瑟夫森结，如基于超导/绝缘/超导三层膜的隧道结、超导纳米桥型弱连接结、高温超导本征结、双晶结和台阶结等，其中隧道结制备工艺重复性好，所制备器件参数稳定，是超导数字电路中的约瑟夫森结的主要选择，隧道结是基于超导/绝缘/超导三层膜的平面型器件，因此超导数字电路也是平面型结构，其制备流程是微加工平面型工艺，由多个工艺步骤组成，在每一个步骤中，通常情况下先沉积一层薄膜，这层薄膜可以是超导薄膜、绝缘层薄膜或者金属薄膜，然后使用光刻和刻蚀的方法制备出所需图形，然后开始下一个工艺步骤。具体地，现有约瑟夫森结的制备工艺包括：在衬底11上形成超导薄膜-绝缘薄膜-超导薄膜的三层结构，并刻蚀形成结区12，在器件表面形成绝缘材料层13，并通过刻蚀于所述结区12上方形成开口14，如图1所示。然后，在所述绝缘材料层13上表面形成旁路电阻15，再沉积超导薄膜16，在所述开口14处引出约瑟夫森结的顶层电极，如图2所示。利用这种工艺流程制备完成的NbN约瑟夫森结，因为NbN超导薄膜的磁场穿透深度大，因此每层NbN薄膜的厚度约在200纳米，此条件下，在约瑟夫森结区上方的绝缘材料层13的厚度大于200纳米，在此位置开孔以引出结的顶层电极需要沉积厚度更大的NbN薄膜(超导薄膜16)，而且其边缘形成弱连接的概率较大(如图2中虚线框标示)。

此外，随着超导数字电路芯片集成度提升，电路的平面结构中层数也随之增多，美国Lincoln实验室已经开发了层数为10层的超导数字电路芯片制备工艺。层数的增加给在不同层超导薄膜之间制备平滑的绝缘层带来难度，它们的表面形貌不仅影响后续超导薄膜材料的生长质量，而且影响光刻工艺的图形传递精度。

因此，如何避免弱连接及各材料层表面形貌的不平滑，制备高质量的约瑟夫森结，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种约瑟夫森结的制备方法，用于解决现有技术中约瑟夫森结的弱连接、生长质量差等问题。

为实现上述目的及其他相关目的，本发明提供一种约瑟夫森结的制备方法，所述约瑟夫森结的制备方法至少包括：

1)提供一基底，于所述基底上依次外延生长第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；

2)刻蚀所述三层薄膜结构以定义出底电极，刻蚀所述第一绝缘材料层及所述第二超导材料层以定义出结区；

3)于步骤2)形成的器件表面沉积第二绝缘材料层，所述第二绝缘材料层的厚度大于所述三层薄膜结构的厚度，去除所述结区上表面凸起的所述第二绝缘材料层；

4)平坦化所述第二绝缘材料层，以使所述第二绝缘材料层的上表面与所述结区的上表面平齐；

5)于所述第二绝缘材料层表面生长金属薄膜，并刻蚀所述金属薄膜以形成旁路电阻图形；

6)于步骤5)形成的器件表面生长第三超导材料层，并刻蚀所述第三超导材料层以形成电极引出结构。

可选地，所述基底包括氧化镁单晶衬底、硅衬底或蓝宝石衬底。

可选地，所述第一超导材料层、所述第二超导材料层或所述第三超导材料层的材质包括氮化铌。

可选地，所述第一绝缘材料层的材质包括氮化铝、氧化铝或氧化镁。

可选地，所述第二绝缘材料层的材质包括氧化硅或二氧化硅。

可选地，步骤3)中通过刻蚀的方式去除所述结区上表面凸起的所述绝缘材料层。

可选地，步骤4)中采用化学机械抛光平坦化所述第二绝缘材料层。

如上所述，本发明的约瑟夫森结的制备方法，具有以下有益效果：

本发明的约瑟夫森结的制备方法通过缩小结区和其它位置减薄速率的差别，进而提升器件表面的平坦度；同时通过化学机械抛光避免开口工艺，进而避免弱连接；以大大提高器件质量。

附图说明

图1显示为现有技术中的约瑟夫森结在结区上形成开口的结构示意图。

图2显示为现有技术中的约瑟夫森结制备完成后的结构示意图。

图3显示为本发明的约瑟夫森结的制备方法的流程示意图。

图4显示为本发明形成三层薄膜结构的示意图。

图5显示为本发明形成底电极的结构示意图。

图6显示为本发明形成结区的结构示意图。

图7显示为本发明形成第二绝缘材料层的结构示意图。

图8显示为本发明去除结区上表面的第二绝缘材料层的结构示意图。

图9显示为本发明平坦化第二绝缘材料层后的结构示意图。

图10显示为表面不平整的原理示意图。

图11显示为本发明形成旁路电阻的结构示意图。

图12显示为本发明形成电极引出结构的示意图。

元件标号说明

11 衬底

12 结区

13 绝缘材料层

14 开口

15 旁路电阻

16 超导薄膜

21 基底

22 第一超导材料层

23 第一绝缘材料层

24 第二超导材料层

25 结区

26 第二绝缘材料层

27 金属薄膜

28 第三超导材料层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图3～图12所示，本发明提供一种约瑟夫森结的制备方法，所述约瑟夫森结的制备方法包括：

1)如图4所示，提供一基底21，于所述基底上依次外延生长第一超导材料层22、第一绝缘材料层23及第二超导材料层24的三层薄膜结构。

具体地，所述基底21包括但不限于氧化镁单晶衬底、硅衬底、蓝宝石衬底、形成有单层或多层超导电路的基底，在此不一一赘述。在本实施例中，所述基底21为MgO(100)。

具体地，在本实施例中，采用直流磁控溅射的方式外延生长所述第一超导材料层22、所述第一绝缘材料层23及所述第二超导材料层24，实际使用中外延生长的方式不限于本实施例。所述第一超导材料层22及所述第二超导材料层24的材质包括但不限于氮化铌(NbN)，任意超导材料均适用于本发明，且所述第一超导材料层22与所述第二超导材料层24的材质可以不同。所述第一绝缘材料层23的材质包括但不限于氮化铝、氧化铝或氧化镁，在本实施例中，所述第一绝缘材料层23的材质选用氮化铝(AlN)。

具体地，在本实施例中，所述第一超导材料层22、所述第一绝缘材料层23及所述第二超导材料层24的厚度分别为200nm、2nm及200nm。实际应用中可根据实际需要设定各材料层的厚度。

2)如图5～图6所示，刻蚀所述三层薄膜结构以定义出底电极，刻蚀所述第一绝缘材料层23及所述第二超导材料层24以定义出结区25。

具体地，如图5所示，利用微加工工艺刻蚀所述三层薄膜结构定义出底电极图形，所述第一超导材料层22作为底电极，所述微加工工艺包括但不限于光刻和刻蚀。

具体地，如图6所示，然后利用微加工工艺刻蚀所述第一绝缘材料层23及所述第二超导材料层24，定义出所述结区25，所述微加工工艺包括但不限于光刻和刻蚀。

3)如图7～图8所示，于步骤2)形成的器件表面沉积第二绝缘材料层26，所述第二绝缘材料层26的厚度大于所述三层薄膜结构的厚度，去除所述结区25上表面凸起的所述第二绝缘材料层26。

具体地，如图7所示，在步骤2)形成的器件表面沉积厚度大于所述三层薄膜结构厚度的第二绝缘材料层26，在本实施例中设定为500nm。由于器件表面的不平整导致所述第二绝缘材料层26的上表面跟随器件表面高低起伏。所述第二绝缘材料层26的材质包括但不限于氧化硅或二氧化硅，在本实施例中选用二氧化硅(SiO₂)。

具体地，如图8所示，利用微加工工艺刻蚀所述结区25上表面凸起的所述第二绝缘材料层26，使得所述结区25上的所述第二绝缘材料层26的厚度小于所述结区25外的所述第二绝缘材料层26的厚度，可选地，所述结区25上剩余的所述第二绝缘材料层26的厚度介于50nm～200nm之间。在本实施例中，所述结区25上剩余的所述第二绝缘材料层26的厚度约100nm。

4)如图9所示，平坦化所述第二绝缘材料层26，以使所述第二绝缘材料层26的上表面与所述结区25的上表面平齐。

具体的，如图9所示，采用化学机械抛光(Chemical Mechanical Polishing，CMP)的工艺对所述第二绝缘材料层26的表面进行平坦化处理；即在一定压力条件下，利用抛光料中的纳米粒子来研磨样品表面，并结合氧化剂腐蚀作用，获得表面平整的所述第二绝缘材料层26。

需要说明的是，化学机械抛光工艺在结区上与结区外的减薄速率是不同的，如图10所示，当结区25上的绝缘材料层与结区25上表面平齐时，结区25外的绝缘材料层出现凹陷，存在不均匀现象(dishing)。在本实施例中，由于所述结区25上需要抛光处理的所述第二绝缘材料层26的厚度约100nm，小于所述结区25外所述第二绝缘材料层26的厚度(500nm)，因此，执行所述化学机械抛光工艺的时间大大减小，相应地，可减小所述结区25与所述结区25外减薄的所述第二绝缘材料层26的厚度差，进而提高均匀性和表面平整性。尤其在多层结构的超导大规模数字电路芯片制备工艺中，通过本发明的制备方法可大大提高器件质量。

5)如图11所示，于所述第二绝缘材料层26表面生长金属薄膜27，并刻蚀所述金属薄膜27以形成旁路电阻图形。

具体地，在本实施例中，所述金属薄膜27的材质包括钼(Mo)，在实际使用中，任何可作为电阻的材料均适用于本发明。在本实施例中，利用微加工工艺刻蚀形成所述旁路电阻，所述微加工工艺包括但不限于光刻和刻蚀。

6)如图12所示，于步骤5)形成的器件表面生长第三超导材料层28，并刻蚀所述第三超导材料层28以形成电极引出结构。

具体地，如图8所示，所述第三超导材料层28的材质包括但不限于氮化铌，任意超导材料均适用于本发明，在此不一一赘述。在本实施例中，利用微加工工艺刻蚀形成所述电极引出结构，所述微加工工艺包括但不限于光刻和刻蚀。

本发明的约瑟夫森结的制备方法为了提升各层图形的精确度和改善各层薄膜的平整度和粗糙度，引入化学机械抛光工艺来代替开孔工艺，并减小结区与所述结区外减薄的所述第二绝缘材料层的厚度差。

综上所述，本发明提供一种约瑟夫森结的制备方法，包括：提供一基底，于所述基底上依次外延生长第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；刻蚀所述三层薄膜结构以定义出底电极，刻蚀所述第一绝缘材料层及所述第二超导材料层以定义出结区；于上一步形成的器件表面沉积第二绝缘材料层，所述第二绝缘材料层的厚度大于所述三层薄膜结构的厚度，去除所述结区上表面凸起的所述第二绝缘材料层；平坦化所述第二绝缘材料层，以使所述第二绝缘材料层的上表面与所述结区的上表面平齐；于所述第二绝缘材料层表面生长金属薄膜，并刻蚀所述金属薄膜以形成旁路电阻图形；于上一步形成的器件表面生长第三超导材料层，并刻蚀所述第三超导材料层以形成电极引出结构。本发明的约瑟夫森结的制备方法通过工艺改进，减小研磨第二绝缘材料层的厚度和体积，以减小结区和结区之外的薄膜减薄的厚度差别，随着平面多层超导电子器件中层数的增加，此项改进在提升器件表面平坦度方面将发挥越来越重要的作用。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种约瑟夫森结的制备方法，其特征在于，所述约瑟夫森结的制备方法至少包括：

1)提供一基底，于所述基底上依次外延生长第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；

2)刻蚀所述三层薄膜结构以定义出底电极，刻蚀所述第一绝缘材料层及所述第二超导材料层以定义出结区；

3)于步骤2)形成的器件表面沉积第二绝缘材料层，所述第二绝缘材料层的厚度大于所述三层薄膜结构的厚度，去除所述结区上表面凸起的所述第二绝缘材料层，保留所述结区上表面以外的所述第二绝缘材料层；

4)采用化学机械抛光平坦化所述第二绝缘材料层，以使所述第二绝缘材料层的上表面与所述结区的上表面平齐；

5)于所述第二绝缘材料层表面生长金属薄膜，并刻蚀所述金属薄膜以形成旁路电阻图形；

6)于步骤5)形成的器件表面生长第三超导材料层，并刻蚀所述第三超导材料层以形成电极引出结构。

2.根据权利要求1所述的约瑟夫森结的制备方法，其特征在于：所述基底包括氧化镁单晶衬底、硅衬底或蓝宝石衬底。

3.根据权利要求1所述的约瑟夫森结的制备方法，其特征在于：所述第一超导材料层、所述第二超导材料层或所述第三超导材料层的材质包括氮化铌。

4.根据权利要求1所述的约瑟夫森结的制备方法，其特征在于：所述第一绝缘材料层的材质包括氮化铝、氧化铝或氧化镁。

5.根据权利要求1所述的约瑟夫森结的制备方法，其特征在于：所述第二绝缘材料层的材质包括氧化硅或二氧化硅。

6.根据权利要求1所述的约瑟夫森结的制备方法，其特征在于：步骤3)中通过刻蚀的方式去除所述结区上表面凸起的所述绝缘材料层。

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