CN113437209B - 亚微米堆栈结构约瑟夫森结器件及其制备方法 - Google Patents

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CN113437209B CN202110749920.3A CN202110749920A CN113437209B CN 113437209 B CN113437209 B CN 113437209B CN 202110749920 A CN202110749920 A CN 202110749920A CN 113437209 B CN113437209 B CN 113437209B
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Abstract

本发明提供一种亚微米堆栈结构约瑟夫森结器件及其制备方法。制备方法包括步骤：提供衬底，于衬底上形成约瑟夫森结堆栈结构；形成初始绝缘层覆盖衬底及约瑟夫森结堆栈结构；对位于约瑟夫森结堆栈结构正上方的初始绝缘层进行第一次光刻刻蚀，以形成第一绝缘环；对剩余的绝缘层进行第二次光刻刻蚀，以形成第二绝缘环；进行化学机械抛光；于剩余的绝缘层中形成接触孔；形成顶电极引出层和底电极引出层。本发明可以有效降低寄生电感以及避免在结区正上方开孔带来的漏电流和对结区尺寸的限制，为制备亚微米尺寸堆栈SNS约瑟夫森结器件提供了技术支持，还能够减小结电容，避免外部磁场噪声带来的影响，有助于提高制备良率和降低制备成本。

Description

亚微米堆栈结构约瑟夫森结器件及其制备方法
技术领域
本发明涉及超导器件技术领域，特别是涉及一种亚微米堆栈结构约瑟夫森结器件及其制备方法。
背景技术
SNS约瑟夫森结是一种由超导体层(S)-正常金属层(N)-超导体层(S)构成的三明治夹层结构，是构成许多超导器件和电路的核心元件，在可编程约瑟夫森电压基准、单磁通量子电路、超导量子干涉器件等方面得到广泛应用。由于SNS约瑟夫森结有非回滞以及基本可忽略的电感特性，因此具有工艺简单、器件稳定性强和工艺可重复的优势。在单磁通量子(SFQ)电路的应用中，特征电压Vc(～IcRn)和临界电流密度Jc是与电路最高工作频率息息相关的特征参数，分别决定了SFQ信号的脉冲高度和半高宽，提高特征电压和临界电流密度可以提高SFQ电路的工作频率。堆栈结构是提高特征电压的一个重要方法，它通过在垂直方向上将多个相同的约瑟夫森结串联，从而达到成倍提升特征电压的效果。在SFQ电路中需要的约瑟夫森结的数量可以达到万级甚至十万级，若想提高集成度以及满足高速数字电路的需求，则要求进一步缩减每个约瑟夫森结所占的面积；此外大尺寸约瑟夫森结器件在工作的过程中常常由于外部施加电流导致温度升高从而出现回滞和磁通钉扎现象，不利于实验中的测量与实际中的应用。
目前堆栈结构约瑟夫森结的制备中，器件尺寸取决于图形曝光分辨率的极限，虽然使用步进式投影光刻技术(stepper)可以达到亚微米的极限分辨率，但由于在约瑟夫森结的制备过程中需要在约瑟夫森结上方的绝缘层上打通一个小于结面积的小孔实现配线层与顶电极之间的连接，所以光刻分辨率决定了小孔的尺寸，一般约瑟夫森结的尺寸比小孔大0.5-1μm，所以当前工艺难以实现亚微米尺寸的约瑟夫森结的制备。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种亚微米堆栈结构约瑟夫森结器件及其制备方法，用于解决现有技术中，在制备约瑟夫森结时，需要在约瑟夫森结上方打通一个小于结面积的小孔以实现配线层与顶电极之间的连接，但受限于光刻尺寸极限，难以实现亚微米尺寸的约瑟夫森结的制备等问题。
为实现上述目的及其他相关目的，本发明提供一种亚微米堆栈结构约瑟夫森结器件的制备方法，包括步骤：
提供衬底，于所述衬底上形成约瑟夫森结堆栈结构，所述约瑟夫森结堆栈结构自下而上包括依次交替叠置的超导层和势垒层，以及位于顶部的顶层超导电极层，其中，位于最底部的超导层的厚度大于其他超导层的厚度，且最底部的超导层的上表面部分显露于所述约瑟夫森结堆栈结构的表面而成为电性引出区；
形成初始绝缘层，所述初始绝缘层覆盖所述衬底及所述约瑟夫森结堆栈结构，所述初始绝缘层具有非平坦表面，且所述初始绝缘层的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；
对位于所述约瑟夫森结堆栈结构上方的所述初始绝缘层进行第一次光刻刻蚀，以形成第一绝缘环，并使剩余的绝缘层的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；
对剩余的绝缘层进行第二次光刻刻蚀，以于所述第一绝缘环的外侧形成第二绝缘环，并使剩余的绝缘层的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；
对前述步骤得到的结构进行化学机械抛光以显露出所述顶层超导电极层；
于剩余的绝缘层中形成接触孔，所述接触孔显露出所述电性引出区；
形成顶电极引出层和底电极引出层，所述顶电极引出层位于所述顶层超导电极层的表面，且与所述顶层超导电极层电连接，所述底电极引出层填充所述接触孔，且与最底部的超导层电连接。
可选地，最底部的超导层和顶层超导电极层的厚度为90nm-120nm，除最底部的超导层外的超导层的厚度为20nm-40nm，势垒层的厚度为10nm-25nm。
可选地，于所述衬底上形成约瑟夫森结堆栈结构的方法为：
采用直流反应磁控溅射工艺于所述衬底上形成依次交替叠置的超导材料层和势垒材料层，之后采用直流反应磁控溅射工艺于顶部的势垒层表面形成顶电极材料层；
对形成的超导材料层、势垒材料层和顶电极材料层进行光刻刻蚀以形成所述约瑟夫森结堆栈结构。
可选地，所述超导材料层、势垒材料层、顶电极材料层均包括Nb元素和N元素，所述势垒材料层和超导材料层的电阻不同。
可选地，所述势垒层在4.2K温度下的电阻率为1-1×104mΩ·cm。
可选地，形成顶电极引出层和底电极引出层的方法包括步骤：
于形成接触孔后得到的结构表面形成电引出材料层，所述电引出材料层填充所述接触孔且覆盖所述顶层超导电极层和剩余的绝缘层；
对所述电引出材料层进行光刻刻蚀以形成所述顶电极引出层和底电极引出层，所述顶电极引出层和底电极引出层相互隔离，且均向外延伸到剩余的绝缘层表面。
更可选地，所述电引出材料层包括NbN薄膜，形成所述电引出材料层的方法包括直流反应磁控溅射工艺；所述衬底为单晶MgO，晶向为(100)，所述衬底的厚度为0.3～1mm，表面尺寸为30mm×30mm～100mm×100mm。
可选地，所述初始绝缘层的厚度大于所述约瑟夫森结堆栈结构的厚度，且厚度差大于等于100nm，第一次光刻刻蚀中，去除的初始绝缘层的厚度为所述约瑟夫森结堆栈结构除最底层外的厚度；第二次光刻刻蚀中，去除的绝缘层的厚度为最底部的超导层的厚度。
本发明还提供一种亚微米堆栈结构约瑟夫森结器件，包括衬底、约瑟夫森结堆栈结构、绝缘层、顶电极引出层和底电极引出层；所述约瑟夫森结堆栈结构自下而上包括依次交替叠置的超导层和势垒层，以及位于顶部的顶层超导电极层，其中，位于最底部的超导层的厚度大于其他超导层的厚度，且最底部的超导层的上表面部分显露于所述约瑟夫森结堆栈结构的表面而成为电性引出区；所述绝缘层覆盖所述约瑟夫森结堆栈结构和衬底，且所述绝缘层的上表面与所述顶层超导电极层的上表面相平齐，所述绝缘层中形成有接触孔，所述绝触孔显露出所述电性引出区；所述顶电极引出层位于所述顶层超导电极层的表面，且与所述顶层超导电极层电连接；所述底电极引出层填充所述接触孔，且与最底部的超导层电连接。
可选地，所述亚微米堆栈结构约瑟夫森结器件的约瑟夫森结为圆形，且约瑟夫森结的半径为0.25μm-1.5μm。
如上所述，本发明的亚微米堆栈结构约瑟夫森结器件及其制备方法，具有以下有益效果：本发明在亚微米堆栈结构约瑟夫森结器件的制备过程中，创造性地引入两步光刻刻蚀，同时配合化学机械抛光工艺去除结区上的绝缘层材料，实现电引出层与顶电极的直接接触，保障了不同结构层之间的平面互联，可以有效降低寄生电感以及避免在结区正上方开孔带来的漏电流和对结区尺寸的限制，为制备亚微米尺寸的约瑟夫森结器件提供了技术支持。堆栈结构方式在保证特征电压大小的前提条件下克服了所需结阵数目过多的难题，可以缩减工艺面积，而将约瑟夫森结的尺寸缩减到亚微米尺度既可以提高芯片的集成度，还能够减小结电容，避免外部磁场噪声带来的影响。本发明的制备方法操作简单，有助于提高制备良率和降低制备成本。
附图说明
图1显示为本发明提供的亚微米堆栈结构约瑟夫森结器件的制备方法的流程图。
图2-11显示为依图1的制备方法制备亚微米堆栈结构约瑟夫森结器件时于各步骤中呈现出的截面结构示意图。
元件标号说明
11 衬底
12 超导层
121 超导材料层
13 势垒层
131 势垒材料层
14 顶层超导电极层
141 顶电极材料层
15 初始绝缘层
16 绝缘层
17 第一绝缘环
18 第二绝缘环
19 接触孔
20 顶电极引出层
21 底电极引出层
22 电引出材料层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。为使图示尽量简洁，各附图中并未对所有的结构全部标示。
传统的约瑟夫森结制备过程中，顶电极与配线层的连接是通过挖孔工艺，在约瑟夫森结结区的正上方再通过曝光刻蚀打通一条通道使得配线层与顶层的电极层相连。由于受到光刻精度和刻蚀的扩散影响，配线层与顶电极的连接部分会非常细窄，在测试约瑟夫森结的电学性能时可能会在约瑟夫森结到达临界电流之前发生超导-金属转变，这种情况对于小面积的约瑟夫森结影响尤其严重。故而本申请的发明人针对此类问题，经大量研究而提出了一种改善方案。
具体地，如图1所示，本发明提供一种亚微米堆栈结构约瑟夫森结器件的制备方法，所述制备方法包括步骤：
S1：提供衬底11，于所述衬底11上形成约瑟夫森结堆栈结构，所述约瑟夫森结堆栈结构自下而上包括依次交替叠置的超导层12和势垒层13，以及位于顶部的顶层超导电极层14，其中，位于最底部的超导层12的厚度大于其他超导层12的厚度，且最底部的超导层12的上表面部分显露于所述约瑟夫森结堆栈结构的表面而成为电性引出区，即最底部的超导层12同时起到最下面的约瑟夫森结的下层超导结构层和整个约瑟夫森结堆栈结构的底部电极层的作用，而顶层超导电极层14同时起到电极层和顶部的约瑟夫森结的上超导结构层的作用，每两个超导层12和位于其之间的势垒层13构成一约瑟夫森结，多个(比如两个或两个以上)相同的约瑟夫森结在垂直方向上连续制备，形成超导层12/势垒层13/超导层12/势垒层13···超导层12/势垒层13/超导层12的串联排列结构；这种堆栈结构方式不仅可以大幅缩减约瑟夫森结电压基准中所需的分布式阵列的长度，并且还可以保障输出电压的大小和提高制备工艺的稳定性；且本实施例中，该约瑟夫森结为SNS约瑟夫设计，即为超导体(S)-正常金属(N)-超导体(S)的三明治夹层结构，超导层12和势垒层13的层数可以根据需要设置，比如本实施例中，超导层12为三层；该过程可参考图2-4所示；
S2：形成初始绝缘层15，所述初始绝缘层15覆盖所述衬底11及所述约瑟夫森结堆栈结构，所述初始绝缘层15具有非平坦表面，且所述初始绝缘层15的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；所述初始绝缘层15的材料优选但不限于氧化硅层，形成所述初始绝缘层15的方法优选但不限于气相沉积法，更优选地为PECVD法；初始绝缘层15的非平坦表面的形成是因为形成约瑟夫森结堆栈结构后，约瑟夫森结的上表面远高于衬底11的上表面，因而在整个前述步骤后得到的整个表面进行保形沉积后，初始绝缘层15的上表面高度不一致，该步骤得到的结构如图5所示；
S3：对位于所述约瑟夫森结堆栈结构上方(优选为正上方)的所述初始绝缘层15进行第一次光刻刻蚀，即进行结区绝缘层16的预刻蚀，以形成第一绝缘环17(因为是在一个圆柱形的结上面刻蚀过后会剩余一圈绝缘材料，如同一个空心的圆柱体围绕在结区上方，图中均为截面结构图)，并使剩余的绝缘层16的上表面与所述约瑟夫森结堆栈结构的上表面具有间距，即整个约瑟夫森结堆栈结构仍然被绝缘层16覆盖而未显露；所述第一绝缘环17的弧柱为顶面积小于低面积的细窄结构，比如其顶部的横向尺寸为5～10nm，底部的横向尺寸为20～50nm；本实施例中，第一绝缘环17的内径与顶层超导电极层14的横向尺寸基本相同或略小；该步骤得到的结构如图6所示；
S4：对剩余的绝缘层16进行第二次光刻刻蚀，即进行电极区绝缘层16的预刻蚀，以于所述第一绝缘环17的外侧(即远离器件中心的方向，也即结区外侧的上方)形成第二绝缘环18，并使剩余的绝缘层16的上表面与所述约瑟夫森结堆栈结构的上表面具有间距，即整个约瑟夫森结堆栈结构仍然被绝缘层16覆盖而未显露；经第二次光刻刻蚀后，第一绝缘环17的高度增加，第二绝缘环18的高度小于第一绝缘环17的高度；第二绝缘环18的弧柱同样为顶面积小于底面积的细窄结构，比如其顶部的横向尺寸同样可以为5～10nm，底部的横向尺寸同样可以为20～50nm第一绝缘环17和第二绝缘环18可以为单个或多个；该步骤后得到的结构图7所示；
S5：对前述步骤得到的结构进行化学机械抛光以显露出所述顶层超导电极层14，即使所述约瑟夫森结堆栈结构的上表面和剩余的绝缘层16的上表面相平齐；CMP技术是机械削磨和化学腐蚀的组合技术，它借助超微粒子的研磨作用以及浆料的化学腐蚀作用在被研磨的介质表面形成光洁平坦表面，可以实现配线层与顶电极层的全面接触；需要特别说明的是，由于通过前序步骤形成了细窄的第一绝缘环17和第二绝缘环18，因而此步骤中的化学机械抛光工艺实质为一种叫火山法(Caldera)的化学机械抛光(CMP)技术，这种CMP技术先在需要抛光的台阶上先刻蚀掉大部分绝缘材料层，在台阶边缘形成剩余的孤立的凸起图案(即第一绝缘环17和第二绝缘环18)，这些凸起的绝缘材料层台阶很容易被去除，只需要很小的抛光量就能将其抛平(这是因为抛光时台阶较高的位置的刻蚀速率快，台阶高度较低的位置刻蚀速率慢，小面积的图形刻蚀速率快，大面积的图形刻蚀速率慢)；如果不经过第一次光刻刻蚀和第二次光刻刻蚀而直接对初始绝缘层15进化学机械抛光，由于直接CMP法需要研磨件表面的起伏尽可能均匀，需要在版图上引入额外的填充图案来辅助CMP过程，因为不均匀的图形密度会导致CMP方法只能完成研磨件表面的局部平坦化，各个区域之间的高度差无法消除，因而为了获得全局平坦化效果，则需要引入辅助图案，将整个片上台阶高度和图形均匀分布，以使抛光过程中研磨件表面的绝缘材料层受力均匀，从而尽可能降低不同区域之间的高度差，最终实现全局平坦化；但本发明通过进行两次光刻刻蚀形成第一绝缘环17和第二绝缘环18，使得后续可以采用火山法CMP进行研磨抛光，相较于直接CMP法的优势在于不需要添加额外的金属层图案来辅助CMP过程，对设备的要求相对也较低；该步骤后得到的结构如图8所示；
S6：于剩余的绝缘层16中形成接触孔19，所述接触孔19显露出所述电性引出区，即接触孔19位于最底部的超导层12的表面，与结区具有间距，接触孔19可以为单个或多个；该步骤后得到的结构如图9所示；
S7：形成顶电极引出层20和底电极引出层21，所述顶电极引出层20位于所述顶层超导电极层14的表面，且与所述顶层超导电极层14电连接，并优选延伸到绝缘层16表面，以确保良好的电性连接；所述底电极引出层21填充所述接触孔19，且与最底部的超导层12电连接，并优选延伸到绝缘层16表面，而顶电极引出层20和底电极引出层21相互分隔。该步骤可参考图10和11所示。
本发明在亚微米堆栈结构约瑟夫森结器件的制备过程中，创造性地引入两步光刻刻蚀，同时配合化学机械抛光工艺去除结区上的绝缘层材料，实现电引出层与顶电极的直接接触，保障了不同结构层之间的平面互联，可以有效降低寄生电感以及避免在结区正上方开孔带来的漏电流和对结区尺寸的限制，为制备亚微米尺寸的约瑟夫森结器件提供了技术支持。堆栈结构方式在保证特征电压大小的前提条件下克服了所需结阵数目过多的难题，可以缩减工艺面积，而将约瑟夫森结的尺寸缩减到亚微米尺度既可以提高芯片的集成度，还能够减小结电容，避免外部磁场噪声带来的影响。本发明的制备方法操作简单，有助于提高制备良率和降低制备成本。采用本发明的制备方法制备的约瑟夫森结器件的约瑟夫森结的尺寸在亚微米级别，可使结的直径由1.6μm降至0.6μm以下，尤其适合制备半径在0.25μm-1.5μm(包括端点值，本说明书中在涉及数值范围的描述时，如无特殊说明，均包括端点值)范围的圆形约瑟夫森结。
作为示例，最底部的超导层12和顶层超导电极层14的厚度可以相同或不同，比如均为90nm～120nm，较优地为100nm；而进一步的示例中，除最底部的超导层12外，其他超导层12的厚度为20nm～40nm，较优地为35nm，势垒层13的厚度为10nm～25nm，较优地为10nm。当然，各结构层的厚度和层数还可以根据需要做其他设置，此处不做严格限定。
在一示例中，于所述衬底11上形成约瑟夫森结堆栈结构的方法，即定义结区的过程为：
采用直流反应磁控溅射工艺于所述衬底11上形成依次交替叠置的超导材料层121和势垒材料层131，之后采用直流反应磁控溅射工艺于顶部的势垒层13表面形成顶电极材料层141；形成的结构如图2所示；
之后对形成的超导材料层121、势垒材料层131和顶电极材料层141进行光刻刻蚀，比如通过步进式投影光刻技术和感应耦合等离子体刻蚀以形成所述约瑟夫森结堆栈结构，该步骤后得到的结构如图4所示。
在较优的示例中，所述超导材料层121、势垒材料层131和顶电极材料层141均包括Nb元素和N元素，所述势垒材料层131和超导材料层121的电阻不同，比如通过调节所述势垒材料层131的厚度和元素配比以将所述势垒层13在4.2K温度下的电阻率调节至1-1×104mΩ·cm。即超导层12材料采用的是具有高超导能隙、高特征频率和高超导转变温度的NbN薄膜，有助于提升器件性能。而使超导材料层121、势垒材料层131和顶电极材料层141(包括后续的顶电极引出层20和底电极引出层21)具有相同的元素的优点在于，这使得这些结构层可以在同一溅射设备中连续制备而成，同时可以通过同一刻蚀工艺刻蚀出所需的形状，不仅有助于简化制备工艺，降低制备成本，同时因为不同的结构层之间具有相同的元素，因而可以增强相邻膜层之间的粘附性，降低层间应力和提高薄膜清洁度。当然，在其他示例中，也可以先定义出底电极区域，然后在掩膜作用下于定义的底电极区域进行溅射沉积以形成所述约瑟夫森结堆栈结构，本实施例中不做严格限制，但形成相关结构层再进行光刻刻蚀有助于提高制备的约瑟夫森结堆栈结构的品质。当然，该过程中实质还包括定义底电极的过程，比如在形成相关材料层后进行光刻刻蚀而使最底部的超导层12的表面积大于其他结构层的表面积而使最底部的超导层12的部分表面积显露出来(参考图3)。
在一优选的示例中，形成顶电极引出层20和底电极引出层21的方法，包括步骤：
于形成接触孔19后得到的结构表面形成电引出材料层22(即配线层)，所述电引出材料层22填充所述接触孔19且覆盖所述顶层超导电极层14和剩余的绝缘层16；所述电引出材料层22优选但不限于NbN薄膜，即与所述超导层12的材质相同，形成所述电引出材料层22的方法优选但不限于直流反应磁控溅射工艺，有助于简化制备工艺和降低制备成本；该电引出材料层22的厚度优选但不限于为200nm以上；该步骤后得到的结构如图10所示；
对所述电引出材料层22进行光刻刻蚀以形成所述顶电极引出层20和底电极引出层21，所述顶电极引出层20和底电极引出层21相互隔离，且优选均向外延伸到剩余的绝缘层16表面，该步骤后得到的结构如图11所示。
当然，在其他示例中，也可以先于形成接触孔19后得到的结构表面形成光刻胶层或其他掩膜层，并通过光刻刻蚀定义出所述顶电极引出层20和底电极引出层21的位置，之后再进行溅射沉积，但采用前一种方法有助于简化制备工艺和提高制备品质。
作为示例，所述衬底11优选但不限于单晶MgO，晶向为(100)。在进一步的示例中，所述衬底11的厚度为0.3～1mm，优选为0.4mm，表面尺寸为30mm×30mm～100mm×100mm，优选为50mm×50mm。当然，在其他示例中，所述衬底11也可以为诸如氧化铝衬底11或其他衬底11，其尺寸还可以有其他设置，对此不做严格限制。在形成相关结构层之间可以先对衬底进行清洁。
为确保第一次光刻刻蚀和第二次光刻刻蚀过程中不暴露所述顶电极层，且提高后续的化学机械抛光的效率，初始绝缘层15的厚度和各刻蚀过程中的刻蚀量必须进行精心设置。在较佳的示例中，所述初始绝缘层15的厚度大于所述约瑟夫森结堆栈结构的厚度，且厚度差大于等于100nm，比如初始绝缘层15的厚度为300nm以上，第一次光刻刻蚀中，去除的初始绝缘层15的厚度为所述约瑟夫森结堆栈结构除最底层外的厚度(比如本说明书附图中的约瑟夫堆栈结构上面四个膜层的厚度)；第二次光刻刻蚀中，去除的绝缘层16的厚度为最底部的超导层12的厚度。
如图11所示，本发明还提供一种亚微米堆栈结构约瑟夫森结器件，所述亚微米堆栈结构约瑟夫森结器件可以基于前述任一制备方法制备而成，当然也可以采用其他方法制备。所述亚微米堆栈结构约瑟夫森结器件包括衬底11、约瑟夫森结堆栈结构、绝缘层16、顶电极引出层20和底电极引出层21；所述约瑟夫森结堆栈结构自下而上包括依次交替叠置的超导层12和势垒层13，以及位于顶部的顶层超导电极层14，其中，位于最底部的超导层12的厚度大于其他超导层12的厚度，且最底部的超导层12的上表面部分显露于所述约瑟夫森结堆栈结构的表面而成为电性引出区；所述绝缘层16覆盖所述约瑟夫森结堆栈结构和衬底11，且所述绝缘层16的上表面与所述顶层超导电极层14的上表面相平齐，所述绝缘层16中形成有接触孔19，所述绝触孔显露出所述电性引出区；所述顶电极引出层20位于所述顶层超导电极层14的表面，且与所述顶层超导电极层14电连接；所述底电极引出层21填充所述接触孔19，且与最底部的超导层12电连接。所述约瑟夫森结堆栈结构可以包括两个及以上约瑟夫森结的垂直堆叠(即为包括底部超导层12和顶层超导电极在内的5层或5层以上的结构)，除衬底11和绝缘层16外的各结构层，包括顶电极引出层20和底电极引出层21均优选包括Nb(铌)元素和N(氮)元素，即为一种SNS约瑟夫森结的堆栈结构，而衬底11优选但不限于晶向(100)的氧化镁衬底11，绝缘层16优选但不限于氧化硅层。在一示例中，所述亚微米堆栈结构约瑟夫森结器件的约瑟夫森结为圆形，且约瑟夫森结的半径为0.25μm-1.5μm。对所述亚微米堆栈结构约瑟夫森结器件的更多介绍还请参考前述内容，出于简洁的目的不再赘述。
综上所述，本发明提供一种亚微米堆栈结构约瑟夫森结器件及其制备方法。本发明在亚微米堆栈结构约瑟夫森结器件的制备过程中，创造性地引入两步光刻刻蚀，同时配合化学机械抛光工艺去除结区上的绝缘层材料，实现电引出层与顶电极的直接接触，保障了不同结构层之间的平面互联，可以有效降低寄生电感以及避免在结区正上方开孔带来的漏电流和对结区尺寸的限制，为制备亚微米尺寸的约瑟夫森结器件提供了技术支持。堆栈结构方式在保证特征电压大小的前提条件下克服了所需结阵数目过多的难题，可以缩减工艺面积，而将约瑟夫森结的尺寸缩减到亚微米尺度既可以提高芯片的集成度，还能够减小结电容，避免外部磁场噪声带来的影响。本发明的制备方法操作简单，有助于提高制备良率和降低制备成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种亚微米堆栈结构约瑟夫森结器件的制备方法，其特征在于，包括步骤：
提供衬底，于所述衬底上形成约瑟夫森结堆栈结构，所述约瑟夫森结堆栈结构自下而上包括依次交替叠置的超导层和势垒层，以及位于顶部的顶层超导电极层，其中，位于最底部的超导层的厚度大于其他超导层的厚度，且最底部的超导层的上表面部分显露于所述约瑟夫森结堆栈结构的表面而成为电性引出区；
形成初始绝缘层，所述初始绝缘层覆盖所述衬底及所述约瑟夫森结堆栈结构，所述初始绝缘层具有非平坦表面，且所述初始绝缘层的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；
对位于所述约瑟夫森结堆栈结构上方的所述初始绝缘层进行第一次光刻刻蚀，以形成第一绝缘环，并使剩余的绝缘层的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；
对剩余的绝缘层进行第二次光刻刻蚀，以于所述第一绝缘环的外侧形成第二绝缘环，并使剩余的绝缘层的上表面与所述约瑟夫森结堆栈结构的上表面具有间距；
对前述步骤得到的结构进行化学机械抛光以显露出所述顶层超导电极层；
于剩余的绝缘层中形成接触孔，所述接触孔显露出所述电性引出区；
形成顶电极引出层和底电极引出层，所述顶电极引出层位于所述顶层超导电极层的表面，且与所述顶层超导电极层电连接，所述底电极引出层填充所述接触孔，且与最底部的超导层电连接。
2.根据权利要求1所述的制备方法，其特征在于，最底部的超导层和顶层超导电极层的厚度为90nm-120nm，除最底部的超导层外的超导层的厚度为20nm-40nm，势垒层的厚度为10nm-25nm。
3.根据权利要求1所述的制备方法，其特征在于，于所述衬底上形成约瑟夫森结堆栈结构的方法为：
采用直流反应磁控溅射工艺于所述衬底上形成依次交替叠置的超导材料层和势垒材料层，之后采用直流反应磁控溅射工艺于顶部的势垒层表面形成顶电极材料层；
对形成的超导材料层、势垒材料层和顶电极材料层进行光刻刻蚀以形成所述约瑟夫森结堆栈结构。
4.根据权利要求3所述的制备方法，其特征在于，所述超导材料层、势垒材料层、顶电极材料层均包括Nb元素和N元素，所述势垒材料层和超导材料层的电阻不同。
5.根据权利要求1所述的制备方法，其特征在于，所述势垒层在4.2K温度下的电阻率为1-1*104mΩ·cm。
6.根据权利要求1所述的制备方法，其特征在于，形成顶电极引出层和底电极引出层的方法包括步骤：
于形成接触孔后得到的结构表面形成电引出材料层，所述电引出材料层填充所述接触孔且覆盖所述顶层超导电极层和剩余的绝缘层；
对所述电引出材料层进行光刻刻蚀以形成所述顶电极引出层和底电极引出层，所述顶电极引出层和底电极引出层相互隔离，且均向外延伸到剩余的绝缘层表面。
7.根据权利要求6所述的制备方法，其特征在于，所述电引出材料层包括NbN薄膜，形成所述电引出材料层的方法包括直流反应磁控溅射工艺；所述衬底为单晶MgO，晶向为(100)，所述衬底的厚度为0.3～1mm，表面尺寸为30mm×30mm～100mm×100mm。
8.根据权利要求1-7任一项所述的制备方法，其特征在于，所述初始绝缘层的厚度大于所述约瑟夫森结堆栈结构的厚度，且厚度差大于等于100nm，第一次光刻刻蚀中，去除的初始绝缘层的厚度为所述约瑟夫森结堆栈结构除最底层外的厚度；第二次光刻刻蚀中，去除的绝缘层的厚度为最底部的超导层的厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566586A (zh) * 2022-03-09 2022-05-31 中国科学院上海微系统与信息技术研究所 具有NbN SNS约瑟夫森结的超导集成电路及其制作方法
CN115563783B (zh) * 2022-10-12 2024-09-03 中国人民解放军战略支援部队信息工程大学 利用Al/α-Al2O3界面堆叠顺序调控氧化铝约瑟夫森结电输运性质的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055158A (en) * 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
JP2004079882A (ja) * 2002-08-21 2004-03-11 National Institute Of Advanced Industrial & Technology ジョセフソン接合の作成方法及び装置
US7081417B2 (en) * 2003-06-27 2006-07-25 Hitachi, Ltd. Manufacturing method for electronic device and multiple layer circuits thereof
US9741918B2 (en) * 2013-10-07 2017-08-22 Hypres, Inc. Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit
EP3195377B1 (en) * 2014-08-13 2021-12-15 D-Wave Systems Inc. Method of forming superconducting wiring layers with low magnetic noise
WO2018030977A1 (en) * 2016-08-08 2018-02-15 Intel Corporation Josephson junctions formed by partially subtractive fabrication
CN108539005A (zh) * 2018-04-24 2018-09-14 中国计量科学研究院 约瑟夫森结阵列及共面波导结构
CN208078023U (zh) * 2018-04-25 2018-11-09 中国科学院上海微系统与信息技术研究所 亚微米约瑟夫森隧道结
US10840295B2 (en) * 2019-04-17 2020-11-17 International Business Machines Corporation Fluxonium qubits and devices including plurality of vertical stacks of Josephson junctions
CN110148664B (zh) * 2019-05-13 2021-01-19 中国科学院上海微系统与信息技术研究所 约瑟夫森结的制备方法
CN111244259B (zh) * 2020-01-20 2023-07-25 中国科学院上海微系统与信息技术研究所 一种约瑟夫森结及超导量子干涉器件的制备方法
CN111244260B (zh) * 2020-01-21 2020-12-22 中国计量科学研究院 超导约瑟夫森结器件制备方法和超导约瑟夫森结器件
CN111969099A (zh) * 2020-08-26 2020-11-20 中国科学院上海微系统与信息技术研究所 堆栈结构sns约瑟夫森结、电压基准及制备方法

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