JPH0653213A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0653213A JPH0653213A JP20168392A JP20168392A JPH0653213A JP H0653213 A JPH0653213 A JP H0653213A JP 20168392 A JP20168392 A JP 20168392A JP 20168392 A JP20168392 A JP 20168392A JP H0653213 A JPH0653213 A JP H0653213A
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- Japan
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- groove
- grooves
- wiring
- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】従来の製造方法では、同一位置に大面積配線を
多層重ねた場合、配線領域と配線のない領域とで大きな
高低差を生じる。フォーカス・マージンを超える高低差
では微細パターンは形成できないため、配線を層間膜に
埋め込み完全平坦化を実現する。 【構成】酸化膜２にスリット状又は格子状のパターンの
溝４を形成する。次にこの溝４を含む全面にＴｉＷ膜５
を形成したのちメッキ法により金メッキ膜７Ａを形成す
る。次でエッチングにより溝４の内部にのみ金メッキ膜
を残して配線とする。
多層重ねた場合、配線領域と配線のない領域とで大きな
高低差を生じる。フォーカス・マージンを超える高低差
では微細パターンは形成できないため、配線を層間膜に
埋め込み完全平坦化を実現する。 【構成】酸化膜２にスリット状又は格子状のパターンの
溝４を形成する。次にこの溝４を含む全面にＴｉＷ膜５
を形成したのちメッキ法により金メッキ膜７Ａを形成す
る。次でエッチングにより溝４の内部にのみ金メッキ膜
を残して配線とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に金属配線の製造方法に関する。
関し、特に金属配線の製造方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化にともない、チ
ップに搭載される素子数が非常に多くなっている。この
ため、これらの多数の素子を相互接続するため、多層配
線を形成する技術が重要となってきている。以下に従来
の多層配線の形成方法を図面を用いて説明する。まず図
３（ａ）に示すように、シリコン基板１上に厚さ１．０
〜１．５μｍの酸化膜２を形成する。さらにこの上に
０．５〜１．０μｍ厚のＡｌ等からなる金属膜９を形成
した後、パターニングし配線を形成する。次に全面に厚
さ１．０〜２．０μｍの酸化膜１１を形成したのちこの
上に塗布膜１２を形成し、表面を平坦化する。
ップに搭載される素子数が非常に多くなっている。この
ため、これらの多数の素子を相互接続するため、多層配
線を形成する技術が重要となってきている。以下に従来
の多層配線の形成方法を図面を用いて説明する。まず図
３（ａ）に示すように、シリコン基板１上に厚さ１．０
〜１．５μｍの酸化膜２を形成する。さらにこの上に
０．５〜１．０μｍ厚のＡｌ等からなる金属膜９を形成
した後、パターニングし配線を形成する。次に全面に厚
さ１．０〜２．０μｍの酸化膜１１を形成したのちこの
上に塗布膜１２を形成し、表面を平坦化する。
【０００３】次に図３（ｂ）に示すように、ドライエッ
チング法を用いて塗布膜１２下の凸部の酸化膜１１を含
めてエッチングする。ドライエッチング時の塗布膜１２
と酸化膜１１のエッチングレート比は１〜２とすること
が望ましい。
チング法を用いて塗布膜１２下の凸部の酸化膜１１を含
めてエッチングする。ドライエッチング時の塗布膜１２
と酸化膜１１のエッチングレート比は１〜２とすること
が望ましい。
【０００４】次に図３（ｃ）に示すように、厚さ０．５
〜１．０μｍの酸化膜１３を形成して層間膜が完成され
る。以下この酸化膜１３上に上層の配線を形成し、多層
配線を形成する。
〜１．０μｍの酸化膜１３を形成して層間膜が完成され
る。以下この酸化膜１３上に上層の配線を形成し、多層
配線を形成する。
【０００５】
【発明が解決しようとする課題】上述した従来技術によ
る多層配線の形成方法では、層間膜上に金属膜を形成し
て上層の配線としている。このため図３（ｃ）に示し
た、下層配線上の層間膜の平坦化を行っても下層配線の
膜厚による段差があるかぎり、層間膜表面には必ず高低
差を生じる。特に、大面積の配線上は塗布膜１２を形成
した時の膜厚が大となり、さらに高低差が大きくなる。
従って同一位置に大面積の配線を多層重ねると配線領域
上と全く配線のない領域との高低差が累積され、フォト
リソグラフィー工程におけるフォーカス・マージンを超
えた高低差となり、微細パターンが精度良く形成できな
くなるという問題があった。
る多層配線の形成方法では、層間膜上に金属膜を形成し
て上層の配線としている。このため図３（ｃ）に示し
た、下層配線上の層間膜の平坦化を行っても下層配線の
膜厚による段差があるかぎり、層間膜表面には必ず高低
差を生じる。特に、大面積の配線上は塗布膜１２を形成
した時の膜厚が大となり、さらに高低差が大きくなる。
従って同一位置に大面積の配線を多層重ねると配線領域
上と全く配線のない領域との高低差が累積され、フォト
リソグラフィー工程におけるフォーカス・マージンを超
えた高低差となり、微細パターンが精度良く形成できな
くなるという問題があった。
【０００６】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板上に絶縁膜を形成したのちパ
ターニングしスリット状または格子状の溝を形成する工
程と、この溝を含む前記絶縁膜上に第１の金属膜を形成
する工程と、この第１の金属膜上に塗布膜を形成し前記
溝を埋めたのちエッチバックし前記溝中にのみ塗布膜を
残す工程と、残されたこの塗布膜をマスクとし前記絶縁
膜上の第１の金属膜を除去する工程と、前記溝中の前記
塗布膜を除去したのちこの溝中に第２の金属膜を埋める
工程とを含むものである。
の製造方法は、半導体基板上に絶縁膜を形成したのちパ
ターニングしスリット状または格子状の溝を形成する工
程と、この溝を含む前記絶縁膜上に第１の金属膜を形成
する工程と、この第１の金属膜上に塗布膜を形成し前記
溝を埋めたのちエッチバックし前記溝中にのみ塗布膜を
残す工程と、残されたこの塗布膜をマスクとし前記絶縁
膜上の第１の金属膜を除去する工程と、前記溝中の前記
塗布膜を除去したのちこの溝中に第２の金属膜を埋める
工程とを含むものである。
【０００７】第２の発明の半導体装置の製造方法は、半
導体基板上に絶縁膜を形成したのちパターニングしスリ
ット状または格子状の溝を形成する工程と、この溝を含
む前記絶縁膜上に第１の金属膜を形成する工程と、この
第１の金属膜上に第２の金属膜を形成したのちエッチバ
ックし前記溝中のみに第１の金属膜と第２の金属膜とを
残す工程とを含むものである。
導体基板上に絶縁膜を形成したのちパターニングしスリ
ット状または格子状の溝を形成する工程と、この溝を含
む前記絶縁膜上に第１の金属膜を形成する工程と、この
第１の金属膜上に第２の金属膜を形成したのちエッチバ
ックし前記溝中のみに第１の金属膜と第２の金属膜とを
残す工程とを含むものである。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
【０００９】まず図１（ａ）に示すように、シリコン基
板１上に厚さ１．５〜２．０μｍ厚の酸化膜２を形成
し、この上にフォトレジスト膜３からなるマスクを形成
する。次にこのフォトレジスト膜３をマスクとしてドラ
イエッチングを行い、酸化膜２に深さ０．５〜１．０μ
ｍの溝４を形成する。この溝４が後に配線となる領域で
あり、幅の狭い配線の場合はスリット状の溝を、幅の広
い配線の場合は格子状の溝を形成する。
板１上に厚さ１．５〜２．０μｍ厚の酸化膜２を形成
し、この上にフォトレジスト膜３からなるマスクを形成
する。次にこのフォトレジスト膜３をマスクとしてドラ
イエッチングを行い、酸化膜２に深さ０．５〜１．０μ
ｍの溝４を形成する。この溝４が後に配線となる領域で
あり、幅の狭い配線の場合はスリット状の溝を、幅の広
い配線の場合は格子状の溝を形成する。
【００１０】次に図１（ｂ）に示すように、フォトレジ
スト膜３を除去した後、溝を含めた酸化膜２の全面に厚
さ１００〜３００ｎｍのＴｉＷ膜５を形成する。次で全
面に塗布膜６を形成し平坦化する。次に図１（ｃ）に示
すように、ドライエッチング法を用いて塗布膜６を全面
エッチングし溝４内にのみ塗布膜６を残存させる。
スト膜３を除去した後、溝を含めた酸化膜２の全面に厚
さ１００〜３００ｎｍのＴｉＷ膜５を形成する。次で全
面に塗布膜６を形成し平坦化する。次に図１（ｃ）に示
すように、ドライエッチング法を用いて塗布膜６を全面
エッチングし溝４内にのみ塗布膜６を残存させる。
【００１１】次にこの塗布膜６をマスクとして酸化膜２
上のＴｉＷ膜５を除去する。
上のＴｉＷ膜５を除去する。
【００１２】次に図１（ｄ）に示すように、塗布膜６を
全て除去し、その後ＴｉＷ膜５上にＡｌ膜７をＣＶＤ法
により選択的に成長させ下層配線とする。その後厚さ
１．０〜２．０μｍ厚の酸化膜８を全面に形成する。以
下同様の工程により酸化膜８上に上層配線を形成する。
全て除去し、その後ＴｉＷ膜５上にＡｌ膜７をＣＶＤ法
により選択的に成長させ下層配線とする。その後厚さ
１．０〜２．０μｍ厚の酸化膜８を全面に形成する。以
下同様の工程により酸化膜８上に上層配線を形成する。
【００１３】配線の幅が広い場合の溝４は格子状になっ
ており、溝４の幅が極端に広い部分がない。これにより
溝４での塗布膜６の膜厚を、引きつづいて行なわれるエ
ッチバックの後にもＴｉＷ膜５のエッチングのマスクと
して十分なものにすることができる。溝の幅は塗布膜６
の粘度にもよるが１０μｍ以下とすることが望ましい。
ており、溝４の幅が極端に広い部分がない。これにより
溝４での塗布膜６の膜厚を、引きつづいて行なわれるエ
ッチバックの後にもＴｉＷ膜５のエッチングのマスクと
して十分なものにすることができる。溝の幅は塗布膜６
の粘度にもよるが１０μｍ以下とすることが望ましい。
【００１４】上記第１の実施例によれば層間膜に配線を
埋め込むことができるため、完全に平坦で高低差のない
多層配線構造を実現できる。また、細い配線は上記工程
を酸化膜２に形成した狭い溝に実施すればよいことは明
らかである。
埋め込むことができるため、完全に平坦で高低差のない
多層配線構造を実現できる。また、細い配線は上記工程
を酸化膜２に形成した狭い溝に実施すればよいことは明
らかである。
【００１５】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１６】まず図２（ａ）に示すように、第１の実施
例と同様に操作し、シリコン基板１上に形成した酸化膜
２に溝４を形成する。溝４のパターンは形成する配線の
幅によりスリット状または格子状とする。その後、溝４
を含む酸化膜２の全面に厚さ１００〜２００ｎｍのＴｉ
Ｗ膜５を形成する。
例と同様に操作し、シリコン基板１上に形成した酸化膜
２に溝４を形成する。溝４のパターンは形成する配線の
幅によりスリット状または格子状とする。その後、溝４
を含む酸化膜２の全面に厚さ１００〜２００ｎｍのＴｉ
Ｗ膜５を形成する。
【００１７】次に図２（ｂ）に示すように、ＴｉＷ膜５
を給電電極とし、電解メッキ法を用いて金メッキ膜（ま
たは銅メッキ膜）７を全面に形成する。
を給電電極とし、電解メッキ法を用いて金メッキ膜（ま
たは銅メッキ膜）７を全面に形成する。
【００１８】次に図２（ｃ）に示すように、ドライエッ
チング法により金メッキ膜７とＴｉＷ膜５を全面エッチ
ングし、溝４内にのみ残存させることにより、金メッキ
膜からなる配線を形成する。その後、厚さ１．０〜２．
０μｍの酸化膜８を全面に形成し層間膜とする。
チング法により金メッキ膜７とＴｉＷ膜５を全面エッチ
ングし、溝４内にのみ残存させることにより、金メッキ
膜からなる配線を形成する。その後、厚さ１．０〜２．
０μｍの酸化膜８を全面に形成し層間膜とする。
【００１９】上記工程中、溝の幅は金メッキ膜７の形成
条件にもよるが１０μｍ以下とすることが望ましい。こ
れにより、溝４での金メッキ膜７の膜厚を、引きつづい
て行なわれるエッチバックの後にも十分な厚さに保つこ
とができる。
条件にもよるが１０μｍ以下とすることが望ましい。こ
れにより、溝４での金メッキ膜７の膜厚を、引きつづい
て行なわれるエッチバックの後にも十分な厚さに保つこ
とができる。
【００２０】
【発明の効果】以上説明したように本発明は、層間膜と
しての絶縁膜に形成したスリット状又は格子状の溝の中
に配線を形成することにより、高低差のない完全に平坦
な層間膜を実現できる。従って同一位置の上に大面積の
配線が多層重なる場合でも全く高低差が生じないため、
微細パターンの形成が容易になるという効果を有する。
しての絶縁膜に形成したスリット状又は格子状の溝の中
に配線を形成することにより、高低差のない完全に平坦
な層間膜を実現できる。従って同一位置の上に大面積の
配線が多層重なる場合でも全く高低差が生じないため、
微細パターンの形成が容易になるという効果を有する。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】従来例を説明するための半導体チップの断面
図。
図。
１ シリコン基板 ２ 酸化膜 ３ フォトレジスト膜 ４ 溝 ５ ＴｉＷ膜 ６，１２ 塗布膜 ７ Ａｌ膜 ７Ａ 金メッキ膜 ８，１１．１３ 酸化膜 ９ 金属膜
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜を形成したのちパ
ターニングしスリット状または格子状の溝を形成する工
程と、この溝を含む前記絶縁膜上に第１の金属膜を形成
する工程と、この第１の金属膜上に塗布膜を形成し前記
溝を埋めたのちエッチバックし前記溝中にのみ塗布膜を
残す工程と、残されたこの塗布膜をマスクとし前記絶縁
膜上の第１の金属膜を除去する工程と、前記溝中の前記
塗布膜を除去したのちこの溝中に第２の金属膜を埋める
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に絶縁膜を形成したのちパ
ターニングしスリット状または格子状の溝を形成する工
程と、この溝を含む前記絶縁膜上に第１の金属膜を形成
する工程と、この第１の金属膜上に第２の金属膜を形成
したのちエッチバックし前記溝中のみに第１の金属膜と
第２の金属膜とを残す工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20168392A JPH0653213A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20168392A JPH0653213A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653213A true JPH0653213A (ja) | 1994-02-25 |
Family
ID=16445177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20168392A Pending JPH0653213A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653213A (ja) |
-
1992
- 1992-07-29 JP JP20168392A patent/JPH0653213A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990706 |