JP2019536261A - 超伝導デバイスの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 12
- 238000000034 method Methods 0.000 claims abstract description 106
- 239000000463 material Substances 0.000 claims abstract description 83
- 238000005530 etching Methods 0.000 claims abstract description 34
- 238000000151 deposition Methods 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims description 50
- 239000010955 niobium Substances 0.000 claims description 41
- 229910052758 niobium Inorganic materials 0.000 claims description 39
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 39
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 229910052782 aluminium Inorganic materials 0.000 claims description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 24
- 238000002161 passivation Methods 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 18
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 9
- 230000009977 dual effect Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000002887 superconductor Substances 0.000 description 4
- 238000002048 anodisation reaction Methods 0.000 description 3
- 238000007743 anodising Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- -1 fluorine ions Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
- H10N60/805—Constructional details for Josephson-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
- H10N60/85—Superconducting active materials
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
超伝導デバイス構造を形成する方法が開示される。方法は、第１の誘電体層にベース電極を形成し、ベース電極の上に接合材料スタックを形成し、接合材料スタックの上にハードマスクを形成し、接合材料スタックの一部をエッチング除去してジョセフソン接合（ＪＪ）を形成すること、およびハードマスク、ＪＪ、ベース電極および第１の誘電体層の上に第２の誘電体層を堆積させることを含む。方法はさらに、第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、第１の接点をＪＪの第１の端部に電気的に接続し、第２の誘電体層およびハードマスクを貫通する第２の接点を形成して、第２の接点をＪＪの第２の端部に電気的に接続することを含む。
Description
本発明は、一般に、超伝導体に関し、より詳細には、超伝導デバイスを製造する方法に関する。
超伝導回路は、通信信号の完全性または計算能力が必要とされる国家安全保障アプリケーションを大幅に強化することが期待される量子コンピューティングおよび暗号アプリケーションのために提案された主要な技術の１つである。超伝導回路は、１００ケルビン未満の温度で動作される。超伝導デバイスの製造への取り組みは、大部分が超伝導デバイスの量産について発表されていない大学や政府の研究室に限られている。従って、これらの研究室で超伝導デバイスを製造するために使用される多くの方法は、迅速で一貫した製造が不可能なプロセスまたは設備を使用している。さらに、低温処理の必要性は、現在、超伝導デバイスの大量生産に対するより重大な障壁の１つを提示している。
超伝導回路に用いられる一般的なデバイスの１つはジョセフソン接合（ＪＪ）である。今日の典型的なジョセフソン接合（ＪＪ）は、非常に腐食性の高い電気化学浴を使用してＪＪの周囲に保護的な肉厚のパッシベーション層を大きなリング状に形成する自己整合陽極酸化プロセスを使用して形成される。酸化された超伝導材料のこの肉厚のリングによって、ＪＪの活性部分と上部電極配線との間に絶縁が形成される。さらに、ＪＪを形成するためにレガシー処理技術を使用すると、大きなトポグラフィ問題、即ち、ＪＪの歩留まりおよび信頼性に関する問題が生じる。陽極酸化プロセスを使用すると、ブランケット陽極酸化層をマスキングしてＪＪリングからエッチング除去する必要があるため、比較的大きなＪＪ面積が生じる。これらのプロセスの両方とも、直径１μｍ程度の最小サイズのＪＪをもたらし、これにより、集積チップの密度および機能性が制限される。
一例において、超伝導デバイス構造を形成する方法が提供される。方法は、基板を覆う第１の誘電体層を形成するステップと、前記第１の誘電体層内にベース電極を形成するステップと、ベース電極は、第１の誘電体層の上面と整列された上面を有し、ベース電極上に接合材料スタックを形成するステップとを含む。方法はさらに、接合材料スタックの上にハードマスクを形成するステップと、接合材料スタックの一部をエッチング除去して、ベース電極の上にジョセフソン接合（ＪＪ）を形成するステップと、ハードマスク、ＪＪ、ベース電極、および第１の誘電体層の上に第２の誘電体層を堆積するステップとを含む。方法は、追加的に、第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、第１の接点をＪＪの第１の端部に電気的に接続するステップと、第２の誘電体層およびハードマスクを貫通する第２の接点を形成して、第２の接点をＪＪの第２の端部に電気的に接続するステップとを含む。
別の例において、超伝導デバイス構造を形成する方法が提供される。方法は、基板を覆う第１の誘電体層を形成するステップと、第１の誘電体層内にニオブベース電極を形成するステップと、ニオブベース電極は、第１の誘電体層の上面に整列された上面を有し、ベース電極および第１の誘電体層の上にアルミニウム層を堆積するステップと、アルミニウム層を酸化してアルミニウム層の上面に酸化アルミニウム層を形成するステップとを含む。方法は、酸化アルミニウム層の上にニオブ層を形成するステップと、ニオブ層の上に誘電体ハードマスク層を形成するステップと、誘電体ハードマスク層をエッチングして、ジョセフソン接合を画定する領域を除くすべての場所の誘電体ハードマスク層を除去してハードマスクを形成するステップと、ＪＪ、ベース電極、およびハードマスクの上に第２の誘電体層を堆積するステップと、ＪＪ、ベース電極、およびハードマスクの上にパッシベーション層を形成して、ＪＪおよびベース電極の側面を酸化から保護するステップとを含む。方法はまた、第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、第１の接点をＪＪの第１の端部に電気的に接続し、第２の誘電体層およびハードマスクを貫通する第２の接点を形成して、第２の接点をＪＪの第２の端部に電気的に接続するステップと、第１の接点と重なる第１の導電線と、第２の接点と重なる第２の導電線とを形成するステップとを含み、第１および第２の導電線は、第２の誘電体層の上面と整列された上面を有する。
さらに別の例において、超伝導デバイス相互接続構造を形成する方法が提供される。方法は、基板を覆う第１の誘電体層を形成するステップと、第１の誘電体層内にニオブベース電極を形成するステップと、ニオブベース電極は、第１の誘電体層の上面に整列された上面を有し、ベース電極および第１の誘電体層の上にアルミニウム層を堆積するステップと、アルミニウム層を酸化してアルミニウム層の上面に酸化アルミニウム層を形成するステップと、酸化アルミニウム層の上にニオブ層を形成するステップと、ニオブ層の上に拡散バリア層を形成するステップと、拡散バリア層の上に誘電体ハードマスク層を形成するステップとを含む。方法はまた、誘電体ハードマスク層の上にフォトレジスト材料層を堆積およびパターニングしてジョセフソン接合の領域を画定するステップと、誘電体ハードマスク層を部分的にエッチングするステップと、フォトレジスト材料層を除去するステップと、誘電体ハードマスク層を完全にエッチングして、ジョセフソン接合によって画定される領域を除くすべての場所の誘電体ハードマスク層を除去してハードマスクを形成するステップと、ＪＪ、ベース電極、およびハードマスクの上にパッシベーション層を形成して、ＪＪおよびベース電極の側面を酸化から保護するステップと、パッシベーション層の上に第２の誘電体層を堆積するステップとを含む。方法はまた、第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、第１の接点をＪＪの第１の端部に電気的に接続し、第２の誘電体層およびハードマスクを貫通する第２の接点を形成して、第２の接点をＪＪの第２の端部に電気的に接続するステップと、第１の接点と重なる第１の導電線と、第２の接点と重なる第２の導電線とを形成するステップとを含み、第１および第２の導電線は、第２の誘電体層の上面と整列された上面を有する。
本発明は、超伝導デバイス（例えば、ジョセフソン接合（ＪＪ））相互接続構造を形成する方法に関する。方法は、平坦化された超伝導相互接続部および誘電体にスケーラブルＪＪプロセスを組み込む。具体的には、方法は、ニオブベースの超伝導ＪＪ（例えば、Ｎｂ／Ａｌ／ＡｌＯｘ／Ｎｂ）を、歩留まりおよび均一性を改善するためにハードマスクエッチングプロセスとｉｎ−ｓｉｔｕ側壁パッシベーションとを使用して高密度マルチレベル相互接続サブミクロン技術へのスケーリングのためのデュアルダマシンプロセスで集積化して、超大規模（ＶＬＳ）超伝導電子デバイスへの微細加工をサポートする。
方法は、誘電体表面に延在する対向電極と共にＪＪの第１の端部に接続されたベース電極としての超伝導材料のデュアルダマシン形成を採用し、それによって、高密度配線用の多層相互接続手法に役立つ。また能動接合領域は、下層超伝導トレースの上に形成され、余分な絶縁層を必要としない。上部電極は、接合直径よりも小さいビア（接点）を使用してＪＪの第２の端部に接続されており、従ってＪＪ密度が増加する。
ＪＪは、非常に腐食性の電気化学浴を使用してＪＪの周りに大きなリングの形状で保護的な肉厚のパッシベーション層を形成する自己整合陽極酸化プロセスを使用して形成されてきた。酸化された超伝導材料の肉厚のリングは、ＪＪの活性部分と上部電極配線との間に絶縁を形成する。この陽極酸化プロセスは、接合領域が化学的／プラズマに対して脆弱であり、かつ／または後続の処理ステップからの他の損傷を受ける可能性があるために確立された。ＪＪを形成するための従来の処理技術の使用は、接合エッチングプロセスの後にベール材料を除去するために積極的な化学薬品の使用を必要とする。言い換えると、これはまた、接合をこの洗浄に関連する化学物質および／またはプラズマに晒す前に、陽極酸化プロセスを使用して接合を保護することを必要とする。ここで開示されているプロセスは、ハードマスクプロセスの使用を通して積極的な化学的および／またはプラズマ洗浄の必要性を排除する。さらに、本開示は、接合周辺部がその後の処理環境に晒されるのを防止するｉｎ−ｓｉｔｕ（真空破壊なし）パッシベーションを使用することによって、陽極酸化の必要性を排除する。
方法は、これを、ハードマスクプロセスを組み入れて、接合の画定後にジョセフソン接合がレジスト剥離プロセスおよび化学薬品に晒されることを排除することによって達成する。さらに、プラズマパッシベーションは、周囲環境への露出なしに接合エッチングプロセスの直後に接合材料スタックに組み込まれる。さらに、拡散バリアが接合電極内に組み込まれて、接合メタライゼーション内の酸素の移動を防止する。
図１は、超伝導デバイスのＪＪ相互接続構造１０の断面図を示す。超伝導デバイス構造１０は、基板１２を覆う活性層１４を含む。基板１２は、シリコン、ガラスまたは他の基板材料から形成することができる。活性層１４は、接地層またはデバイス層とすることができる。第１の誘電体層１６が活性層１４を覆い、第２の誘電体層２２が第１の誘電体層１６を覆う。第１および第２の誘電体層は、両方とも、ＪＪの形成に典型的に利用される低温（例えば、摂氏１６０度以下）で使用することができる低温誘電体材料で形成される。
第１の誘電体層１６には、ベース電極１８が埋め込まれている。ＪＪ２４は、ベース電極１８の第１の端部の近傍でベース電極１８上に配置され、かつ第２の誘電体層２２内に埋め込まれている。上面が酸化され、かつニオブ層で覆われたアルミニウム薄層は、ベース電極１８と共に接合材料スタックを形成してＪＪ２４を形成する。第１の導電接点２６が第２の端部におけるベース電極１８から第１の導電線３０により形成された対向電極まで延在し、対向電極がＪＪ２４の第１の端部に電気的に接続されている。第２の導電接点２８が、ＪＪ２４の第２の端部から第２の導電線３２によって形成された上部電極まで延在している。第２の導電接点２８は接合の直径よりも小さく、よってＪＪ密度が増加する。接点および導電線のそれぞれは、ニオブなどの超伝導材料で形成されている。パッシベーション層２０が、処理中の酸化からベース電極の一部およびＪＪ２４の側面を保護するように第１の誘電体層１６と第２の誘電体層２２との間に配置されている。超伝導デバイスのＪＪ相互接続構造１０の形成後に存在するハードマスク３４の残りの部分が示されている。ハードマスクは、ＪＪ２４を形成するためのフォトレジストプロセスを利用して生じ得る損傷からＪＪ２４を保護するものであり、図２〜図１９の説明中で説明される。
図２〜図１９を参照すると、図１の超伝導デバイスにおける相互接続の形成に関連する製造が説明されている。本実施例は、絶縁誘電体中に超伝導金属のシングルまたはデュアルダマシン層を形成することから開始されるプロセスフローに関して説明されることを理解されたい。ＪＪが最初に形成される場合、以下に示されるようにシングルダマシンであるか、または多層配線内に挿入される場合にはデュアルダマシンであり得る。本実施例は、下部電極を形成するために誘電体薄膜にエッチングされたシングルダマシントレンチと、それに続く上部電極を形成するためのデュアルダマシンプロセスに関して例示される。
図２は、製造の初期段階における超伝導体構造５０を示す。超伝導体構造５０は、下地基板５２を覆う、接地層またはデバイス層などの活性層５４を含む。下層基板５２は、例えば、活性層５４およびそれに続く上層を機械的に支持するシリコンまたはガラスウェハとすることができる。第１の誘電体層５６が活性層５４上に形成されている。相互接続層を提供するのに適した厚さに第１の誘電体層５６を形成するための低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、高密度化学プラズマ気相成長法（ＨＤＰＣＶＤ）、スパッタリングまたはスピンオン技術のような任意の適切な技術が用いられ得る。代替的に、第１の誘電体層５６を基板５０上に直接形成することができる。
次に、図３に示されるように、フォトレジスト材料層５８が構造を覆うように塗布され、次にパターニングされ現像されて、トレンチパターンに従ってフォトレジスト材料層５８にトレンチ開口部６０が露出される。フォトレジスト材料層５８は、フォトレジスト材料層５８をパターニングするのに使用される放射線の波長に対応して変化する厚さを有することができる。フォトレジスト材料層５８は、スピンコーティングまたはスピンキャスティング堆積技術によって誘電体層５６上に形成され、（例えば、深紫外線（ＤＵＶ）照射によって）選択的に照射され、現像されてトレンチ開口部６０が形成される。
図３はまた、フォトレジスト材料層５８内のトレンチパターンに基づいて誘電体層５６に拡張トレンチ開口部６２（図４）を形成するために誘電体層５６に対してエッチング１１０（例えば、異方性反応性イオンエッチング（ＲＩＥ））を行うことを示す。エッチングプロセス１１０は乾式エッチングであり、かつ下層活性層５４および上層フォトレジスト材料層５８よりも速い速度で下層の誘電体層５６を選択的にエッチングするエッチング剤を使用することができる。例えば、第１の誘電体層５６は、平行平板型ＲＩＥ装置または代替的に電子サイクロトロン共鳴（ＥＣＲ）プラズマ反応器などの市販のエッチャー内で、プラズマガス（複数種可）、ここでは、フッ素イオンを含有する四フッ化炭素（ＣＦ４）で異方性エッチングして、パターニングされたフォトレジスト材料層５８のマスクパターンを複製して、拡張されたトレンチ開口部６２を形成する。その後、フォトレジスト材料層５８を剥離し（例えば、Ｏ２プラズマ中でアッシングし）、図４に示す構造を得る。
次に、構造は、接点材料充填を経て、ニオブのような超伝導材料６４がトレンチ６２内に堆積されて、図５の結果として得られた構造が形成される。接点充填材料は標準的な接点材料堆積を用いて堆積することができる。接点材料充填物の堆積に続いて、超伝導材料６４は化学機械研磨（ＣＭＰ）によって誘電体層５６の表面レベルまで研磨されてベース電極６６が形成され、図６の結果として得られる構造が提供される。
次に、接合材料が図６の構造の研磨面上に堆積される。図７の例では、アルミニウム薄層６８が堆積され、酸化されて酸化上面６９が形成され、ニオブ層７０でキャップして接合材料スタックが形成される。酸化アルミニウム薄層６９はトンネルバリアを形成し、ニオブ７０はＪＪのギャップ電圧を設定する。
図８に示すように、ニオブ層７０の形成に続いて、接合スタックは誘電体薄層７２でキャップされ、誘電体薄層７２は最終的に接合エッチングプロセスで使用されるＪＪハードマスクを形成する。ＪＪハードマスクは、誘電体ハードマスクキャップ層７２上に深紫外線（ＤＵＶ）フォトリソグラフィパターニングを使用して画定される。図９に示されるように、フォトレジスト材料層７３が、構造の一部を覆うように塗布され、次に、ＪＪが形成される予定の場所を除くすべての場所に接合材料スタック、拡散バリア７１、および誘電体層７２を露出するように、パターニングおよび現像される。
図９に示すように、反応性イオンエッチング（ＲＩＥ）１２０を行って、誘電体ハードマスクの最終サイズを画定する。重要なことに、図９に示されるように、ハードマスクエッチングは、パターンのフィールド領域内の誘電体層を完全に除去せず、図１０に示されるように、接合形成部分７５と共に保護バリア７４を残す部分エッチング１２０である。下層ニオブ層７０は、この部分エッチングプロセスの間に露出されず、それによって、周辺接合構造の周りにベール残留物（ｖｅｉｌ ｒｅｓｉｄｕｅ）が生じることがなくなる。ニオブベースのベール残留物は一般に除去するのが非常に困難であり、接合製造の全体的な歩留まりおよび均一性に影響を与える可能性がある。部分ハードマスクエッチング１２０に続いて、湿式プロセス（例えば、ポシストリップ（Ｐｏｓｉｓｔｒｉｐ（登録商標））、希硫酸過酸化物）および／またはプラズマプロセス（例えば、酸素プラズマ）の組み合わせを用いてレジストマスク７３を除去し、図１０の結果として得られる構造が提供される。注目すべきは、部分ハードマスクエッチング１２０が接合メタライゼーションの上に保護バリア７４を残すことであり、これにより、接合材料を損傷することなく、より積極的なレジスト剥離プロセスの使用が可能となる。このことは、接合製造の全体的な歩留まりを改善する可能性が高い。
図１０にさらに示されるように、さらなる反応性イオンエッチング（ＲＩＥ）１３０がハードマスクエッチングを完了するために使用されて、図１１の結果として得られる構造が提供される。ＲＩＥ１３０は、部分ハードマスク７４から残っている保護バリア７４を除去し、接合メタライゼーション（例えば、ニオブ）を露出させて、接合形成部分７５が存在する場所のハードマスク７６のみを残す。重要なことには、このプロセスは所定の位置にレジストマスクを用いることなく完了され、これにより、前述のベール材料が排除される。
図１１はまた、ベース電極６６に重なるＪＪ７８（図１２）を形成して、最終のＪＪサイズを画定するために、接合材料スタック材料に対してエッチング１４０（例えば、異方性（ＲＩＥ））を行うことを示す。エッチングステップ１４０は、下層ベース電極６６および上層ハードマスク７６よりも速い速度で接合材料スタック層を選択的にエッチングするエッチング剤を使用する乾式エッチングとすることができる。塩素ベースのプラズマエッチングは、ニオブおよびアルミニウムのような超伝導材料をエッチングするので、エッチング剤として利用される。酸化アルミニウムは非常に薄いので、エッチングは、エッチング化学物質中のアルゴンの存在により停止しない。プラズマエッチングは、下層ベース電極６６内に著しく過剰にエッチングされないことが望ましく、これにより、下層構造の良好な平坦性の利点が得られて、ＪＪ７８が形成される。
次に、図１２の構造上にパッシベーション層８０を形成して、図１３の結果として得られる構造が提供される。このプロセスにより、エッチングプロセスの直後に接合メタライゼーションの側壁に保護バリアが形成される。このプロセスはプラズマを使用する。重要なことに、このパッシベーションプロセスは、プラズマを使用して、接合エッチングプロセス後に真空を破壊することなく接合上に窒化物および／または酸化物バリアを生成して完了する。このｉｎ ｓｉｔｕパッシベーションは、金属エッチングの後にレジストストリップを必要としない接合エッチングのためのハードマスクの使用によって可能となる。このパッシベーション層８０はまた、ベース電極６６の上面に拡散バリアを形成する。
次に、図１４に示すように、図１３の構造上に第２の誘電体層７６を形成して、ＪＪ７８を封入する。フォトレジスト材料層８２が構造を覆うように塗布され、次いで、ビアパターンに従ってフォトレジスト材料層８２の開口領域８４を露出するようにパターンニングされ（例えば、ＤＵＶイメージングされ）、現像される。図１４はまた、第２の誘電体層７６にエッチング１５０を行って、フォトレジスト材料層８２内のビアパターンに基づいて第２の誘電体層７６内に拡張ビア開口部８６（図１５）を形成することを示す。エッチング１５０はまた、残りのハードマスク７６およびパッシベーション層８０をエッチングして、ベース電極６６およびＪＪ７８への接続を提供するために、ベース電極６６にまで延在する第１の拡張開口領域と、ＪＪ７８にまで延在する第２の拡張開口領域とを提供する。その後、フォトレジスト材料層８２を剥離し（例えば、Ｏ２プラズマ中でアッシングし）、図１５に示す構造が結果として得られる。
次に、図１６に示されるように、フォトレジスト材料層８７が構造を覆うように塗布され、次にパターニングされ現像されて、トレンチパターンに従ってフォトレジスト材料層８７内に開口トレンチ領域８８が露出される。図１６はまた、第２の誘電体層７６にエッチング１６０（例えば、異方性反応性イオンエッチング（ＲＩＥ））を行って、フォトレジスト材料層８７内のトレンチパターンに基づいて拡張開口部９０（図１７）を形成することを示す。その後、フォトレジスト材料層８７を剥離し（例えば、Ｏ２プラズマ中でアッシングし）、図１７に示される構造が結果として得られる。
次に、構造は、標準的な接点材料堆積を使用した接点材料充填を経て、ニオブなどの超伝導材料９２がビア８６およびトレンチ９０内に堆積されて、図１８の結果として得られる構造が提供される。接点材料充填物の堆積に続いて、接点材料は化学機械研磨（ＣＭＰ）によって第２の非酸化物ベースの誘電体層７６の表面レベルまで研磨されて、図１９の結果として得られる構造が提供される。個々の導電線９６に接続されたベース電極６６およびＪＪ７８にまで延在する接点９４を含む最終的な構造が提供されて、図１に示される構造と同様の構造が提供される。導電線９６は、ＪＪ７８の第１の端部に接続されたベース電極６６に接続された対向電極と、ＪＪ７８の第２の端部に接続された上部電極とを形成する。
上述の記載内容は本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべての変更、修正、および変形を包含することを意図している。
上述の記載内容は本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべての変更、修正、および変形を包含することを意図している。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
超伝導デバイス相互接続構造を形成する方法であって、
基板を覆う第１の誘電体層を形成するステップと、
前記第１の誘電体層内にニオブベース電極を形成するステップと、前記ニオブベース電極は、前記第１の誘電体層の上面に整列された上面を有し、
前記ベース電極および前記第１の誘電体層の上にアルミニウム層を堆積するステップと、
前記アルミニウム層を酸化して前記アルミニウム層の上面に酸化アルミニウム層を形成するステップと、
前記酸化アルミニウム層の上にニオブ層を形成するステップと、
前記ニオブ層の上に拡散バリア層を形成するステップと、
前記拡散バリア層の上に誘電体ハードマスク層を形成するステップと、
前記誘電体ハードマスク層の上にフォトレジスト材料層を堆積およびパターニングしてジョセフソン接合（ＪＪ）の領域を画定するステップと、
前記誘電体ハードマスク層を部分的にエッチングするステップと、
前記フォトレジスト材料層を除去するステップと、
前記誘電体ハードマスク層を完全にエッチングして、前記ジョセフソン接合によって画定される領域を除くすべての場所の前記誘電体ハードマスク層を除去してハードマスクを形成するステップと、
ＪＪ、前記ベース電極、および前記ハードマスクの上にパッシベーション層を形成して、前記ＪＪおよび前記ベース電極の側面を酸化から保護するステップと、
前記パッシベーション層の上に第２の誘電体層を堆積するステップと、
前記第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、前記第１の接点を前記ＪＪの第１の端部に電気的に接続し、前記第２の誘電体層および前記ハードマスクを貫通して前記ＪＪの第２の端部に達する第２の接点を形成するステップと、
前記第１の接点と重なる第１の導電線と、前記第２の接点と重なる第２の導電線とを形成するステップとを含み、前記第１および第２の導電線は、前記第２の誘電体層の上面と整列された上面を有する、方法。
［付記２］
前記第２の接点が、前記ＪＪの直径よりも小さい直径を有する、付記１に記載の方法。
［付記３］
前記第１の誘電体層および前記第２の誘電体層に用いられる誘電体材料は、摂氏約１６０℃の温度で誘電体の第１および第２の材料層を形成することができる材料である、付記１に記載の方法。
［付記４］
前記第１および第２の接点ならびに前記第１および第２の導電線はデュアルダマシンプロセスによって形成され、前記ベース電極はシングルダマシンプロセスによって形成される、付記１に記載の方法。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
超伝導デバイス相互接続構造を形成する方法であって、
基板を覆う第１の誘電体層を形成するステップと、
前記第１の誘電体層内にニオブベース電極を形成するステップと、前記ニオブベース電極は、前記第１の誘電体層の上面に整列された上面を有し、
前記ベース電極および前記第１の誘電体層の上にアルミニウム層を堆積するステップと、
前記アルミニウム層を酸化して前記アルミニウム層の上面に酸化アルミニウム層を形成するステップと、
前記酸化アルミニウム層の上にニオブ層を形成するステップと、
前記ニオブ層の上に拡散バリア層を形成するステップと、
前記拡散バリア層の上に誘電体ハードマスク層を形成するステップと、
前記誘電体ハードマスク層の上にフォトレジスト材料層を堆積およびパターニングしてジョセフソン接合（ＪＪ）の領域を画定するステップと、
前記誘電体ハードマスク層を部分的にエッチングするステップと、
前記フォトレジスト材料層を除去するステップと、
前記誘電体ハードマスク層を完全にエッチングして、前記ジョセフソン接合によって画定される領域を除くすべての場所の前記誘電体ハードマスク層を除去してハードマスクを形成するステップと、
ＪＪ、前記ベース電極、および前記ハードマスクの上にパッシベーション層を形成して、前記ＪＪおよび前記ベース電極の側面を酸化から保護するステップと、
前記パッシベーション層の上に第２の誘電体層を堆積するステップと、
前記第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、前記第１の接点を前記ＪＪの第１の端部に電気的に接続し、前記第２の誘電体層および前記ハードマスクを貫通して前記ＪＪの第２の端部に達する第２の接点を形成するステップと、
前記第１の接点と重なる第１の導電線と、前記第２の接点と重なる第２の導電線とを形成するステップとを含み、前記第１および第２の導電線は、前記第２の誘電体層の上面と整列された上面を有する、方法。
［付記２］
前記第２の接点が、前記ＪＪの直径よりも小さい直径を有する、付記１に記載の方法。
［付記３］
前記第１の誘電体層および前記第２の誘電体層に用いられる誘電体材料は、摂氏約１６０℃の温度で誘電体の第１および第２の材料層を形成することができる材料である、付記１に記載の方法。
［付記４］
前記第１および第２の接点ならびに前記第１および第２の導電線はデュアルダマシンプロセスによって形成され、前記ベース電極はシングルダマシンプロセスによって形成される、付記１に記載の方法。
Claims (20)
- 超伝導デバイス構造を形成する方法であって、
基板を覆う第１の誘電体層を形成するステップと、
前記第１の誘電体層内にベース電極を形成するステップと、前記ベース電極は、前記第１の誘電体層の上面と整列された上面を有し、
前記ベース電極上に接合材料スタックを形成するステップと、
前記接合材料スタックの上にハードマスクを形成するステップと、
前記接合材料スタックの一部をエッチング除去して、前記ベース電極の上にジョセフソン接合（ＪＪ）を形成するステップと、
前記ハードマスク、ＪＪ、前記ベース電極、および前記第１の誘電体層の上に第２の誘電体層を堆積するステップと、
前記第２の誘電体層を貫通して前記ベース電極に達する第１の接点を形成して、前記第１の接点を前記ＪＪの第１の端部に電気的に接続するステップと、
前記第２の誘電体層および前記ハードマスクを貫通する第２の接点を形成して、前記第２の接点を前記ＪＪの第２の端部に電気的に接続するステップと
を含む方法。 - 前記ＪＪが、前記ベース電極とニオブ層との間に配置されたアルミニウム／酸化アルミニウム層から形成される、請求項１に記載の方法。
- 前記ベース電極がニオブから形成される、請求項２に記載の方法。
- 前記第２の接点が、前記ＪＪの直径よりも小さい直径を有する、請求項１に記載の方法。
- 前記第１の誘電体層および前記第２の誘電体層に用いられる誘電体材料は、摂氏約１６０℃の温度で誘電体の第１および第２の材料層を形成することができる材料である、請求項１に記載の方法。
- 前記第１の接点と重なる第１の導電線と、前記第２の接点と重なる第２の導電線とを形成するステップをさらに含み、前記第１および第２の導電線は、前記第２の誘電体層の上面と整列された上面を有する、請求項１に記載の方法。
- 前記第１および第２の接点ならびに前記第１および第２の導電線がデュアルダマシンプロセスによって形成される、請求項６に記載の方法。
- 前記ベース電極がシングルダマシンプロセスによって形成される、請求項１に記載の方法。
- 前記ＪＪの形成が、
前記ベース電極および前記第１の誘電体層の上にアルミニウム層を堆積すること、
前記アルミニウム層を酸化して前記アルミニウム層の上面上に酸化アルミニウム層を形成すること、
前記酸化アルミニウム層の上にニオブ層を形成すること、
前記ニオブ層の上に拡散バリア層を形成すること、
前記拡散バリア層の上に誘電体ハードマスク層を形成すること、
前記誘電体ハードマスク層の上にフォトレジスト材料層を堆積してパターニングして、ジョセフソン接合の領域を画定すること、
前記誘電体ハードマスク層を部分的にエッチングすること、
前記フォトレジスト材料層を除去すること、
前記誘電体ハードマスク層を完全にエッチングして、前記ジョセフソン接合によって画定される領域上を除くすべての場所の前記誘電体ハードマスク層を除去して前記ハードマスクを形成すること、
前記ニオブ層、前記酸化アルミニウム層、および前記アルミニウム層をエッチングして、前記ニオブ層、前記酸化アルミニウム層、および前記アルミニウム層の一部を除去してＪＪを形成することを含む、請求項１に記載の方法。 - 第２の誘電体層を堆積する前に、前記ＪＪおよび前記ベース電極の上にパッシベーション層を形成することをさらに含む、請求項９に記載の方法。
- 超伝導デバイス構造を形成する方法であって、
基板を覆う第１の誘電体層を形成するステップと、
前記第１の誘電体層内にニオブベース電極を形成するステップと、前記ニオブベース電極は、前記第１の誘電体層の上面に整列された上面を有し、
前記ベース電極および前記第１の誘電体層の上にアルミニウム層を堆積するステップと、
前記アルミニウム層を酸化して前記アルミニウム層の上面に酸化アルミニウム層を形成するステップと、
前記酸化アルミニウム層の上にニオブ層を形成するステップと、
前記ニオブ層の上に誘電体ハードマスク層を形成するステップと、
前記誘電体ハードマスク層をエッチングして、ジョセフソン接合を画定する領域を除くすべての場所の前記誘電体ハードマスク層を除去してハードマスクを形成するステップと、
ＪＪ、前記ベース電極、および前記ハードマスクの上に第２の誘電体層を堆積するステップと、
前記ＪＪ、前記ベース電極、および前記ハードマスクの上にパッシベーション層を形成して、前記ＪＪおよび前記ベース電極の側面を酸化から保護するステップと、
前記第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、前記第１の接点を前記ＪＪの第１の端部に電気的に接続し、前記第２の誘電体層および前記ハードマスクを貫通する第２の接点を形成して、前記第２の接点を前記ＪＪの第２の端部に電気的に接続するステップと、
前記第１の接点と重なる第１の導電線と、前記第２の接点と重なる第２の導電線とを形成するステップとを含み、前記第１および第２の導電線は、前記第２の誘電体層の上面と整列された上面を有する、方法。 - 前記第２の接点は、前記ＪＪの直径よりも小さい直径を有する、請求項１１に記載の方法。
- 前記第１の誘電体層および前記第２の誘電体層に使用される誘電体材料は、摂氏約１６０℃の温度で誘電体の第１および第２の材料層を形成することができる材料である、請求項１１に記載の方法。
- 前記第１および第２の接点ならびに前記第１および第２の導電線はデュアルダマシンプロセスによって形成され、前記ベース電極はシングルダマシンプロセスによって形成される、請求項１４に記載の方法。
- 前記誘電体ハードマスク層の上にフォトレジスト材料層を堆積およびパターニングして前記ジョセフソン接合の領域を画定するステップと、
前記誘電体ハードマスク層を部分的にエッチングするステップと、
前記フォトレジスト材料層を除去するステップとをさらに含み、
前記誘電体マスク層をエッチングすることは、前記誘電体層を完全にエッチングして、前記ジョセフソン接合によって画定される領域を除くすべての場所の前記誘電体マスク層を除去して、ハードマスクを形成することを含む、請求項１１に記載の方法。 - 誘電体ハードマスク層を形成する前に、前記ニオブ層の上に拡散バリア層を形成するステップをさらに含む、請求項１１に記載の方法。
- 超伝導デバイス相互接続構造を形成する方法であって、
基板を覆う第１の誘電体層を形成するステップと、
前記第１の誘電体層内にニオブベース電極を形成するステップと、前記ニオブベース電極は、前記第１の誘電体層の上面に整列された上面を有し、
前記ベース電極および前記第１の誘電体層の上にアルミニウム層を堆積するステップと、
前記アルミニウム層を酸化して前記アルミニウム層の上面に酸化アルミニウム層を形成するステップと、
前記酸化アルミニウム層の上にニオブ層を形成するステップと、
前記ニオブ層の上に拡散バリア層を形成するステップと、
前記拡散バリア層の上に誘電体ハードマスク層を形成するステップと、
前記誘電体ハードマスク層の上にフォトレジスト材料層を堆積およびパターニングしてジョセフソン接合の領域を画定するステップと、
前記誘電体ハードマスク層を部分的にエッチングするステップと、
前記フォトレジスト材料層を除去するステップと、
前記誘電体ハードマスク層を完全にエッチングして、前記ジョセフソン接合によって画定される領域を除くすべての場所の前記誘電体ハードマスク層を除去してハードマスクを形成するステップと、
ＪＪ、前記ベース電極、および前記ハードマスクの上にパッシベーション層を形成して、前記ＪＪおよび前記ベース電極の側面を酸化から保護するステップと、
前記パッシベーション層の上に第２の誘電体層を堆積するステップと、
前記第２の誘電体層を貫通してベース電極に達する第１の接点を形成して、前記第１の接点を前記ＪＪの第１の端部に電気的に接続し、前記第２の誘電体層および前記ハードマスクを貫通して前記ＪＪの第２の端部に達する第２の接点を形成するステップと、
前記第１の接点と重なる第１の導電線と、前記第２の接点と重なる第２の導電線とを形成するステップとを含み、前記第１および第２の導電線は、前記第２の誘電体層の上面と整列された上面を有する、方法。 - 前記第２の接点が、前記ＪＪの直径よりも小さい直径を有する、請求項１７に記載の方法。
- 前記第１の誘電体層および前記第２の誘電体層に用いられる誘電体材料は、摂氏約１６０℃の温度で誘電体の第１および第２の材料層を形成することができる材料である、請求項１７に記載の方法。
- 前記第１および第２の接点ならびに前記第１および第２の導電線はデュアルダマシンプロセスによって形成され、前記ベース電極はシングルダマシンプロセスによって形成される、請求項１７に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/351,755 US10608159B2 (en) | 2016-11-15 | 2016-11-15 | Method of making a superconductor device |
| US15/351,755 | 2016-11-15 | ||
| PCT/US2017/058494 WO2018093544A1 (en) | 2016-11-15 | 2017-10-26 | Method of making a josephson junction based superconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019536261A true JP2019536261A (ja) | 2019-12-12 |
| JP6740472B2 JP6740472B2 (ja) | 2020-08-12 |
Family
ID=60263160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019521826A Active JP6740472B2 (ja) | 2016-11-15 | 2017-10-26 | 超伝導デバイスの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US10608159B2 (ja) |
| EP (1) | EP3542404B1 (ja) |
| JP (1) | JP6740472B2 (ja) |
| KR (1) | KR102158755B1 (ja) |
| AU (1) | AU2017360504B2 (ja) |
| CA (1) | CA3039216C (ja) |
| WO (1) | WO2018093544A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10936756B2 (en) * | 2017-01-20 | 2021-03-02 | Northrop Grumman Systems Corporation | Methodology for forming a resistive element in a superconducting structure |
| US10243132B1 (en) | 2018-03-23 | 2019-03-26 | International Business Machines Corporation | Vertical josephson junction superconducting device |
| US10672971B2 (en) * | 2018-03-23 | 2020-06-02 | International Business Machines Corporation | Vertical transmon qubit device with microstrip waveguides |
| US10256392B1 (en) | 2018-03-23 | 2019-04-09 | International Business Machines Corporation | Vertical transmon qubit device |
| US11309479B2 (en) * | 2019-12-06 | 2022-04-19 | International Business Machines Corporation | Computing devices containing magnetic Josephson Junctions with embedded magnetic field control element |
| CN111933787B (zh) * | 2020-08-20 | 2022-09-06 | 中国科学院上海微系统与信息技术研究所 | 超导连接通道及其制备方法 |
| FR3114444B1 (fr) * | 2020-09-21 | 2022-09-30 | Commissariat Energie Atomique | Puce à routage bifonctionnel et procédé de fabrication associé |
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- 2017-10-26 KR KR1020197011415A patent/KR102158755B1/ko active IP Right Grant
- 2017-10-26 WO PCT/US2017/058494 patent/WO2018093544A1/en unknown
- 2017-10-26 CA CA3039216A patent/CA3039216C/en active Active
- 2017-10-26 EP EP17794636.5A patent/EP3542404B1/en active Active
- 2017-10-26 AU AU2017360504A patent/AU2017360504B2/en active Active
- 2017-10-26 JP JP2019521826A patent/JP6740472B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| AU2017360504A1 (en) | 2019-04-18 |
| KR102158755B1 (ko) | 2020-09-23 |
| JP6740472B2 (ja) | 2020-08-12 |
| CA3039216C (en) | 2021-05-25 |
| EP3542404A1 (en) | 2019-09-25 |
| EP3542404B1 (en) | 2021-04-14 |
| US20180138389A1 (en) | 2018-05-17 |
| AU2017360504B2 (en) | 2020-04-16 |
| KR20190052108A (ko) | 2019-05-15 |
| WO2018093544A1 (en) | 2018-05-24 |
| CA3039216A1 (en) | 2018-05-24 |
| US10608159B2 (en) | 2020-03-31 |
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