KR100290789B1 - Soi구조의 반도체 집적회로 및 그 제조방법 - Google Patents
Soi구조의 반도체 집적회로 및 그 제조방법 Download PDFInfo
- Publication number
- KR100290789B1 KR100290789B1 KR1019980061844A KR19980061844A KR100290789B1 KR 100290789 B1 KR100290789 B1 KR 100290789B1 KR 1019980061844 A KR1019980061844 A KR 1019980061844A KR 19980061844 A KR19980061844 A KR 19980061844A KR 100290789 B1 KR100290789 B1 KR 100290789B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- well
- source
- region
- electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 99
- 239000010410 layer Substances 0.000 claims abstract description 75
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
Classifications
-
- H01L27/1203—
-
- H01L21/823814—
-
- H01L21/823871—
-
- H01L21/823892—
-
- H01L27/092—
Landscapes
- Thin Film Transistor (AREA)
Abstract
본 발명은 SOI 구조의 반도체 집적회로 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판, 매몰 절연층 실리콘층이 적층된 SOI 기판과, 상기 반도체 기판의 소정 부분에 형성된 제 1 웰과, 상기 제 1 웰 상부의 실리콘층에 형성되며 제 1 웰과 동일한 불순물 타입을 갖는 제 2 웰과, 상기 SOI 기판의 실리콘층 소정 부분에 형성되며 액티브 영역을 한정하는 필드 산화막과, 상기 실리콘층의 제 2 웰 상부의 소정 부분에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 제 2 웰 영역에 형성되는 소오스 드레인 영역, 및 상기 소오스 또는 드레인 영역 일측의 제 2 웰 영역에 형성되는 기판 콘택부와, 상기 실리콘층 상부에 형성되는 층간 절연막과, 상기 층간 절연막내에 형성되고, 소오스 영역, 드레인 영역, 기판 콘택부의 소정 부분이 노출시키는 콘택홀, 및 상기 콘택홀내에 형성되어, 노출된 소오스 영역, 드레인 영역 및 기판 콘택부와 각각 콘택되는 소오스 전극, 드레인 전극 및 기판 전극을 포함하며, 상기 각각 콘택홀은 상기 층간 절연막, 실리콘층 및 매몰 절연층을 관통하여, 상기 반도체 기판의 제 1 웰 영역이 오픈되도록 형성되고, 상기 소오스 전극, 드레인 전극 및 기판 전극은 상기 노출된 소오스 영역, 드레인 영역 및 기판 콘택부와 콘택됨과 동시에 제 1 웰과 각각 콘택되는 것을 특징으로 한다.
Description
본 발명은 에스오아이(silicon on insulator, 이하 SOI)구조의 반도체 집적회로 및 그 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자에 발생되는 열을 용이하게 방출시킬 수 있는 SOI 구조의 반도체 집적회로 및 그 제조방법에 관한 것이다.
반도체 집적회로, 특히 CMOS-LSI는 고속화와 집적도의 향상이 지속적으로 요구되고 있다.
현재까지의 성능 향상은 주로 스케일링(scaling)으로 달성할 수 있었다. 서브 마이크론까지는 일정의 전원 전압로 스케일링을 이룰수 있었기 때문에 동작 속도도 큰폭으로 향상시키는 것이 가능하였다. 그러나, 서브 마이크론 이하에서는 전원 전압도 저하되기 때문에, 단순 스케일링 만으로는 속도의 향상을 달성할 수 없다.
이에따라, 이러한 문제점을 해결하기 위하여 새로운 기술의 개발이 계속되고 있으며, 그 중 하나로 절연체층 상에 반도체 소자를 형성하는 반도체층이 형성된 즉, SOI 구조가 제안되었다.
도 1은 종래 기술에 다른 SOI 구조의 반도체 집적 회로의 일예를 나타낸 단면도이다.
종래에는 도 1에 도시된 바와 같이, 실리콘 기판(1) 상에 매몰 산화막(2)과 반도체층(3)이 순차적으로 적층된다. 이 반도체층(3)의 소정 부분에는 필드 산화막(4)이 형성되어, 액티브 영역이 한정된다. 액티브 영역의 소정 부분에는 게이트 절연막(5) 및 게이트 전극(6)이 배치되고, 게이트 전극(6) 양측의 액티브 영역에는 고농도 불순물이 이온 주입되어, 소오스, 드레인 영역(7a,7b)이 형성된다. 그리고, 소오스 영역(7a) 또는 드레인 영역(7b)의 일측에는 반도체층(3)의 플로팅을 방지하기 위하여, 기판 콘택부(8)가 배치된다.
반도체층(3) 상부에는 층간 절연막(9)이 형성되고, 소오스 영역(7a), 드레인 영역(7b) 및 기판 콘택부(8)이 오픈되도록 층간 절연막(9)의 소정 부분이 식각되어, 콘택홀이 형성된다.
노출된 소오스 영역(7a), 드레인 영역(7b) 및 기판 콘택부(8)와 콘택되도록 콘택홀내에 베리어 금속막(10) 및 주 금속막(11)로 된 금속 배선이 형성된다.
이러한 SOI 구조의 모스펫은 확산층의 용량이 극도로 작게 할수 있고, 실리콘층의 두께를 100nm 이하로 하는 경우 온 전류를 증대시킬 수 있다는 장점이 있다.
그러나, SOI 구조의 반도체 집적회로는 다음의 문제점이 있다.
집적회로에서는 특히, 트랜지스터 영역에는 열이 발생되고, 이 발열량은 상당하기 때문에 경우에 따라 수십 와트(watt)에 달하기도 한다. 그 때문에 집적회로 장치에서는 각각의 방열에 대한 대책이 행하여지지만, 여전히 집적회로의 온도는 수십도, 때에따라 수백도 근처까지 상승한다. 이러한 온도 상승은 집적회로의 동작에 악영향을 미친다. 즉, 캐리어의 이동도가 저하되기 때문에 트랜지스터의 온 전류가 저하되고, 금속 배선의 저항 성분이 증대하기 때문에 배선 지연이 증대된다. 이에따라, 모스펫의 문턱 전압이 저하되어, 오프 전류가 증대되기 때문에 소비 전력이 증대된다.
이때, 종래의 벌크 모스 트랜지스터는 트랜지스터에 열이 발생하는 경우 주로 반도체 기판을 통해서 칩 표면에 배치되어 있는 패키지로 배출하였다. 즉, 반도체 기판, 예를들어 실리콘 기판은 매우 열을 전달하는 속도가 빠르므로 패키지까지 빠른 속도로 열을 전달시키게 된다.
하지만, 종래의 SOI 구조의 집적회로에서는 트랜지스터 영역과 반도체 기판 사이에는 수 마이크론대의 매몰 산화막이 존재한다. 매몰 산화막, 예를들어 실리콘 산화막은 열을 전달하기 어렵고, 발생한 열은 빠르게 패키지에 도달하는 것이 불가능하므로 기판 온도가 상승한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 트랜지스터에 발생된 열을 용이하게 방출시킬 수 있는 SOI 구조의 반도체 집적회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 SOI 구조의 반도체 집적회로 제조방법을 제공하는 것이다.
도 1은 일반적인 SOI 반도체 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 SOI 구조의 반도체 집적 회로 및 그 제조방법.
(도면의 주요 부분에 대한 부호의 설명)
20 - 반도체 기판 22 - 매몰 절연층
24 - 실리콘층 25 - 필드 산화막
26, 32, 33, 35 - 마스크 패턴 27a - 제 1 웰
27b - 제 2 웰 28 - 게이트 산화막
29 - 게이트 전극 30a - 소오스 영역
30b - 드레인 영역 31 - 기판 콘택부
32 - 층간 절연막 34 - 제 1 측벽 불순물 영역
36 - 제 2 측벽 불순물 영역 37 - 베리어 금속막
38 - 주 금속막 39a - 소오스 전극
39b - 드레인 전극 39c - 기판 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 반도체 기판, 매몰 절연층 실리콘층이 적층된 SOI 기판과, 상기 반도체 기판의 소정 부분에 형성된 제 1 웰과, 상기 제 1 웰 상부의 실리콘층에 형성되며 제 1 웰과 동일한 불순물 타입을 갖는 제 2 웰과, 상기 SOI 기판의 실리콘층 소정 부분에 형성되며 액티브 영역을 한정하는 필드 산화막과, 상기 실리콘층의 제 2 웰 상부의 소정 부분에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 제 2 웰 영역에 형성되는 소오스 드레인 영역, 및 상기 소오스 또는 드레인 영역 일측의 제 2 웰 영역에 형성되는 기판 콘택부와, 상기 실리콘층 상부에 형성되는 층간 절연막과, 상기 층간 절연막내에 형성되고, 소오스 영역, 드레인 영역, 기판 콘택부의 소정 부분이 노출시키는 콘택홀, 및 상기 콘택홀내에 형성되어, 노출된 소오스 영역, 드레인 영역 및 기판 콘택부와 각각 콘택되는 소오스 전극, 드레인 전극 및 기판 전극을 포함하며, 상기 각각 콘택홀은 상기 층간 절연막, 실리콘층 및 매몰 절연층을 관통하여, 상기 반도체 기판의 제 1 웰 영역이 오픈되도록 형성되고, 상기 소오스 전극, 드레인 전극 및 기판 전극은 상기 노출된 소오스 영역, 드레인 영역 및 기판 콘택부와 콘택됨과 동시에 제 1 웰과 각각 콘택되는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 따르면, 반도체 기판, 매몰 절연층 및 실리콘층이 적층된 SOI 기판을 제공하는 단계와, 상기 실리콘층의 소정 부분에 필드 산화막을 형성하는 단계와, 상기 버퍼층의 소정 부분에 제 1 전도 타입의 불순물을 주입하여, 상기 반도체 기판과 실리콘층에 제 1 및 제 2 웰을 형성하는 단계와, 상기 제 2 웰의 소정 부분에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 제 2 웰 영역에 제 2 전도 타입의 불순물을 이온 주입하여, 소오스, 드레인 영역을 형성하는 단계와, 상기 소오스 영역 또는 드레인 영역의 일측에 제 1 전도 타입의 불순물을 주입하여 기판 콘택부를 형성하는 단계와, 상기 실리콘층 상부에 층간 절연막을 형성하는 단계와, 상기 소오스 영역, 드레인 영역, 기판 콘택부를 노출시킴과 동시에 및 그 하부의 제 1 웰이 각각 노출되도록 층간 절연막, 실리콘층, 매몰 절연층을 식각하여 콘택홀을 형성하는 단계와, 상기 각각의 콘택홀 내벽 및 저면에 소정의 불순물을 주입하여 측벽 불순물 영역을 형성하는 단계, 및 상기 소오스 영역, 드레인 영역 및 기판 콘택부가 노출된 각각의 콘택홀 내에 소오스 전극, 드레인 전극 및 기판 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, SOI 구조의 반도체 집적 회로에서, 소오스 전극, 드레인 전극 및 기판 전극을 매몰 절연층을 관통하여 웰이 형성된 반도체 기판과 콘택되도록 형성한다.
이에따라, 실리콘층에서 발생된 열은 열전달 특성이 우수한 웰이 형성된 반도체 기판쪽으로 흐르게 되어 용이하게 분산된다.
따라서, 기판 온도 상승으로 인한 반도체 집적회로의 신뢰성 저하를 방지할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명의 일실시예에 따른 SOI 구조의 반도체 집적회로 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(20), 매몰 절연층(22) 및 실리콘층(24)이 순차적으로 적층된 SOI 기판(100)이 제공된다. 이때, SOI 기판(100)은 공지된 본딩 방식, 또는 SIMOX(Separation by Implanted OXygen) 방식으로 형성될 수 있다. 이때, 매몰 절연층(22)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 그다음, 실리콘층(24)의 소정 부분에 공지의 로코스(LOCOS) 방법, 트랜치(trench) 방법등을 이용하여 필드 산화막(25)을 형성하여, 액티브 영역을 한정한다. 그후, 실리콘층(24) 상부에 포토레지스트막을 도포한다음, 선택적으로 노광 및 현상하여, 웰 형성용 제 1 마스크 패턴(26)을 형성한다. 그런다음, 노출된 SOI 기판에 웰 형성용 불순물 이온이 이온 주입된다. 이때, 웰 형성용 불순물은 P형 또는 N형일 수 있으며, 본 실시예에서는 P웰을 예를들어 설명한다. 또한, 웰 형성용 불순물은 매몰 절연층(22) 하부의 반도체 기판(20)까지 불순물이 도달할 수 있도록 높은 에너지로 주입된다. 이에따라, 반도체 기판(20) 및 실리콘층(24)에 웰(27a,27b)이 형성된다. 여기서, 반도체 기판(20)에 형성되는 웰을 제 1 웰(27a)이라 하고, 실리콘층(24)에 형성되는 웰을 제 2 웰(27b)이라 한다. 그후, 제 1 마스크 패턴(26)은 공지의 방식으로 제거된다.
그리고나서, 도 2b에 도시된 바와 같이, 액티브 영역의 소정 부분에 게이트 절연막(28)과 게이트 전극(29)을 형성한다. 이어, 게이트 전극(29) 양측의 액티브 영역에 상기 웰(27a,27b)을 형성하는 이온과 반대 타입의 불순물 예를들어 N형 불순물을 이온 주입하여, 소오스, 드레인 영역(30a,30b)을 형성한다. 그리고나서, 소오스 또는 드레인 영역(30a,30b) 일측의 액티브 영역에 웰(27a,27b)과 동일한 불순물 예를들어, 고농도 P형의 불순물을 이온 주입하여, 기판 콘택부(31)를 형성한다. 여기서, 기판 콘택부(31)는 상기 제 2 웰(27b)이 플로팅되는 것을 방지하는 역할을 한다. 그후에, 실리콘층(24) 상부에 층간 절연막(32)을 증착한다음, 소오소, 드레인 영역(30a,30b) 및 기판 콘택부(31)가 노출되도록 층간 절연막(32)의 소정 부분을 식각하여, 제 1 콘택홀(h1)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 제 1 콘택홀(h1)이 형성된 층간 절연막(32)을 마스크로 하여, 반도체 기판(20)의 제 1 웰(27a)이 노출되도록 실리콘층(24), 매몰 절연층(22) 및 반도체 기판(20)의 소정 부분을 식각하여, 제 2 콘택홀(h2)을 형성한다. 이때, 제 2 콘택홀(h2)의 측벽 부분을 통하여, 소오스, 드레인 영역(30a,30b) 및 기판 콘택부(31)의 일부가 노출된다.
그후, 도 2d에서와 같이, 층간 절연막(32) 상부에 상기 소오스, 드레인 영역(30a,30b)을 노출시키는 제 2 콘택홀(h2)들이 오픈되도록 제 2 마스크 패턴(33)을 형성한다. 이어서, 제 2 콘택홀(h2) 내벽 및 저면에 상기 소오스, 드레인 영역(30a,30b)을 구성하는 불순물과 동일한 타입의 불순물을 이온 주입하여, 제 2 콘택홀(h2) 내벽 및 저면에 제 1 측벽 불순물 영역(34)을 형성한다. 이때, 제 1 측벽 불순물 영역(34)을 형성하기 위한 불순물은 좌우 방향으로 1 내지 45도 틸트시켜서 주입함이 바람직하다.
그 다음, 제 2 마스크 패턴(33)을 제거한다음, 도 2e에 도시된 바와 같이, 기판 콘택부(31)를 노출시키는 제 2 콘택홀(h2)이 오픈되도록 제 3 마스크 패턴(35)을 형성한다. 그후에 노출된 제 2 콘택홀(h2)의 내벽 및 저면에 상기 기판 콘택부(31)를 구성하는 불순물과 동일한 타입을 가진 불순물을 이온 주입하여, 제 2 측벽 불순물 영역(36)을 형성한다. 이때의 이온 주입 역시, 1 내지 45도 정도 틸트 시켜서 이온 주입함이 바람직하다.
그런다음, 도 2f에 도시된 바와 같이, 제 3 마스크 패턴(35)을 공지의 방법으로 제거한다. 이어, 상기 각각의 제 2 콘택홀(h)내에 측벽 불순물 영역(34,36)과 콘택되도록 베리어 금속막(37)과 주 금속막(38)을 형성한다음, 소정 부분 패터닝하여, 소오스 전극(39a), 드레인 전극(39b) 및 기판 전극(39c)을 형성한다.
이러한 구성을 갖는 본 발명은 소오스 전극(39a), 드레인 전극(39b) 및 기판 전극(39c)이 모두 매몰 절연층(22)을 관통하여 반도체 기판(20)과 접속되어 있다. 이에따라, 집적회로가 형성되는 실리콘층(24)에 집적회로의 동작으로 열이 발생되어도, 실리콘 재질로 된 반도체 기판(20)으로 빠지게 되어, 열이 쉽게 분산된다.
더욱이, 전극들(39a,39b,39c)이 콘택되는 반도체 기판(20)에는 더욱 열 전달 특성이 우수하도록 웰이 형성되어 있으므로, 실리콘층에서 발생된 열이 더욱 효과적으로 방출된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, SOI 구조의 반도체 집적 회로에서, 소오스 전극, 드레인 전극 및 기판 전극을 매몰 절연층을 관통하여 웰이 형성된 반도체 기판과 콘택되도록 형성한다.
이에따라, 실리콘층에서 발생된 열은 열전달 특성이 우수한 웰이 형성된 반도체 기판쪽으로 흐르게 되어 반도체 기판 바깥으로 용이하게 분산된다.
따라서, 기판 온도 상승으로 인한 반도체 집적회로의 신뢰성 저하를 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 반도체 기판, 매몰 절연층 및 실리콘층이 적층된 SOI 기판;상기 반도체 기판의 소정 부분에 형성된 제 1 웰;상기 제 1 웰 상부의 실리콘층에 형성되며 제 1 웰과 동일한 불순물 타입을 갖는 제 2 웰;상기 SOI 기판의 실리콘층 소정 부분에 형성되며 액티브 영역을 한정하는 필드 산화막;상기 실리콘층의 제 2 웰 상부의 소정 부분에 형성되는 게이트 전극;상기 게이트 전극 양측의 제 2 웰 영역에 형성되는 소오스 드레인 영역;상기 소오스 또는 드레인 영역 일측의 제 2 웰 영역에 형성되는 기판 콘택부;상기 실리콘층 상부에 형성되는 층간 절연막;상기 층간 절연막내에 형성되고, 소오스 영역, 드레인 영역, 기판 콘택부의 소정 부분이 노출시키는 콘택홀; 및상기 콘택홀내에 형성되어, 노출된 소오스 영역, 드레인 영역 및 기판 콘택부와 각각 콘택되는 소오스 전극, 드레인 전극 및 기판 전극을 포함하며,상기 각각 콘택홀은 상기 층간 절연막, 실리콘층 및 매몰 절연층을 관통하여, 상기 반도체 기판의 제 1 웰 영역이 오픈되도록 형성되고,상기 소오스 전극, 드레인 전극 및 기판 전극은 상기 노출된 소오스 영역, 드레인 영역 및 기판 콘택부와 콘택됨과 동시에 제 1 웰과 각각 콘택되는 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 1 항에 있어서, 상기 소오스, 드레인 영역은 상기 제 1 및 제 2 웰과 반대의 불순물 타입을 갖는 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 2 항에 있어서, 상기 기판 콘택부는 상기 제 2 웰과 동일한 불순물 타입을 갖는 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 1 항에 있어서, 상기 콘택홀의 내벽 및 저면에는 측벽 불순물 영역이 더 형성되어 있는 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 4 항에 있어서, 상기 소오스, 드레인 영역을 노출시키는 콘택홀의 측벽 불순물 영역은 상기 소오스, 드레인 영역과 동일한 불순물 타입을 갖는 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 3 항 또는 제 5 항에 있어서, 상기 기판 콘택부를 노출시키는 콘택홀의 측벽 불순물 영역은 상기 기판 콘택부와 동일한 불순물 타입을 갖는 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 1 항에 있어서, 상기 매몰 절연층은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 제 1 항에 있어서, 상기 소오스 전극, 드레인 전극 및 기판 전극은 베리어 금속막과 금속 배선막의 적층 구조로 된 것을 특징으로 하는 SOI 구조의 반도체 집적회로.
- 반도체 기판, 매몰 절연층 및 실리콘층이 적층된 SOI 기판을 제공하는 단계;상기 실리콘층의 소정 부분에 필드 산화막을 형성하는 단계;상기 반도체 기판 및 실리콘층의 소정 부분에 제 1 전도 타입의 불순물을 주입하여, 상기 반도체 기판에 제 1 웰을 형성하고, 실리콘층에 제 2 웰을 형성하는 단계;상기 제 2 웰의 소정 부분에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 제 2 웰 영역에 제 2 전도 타입의 불순물을 이온 주입하여, 소오스, 드레인 영역을 형성하는 단계;상기 소오스 영역 또는 드레인 영역의 일측에 제 1 전도 타입의 불순물을 주입하여 기판 콘택부를 형성하는 단계;상기 실리콘층 상부에 층간 절연막을 형성하는 단계;상기 소오스 영역, 드레인 영역, 기판 콘택부를 노출시킴과 동시에 그 하부의 제 1 웰이 각각 노출되도록 층간 절연막, 실리콘층, 매몰 절연층을 식각하여 콘택홀을 형성하는 단계;상기 각각의 콘택홀 내벽 및 저면에 소정의 불순물을 주입하여 측벽 불순물 영역을 형성하는 단계; 및상기 소오스 영역, 드레인 영역 및 기판 콘택부가 노출된 각각의 콘택홀 내에 소오스 전극, 드레인 전극 및 기판 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 구조의 반도체 집적회로의 제조방법.
- 제 9 항에 있어서, 상기 콘택홀을 형성하는 단계는, 상기 소오스 영역, 드레인 영역 및 기판 콘택부가 각각 노출되도록 층간 절연막을 패터닝하는 단계; 상기 층간 절연막을 마스크로 하여, 노출된 실리콘층, 매몰 절연층을 패터닝하는 단계를 포함하는 것을 SOI 구조의 반도체 집적회로의 제조방법.
- 제 9 항에 있어서, 상기 콘택홀 내벽 및 저면에 불순물을 이온 주입하는 단계에서, 상기 소오스, 드레인 영역을 노출시키는 콘택홀에 불순물을 이온 주입할때는 상기 소오스, 드레인 영역의 불순물 타입과 동일한 타입의 불순물을 주입하는 것을 특징으로 하는 SOI 구조의 반도체 집적회로의 제조방법.
- 제 9 항에 있어서, 상기 콘택홀 내벽 및 저면에 불순물을 이온 주입하는 단계에서, 상기 기판 콘택부를 노출시키는 콘택홀에 불순물을 이온 주입할때는 상기 기판 콘택부의 불순물 타입과 동일한 타입의 불순물을 주입하는 것을 특징으로 하는 SOI 구조의 반도체 집적회로의 제조방법.
- 제 11 항 또는 제 12 항에 있어서, 상기 콘택홀 내벽 및 저면에 불순물 주입하는 단계시 좌우 방향으로 1 내지 45도 틸트시켜서 이온 주입하는 것을 특징으로 하는 SOI 구조의 반도체 집적회로의 제조방법.
- 제 9 항에 있어서, 상기 소오스 전극, 드레인 전극 및 기판 전극을 형성하는 단계는 상기 콘택홀내에 베리어 금속막을 형성하는 단계와 상기 베리어 금속막 상부에 주 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 구조의 반도체 집적회로의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061844A KR100290789B1 (ko) | 1998-12-30 | 1998-12-30 | Soi구조의 반도체 집적회로 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061844A KR100290789B1 (ko) | 1998-12-30 | 1998-12-30 | Soi구조의 반도체 집적회로 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000045286A KR20000045286A (ko) | 2000-07-15 |
| KR100290789B1 true KR100290789B1 (ko) | 2001-07-12 |
Family
ID=19568541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061844A KR100290789B1 (ko) | 1998-12-30 | 1998-12-30 | Soi구조의 반도체 집적회로 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100290789B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038507A (ko) | 2002-11-01 | 2004-05-08 | 한국전자통신연구원 | 실리콘온인슐레이터 기판을 이용한 열 방출 구조를 가진반도체 장치 및 그의 제조방법 |
| KR102495516B1 (ko) * | 2018-05-08 | 2023-02-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-12-30 KR KR1019980061844A patent/KR100290789B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000045286A (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6762477B2 (en) | Semiconductor device | |
| JP3647676B2 (ja) | 半導体装置 | |
| US7439112B2 (en) | Semiconductor device using partial SOI substrate and manufacturing method thereof | |
| US6531356B1 (en) | Semiconductor devices and methods of manufacturing the same | |
| KR100230799B1 (ko) | 절연막 터널링 트랜지스터의 제조방법 | |
| KR0159141B1 (ko) | 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법 | |
| US20030155615A1 (en) | Structure of a semiconductor integrated circuit and method of manufacturing the same | |
| KR100290789B1 (ko) | Soi구조의 반도체 집적회로 및 그 제조방법 | |
| US5159417A (en) | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof | |
| US5933736A (en) | Method of manufacturing a semiconductor device | |
| US6597038B1 (en) | MOS transistor with double drain structure for suppressing short channel effect | |
| US5122855A (en) | Semiconductor device with latch-up prevention structure | |
| KR100307828B1 (ko) | 반도체소자의 제조방법 | |
| KR100505400B1 (ko) | 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법 | |
| KR100291517B1 (ko) | 에스오아이 구조의 반도체 집적회로 및 그 제조방법 | |
| KR100713904B1 (ko) | 반도체소자의 제조방법 | |
| KR100332473B1 (ko) | 반도체소자및그를이용한소자분리방법 | |
| JPS60154671A (ja) | 半導体装置 | |
| KR100548536B1 (ko) | 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법 | |
| KR100201779B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100239421B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100533395B1 (ko) | 버티컬 트랜지스터 제조방법 | |
| KR0151198B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR20000006396A (ko) | 반도체장치및그제조방법 | |
| US6057201A (en) | Method of producing a transistor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |