JP2004528731A - 低減された接合容量を有するsoiデバイス - Google Patents
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Abstract
【課題】小さい領域接合容量と大きいバック・ゲート容量を有するSOI FETを提供すること。
【解決手段】シリコン・オン・インシュレータ(SOI)電界効果トランジスタ(FEI)は、ドープされた領域とドープされていない領域を有する埋め込み酸化物層の上にシリコン層を有するシリコン基板を具備する。ドープされた領域はドープされていない領域の誘電率と異なる誘電率を有する。本体もシリコン層内部にあり、シリコン層内部でソース/ドレインを分離する。ソース/ドレインはドープされた領域を覆って配置されかつ本体はドープされていない領域を覆って配置される。ゲート絶縁膜は本体の上にあり、ゲート導体はゲート絶縁膜の上にある。
【解決手段】シリコン・オン・インシュレータ(SOI)電界効果トランジスタ(FEI)は、ドープされた領域とドープされていない領域を有する埋め込み酸化物層の上にシリコン層を有するシリコン基板を具備する。ドープされた領域はドープされていない領域の誘電率と異なる誘電率を有する。本体もシリコン層内部にあり、シリコン層内部でソース/ドレインを分離する。ソース/ドレインはドープされた領域を覆って配置されかつ本体はドープされていない領域を覆って配置される。ゲート絶縁膜は本体の上にあり、ゲート導体はゲート絶縁膜の上にある。
Description
【技術分野】
【0001】
本発明はSOI(silicon-on-insulator)電界効果トランジスタ(FET)の分野に関する、より具体的には削減された接合領域容量を有するSOI FETおよび前記デバイスの形成方法に関する。
【背景技術】
【0002】
SOI技術において、薄いシリコン層が酸化シリコンのような絶縁層を覆って形成され、同様に酸化シリコンが基板を覆って形成される。この絶縁層は良く埋め込み酸化物層(BOX)あるいは単にBOXと呼ばれる。トランジスタのソースとドレインは、たとえばソースとドレイン間の本体(body)領域を有する薄いシリコン層に、Nおよび/もしくはPドーパントをイオン注入して形成される。ゲートが本体領域の上に、たとえば薄いシリコンの上面にゲート絶縁膜と導体を堆積し、その後のフォトリソグラフィーによるパターニングおよびエッチングによって形成される。
【0003】
SOI技術で形成されるFETはバルク・シリコン技術を用いて形成されるFETに対して特筆すべき利点を有する。SOI技術の利点の中には、短チャネル効果の低減、より小さい寄生容量およびドレインのオン電流の増加がある。しかしながら、SOI FETの領域寸法が利用できるまでより小さく縮小されると、たとえば縮小されたデバイスの削減された領域接合容量が、BOXが縮小(薄く)されるのにつれて増加する。増加された領域接合容量がデバイス性能の劣化を引き起こす。
【0004】
図1を参照すると、各種のアクティブおよび寄生キャパシタを示すSOI FETの部分的な断面図が図1である。FET100は、シリコン基板105と、基板上に形成されたBOX110と、BOXの上に形成された薄いシリコン層115とを含む。FET100はシリコン層115内部に形成されたソース/ドレイン120と、シリコン層内部に同様に形成され、ソース/ドレインを分離する本体領域125とをさらに含む。FET100はゲート絶縁膜130、ゲート導体135、およびゲート導体135の側壁145の上に形成された側壁スペーサ140をさらに含む。シリコン層115の上面150から、シリコン層を抜けてBOX110へ伸長される浅いトレンチ分離(STI)155がある。
【0005】
アクティブおよび寄生キャパシタは次のように配置される。フロント・ゲート・キャパシタ160がゲート導体135と本体領域125の間に存在する。フロント・ゲート・キャパシタ160のための誘電体がゲート絶縁膜130である。領域接合キャパシタ165が各ソース/ドレイン120と基板105の間に存在する。バック・ゲート・キャパシタ170が本体領域125と基板105の間に存在する。領域接合キャパシタ165とバック・ゲート・キャパシタ170のための絶縁膜がBOX110である。これらのキャパシタ各々の容量は既知の式で与えられる。
C=ε0εox/Tox
ここでCが容量、ε0が自由空間の誘電率、εoxが絶縁膜の誘電率、およびToxが絶縁膜の厚みである。オン電流を増加しオフ電流を減少させるためには、フロント・ゲート・キャパシタ160は大きいことが望ましい。これはゲート絶縁膜130の厚みを減らすことによってあるいはゲート絶縁膜に高誘電率の材料を用いることによって達成できる。上述の理由に対して領域接合キャパシタ165は小さいことが望ましい。しかしながら、バック・ゲート・キャパシタ170は同時に大きいことが望ましい。大きなバック・ゲート・キャパシタ170が望ましい理由はオフ電流を改善して閾値電圧制御を制御することである。領域接合キャパシタ165とバック・ゲート・キャパシタ170のための絶縁膜がBOX110であるので、領域接合キャパシタとバック・ゲート・キャパシタを同時に最適化できる可能性がないのは明らかである。
【0006】
各種のアクティブおよび寄生キャパシタを示すダブルBOX型SOI FETの部分的な断面図が図2である。図2の目的はダブルBOX型SOIデバイスが単一のBOXデバイスに対して上述した問題をやはり有することを示すことである。FET200はシリコン基板205、基板上に形成された厚い第1のBOX210、第1のBOXの上に約10×18乃至約10×19原子/cm3ドープされた薄い第1のシリコン層215、第1のシリコン層上に形成された薄い第2のBOXおよび第2のBOXの上に形成された薄い第2のシリコン層225を含む。FET200は第2のシリコン層225の内部に形成されたソース/ドレイン230および第2のシリコン層の内部に同様に形成されソース/ドレインを分離する本体領域235をさらに含む。FET200はゲート絶縁膜240、ゲート導体245およびゲート導体245の側壁255上に形成された側壁スペーサ250をさらに含む。シリコン層225の上面255から、第2のシリコン層を抜け、第2のBOX220を抜け、第1のシリコン層215を抜けて第1のBOX210へ伸長されるSTI260がある。
【0007】
アクティブおよび寄生キャパシタは次のように配置される。フロント・ゲート・キャパシタ265がゲート245と本体領域235の間に存在する。フロント・ゲート・キャパシタ265のための誘電体がゲート絶縁膜240である。領域接合キャパシタ270が各ソース/ドレイン230と第1のシリコン層215の間に存在する。バック・ゲート・キャパシタ275が本体領域235と第1のシリコン層215の間に存在する。領域接合キャパシタ270とバック・ゲート・キャパシタ275のための絶縁膜が第2のBOX220である。基板キャパシタ280が第1のシリコン層215と基板205の間に存在する。基板キャパシタ280のための絶縁膜が第1のBOX210である。第1のBOX210は基板キャパシタ280の容量を減らすために厚い可能性がある一方、ここで再び領域接合キャパシタ270とバック・ゲート・キャパシタ275のための絶縁膜が第2のBOX220であるので、領域接合キャパシタとバック・ゲート・キャパシタを同時に最適化できる可能性がないのは明らかである。
【発明の開示】
【発明が解決しようとする課題】
【0008】
従って、縮小時にSOI技術の全てのメリットを確保するために、小さい領域接合容量と大きいバック・ゲート容量を有するSOI FETを形成する方法が必要となる。
【課題を解決するための手段】
【0009】
本発明の第1の側面は半導体構造であり、絶縁層は第1および第2の領域を有し、第1の誘電率を有する前記第1の絶縁層領域と、第1の誘電率と異なる第2の誘電率を有する前記第2の絶縁層領域とを含む絶縁層を具備する。
【0010】
本発明の第2の側面はSOI FETであり、ドープされた領域とドープされていない領域を有する埋め込み酸化物層の上にシリコン層を有するシリコン基板であって、ドープされていない領域はドープされた領域の誘電率と異なる誘電率を有するシリコン基板と、シリコン層内部のソース/ドレインであってシリコン層内部の本体によって分離され、ソース/ドレインはドープされた領域を覆って配置されかつ本体はドープされていない領域を覆って配置されるソース/ドレインと、本体上のゲート絶縁膜とゲート絶縁膜上のゲート導体とを具備する。
【0011】
本発明の第3の側面は半導体構造を形成する方法であり、絶縁層を準備する工程と、絶縁層内部に第1の領域を形成する工程であって、第1の領域は第1の誘電率を有する工程と、第2の絶縁層内部に第2の領域を形成する工程であって、第2の領域は第1の誘電率と異なる第2の誘電率を有する工程とを含む。
【0012】
本発明の第4の側面はSOI FETを形成する方法であり、埋め込み酸化物層の上にシリコン層を有するシリコン基板を準備する工程と、シリコン層の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート導体を形成する工程と、シリコン層内部にソース/ドレインを形成する工程であって、ソース/ドレインはシリコン層中の本体によって分離され、本体はゲートの下に配置される工程と、埋め込み酸化物層内部にドープされた領域を形成する工程であって、ドープされた領域はソース/ドレインの下に配置され埋め込み酸化物層のドープされていない領域の誘電率と異なる誘電率を有する工程とを含む。
【発明を実施するための最良の形態】
【0013】
本発明の特徴は特許請求の範囲に述べられている。しかしながら、発明自体は例示された実施形態の以下の詳細な記述を参照し、図とあわせて読むことによって最も良く理解できるであろう。
【0014】
図3乃至図7を参照すると、本発明の第1の実施形態に基づくSOI FETデバイスの形成の部分断面図が示してある。形成方法は図3において、薄いシリコン層310と基板の間に形成されるBOX305を有するシリコン基板300から開始する。シリコン層310の上面315からシリコン層を抜けてBOX304へ延長されるのがSTI320である。STI320はフォトリソグラフィー工程とその後のシリコン基板300の反応性イオン・エッチング(RIE)によって形成され、BOX305に至るまでトレンチを形成し、その後の絶縁層の堆積により該形成されたトレンチを充填し、その後化学機械式研磨(CMP)プロセスによって平坦化し上面315が形成される。一例において、BOX315は酸素のイオン注入によって形成されかつ約50乃至500Åの厚みの酸化シリコンを含み、かつシリコン層310は約50乃至500Åの厚みで約1016乃至1018原子/cm3のPもしくはNドープが行われる。上面315の上に形成されるのがゲート絶縁膜325である。一例において、ゲート絶縁膜325は、熱酸化もしくは化学的気相堆積法(CVD)によって形成され約10Å乃至50Åの厚みの二酸化シリコンである。別の例として、ゲート絶縁膜325は熱酸化に続いてリモート・プラズマ窒化(RPN)あるいは非結合プラズマ窒化(DPN)によって酸化物の窒化によって形成される窒化酸化(オキシナイトライド)シリコンである。さらに別の例として、ゲート絶縁膜325はCVDによって形成される酸化アルミニウムあるいは酸化ハフニウムのような高誘電率(高k)材料である。ゲート絶縁膜325の上に形成されるのはゲート導体330であり、ゲート導体の上に形成されるのはハード・マスク335である。一例として、ゲート導体はCVDによって形成されたポリシリコンでかつ約500Å乃至2000Åの厚みを有し、ハード・マスク335は酸化またはCVDによって形成された酸化シリコン、CVDまたはその組み合わせによって形成された窒化シリコンであって、かつ約100Å乃至1000Åの厚みを有する。ハード・マスク335は図6および以下の記述に示すように、その後のイオン注入プロセスがゲート導体330あるいはゲート絶縁層325へ浸透するのを避けるために用いられる。ハード・マスク335の上に形成されるのはフォトレジスト340である。フォトレジスト340はFETゲート・パターンをパターン化されかつSTI320の間のシリコン層310を覆って配置される。
【0015】
図4において、フォトレジスト340のパターンはRIEプロセスによってゲート導体330とハード・マスク335に転写され、次にフォトレジストが除去される。側壁スペーサ345がゲート330/ハード・マスク335の側壁350の上に形成される。側壁スペーサ345は誘電体の共形堆積法とその後のRIEプロセスによって形成され得る。一例において、側壁スペーサ345は窒化シリコンであり、かつ側壁スペーサ345/ゲート絶縁膜325の界面360の所で約100乃至2000Åの幅である。
【0016】
図5において、ソース/ドレイン365はシリコン層310の内部に約1019乃至1021原子/cm3濃度のPまたはNドーパントのイオン注入とその後のアニール(焼なまし)プロセスによって形成される。側壁スペーサ345はゲート330の下のソース/ドレインの伸長を制限する。ソース/ドレイン365とゲート下部330間のシリコン層310の領域がここで本体領域370である。明らかに、PFETに対して、ソース/ドレイン領域365はドープP型でかつ本体領域は370はN型であり、一方NFETに対して、ソース/ドレイン領域365はドープN型でかつ本体領域はP型である。図5は完全空乏状態のデバイスを示しているように見えるが、部分的空乏状態のデバイスを示すのにも同様に適当である。
【0017】
図6において、フッ素イオン注入が実施され、フッ素含有量の多い(フッ素リッチな)酸化物領域375がBOX305中に生成される。側壁スペーサ345ははゲート330下のフッ素リッチな酸化物領域375の伸長を制限する。フッ素イオン注入は注入プロファイルのピークがBOX305内部に位置し、かつ図7および以下の記述で示されたアニール工程後にBOX305の誘電率を約5乃至25%下げるのに充分な注入量(ドーズ量)になるエネルギーで実施される。一例において、フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される。
【0018】
図7において、フッ素を活性化するために、窒素あるいは他の不活性ガスの下で、600乃至1100℃のアニールが行われる。 フッ素の活性化はフッ素を酸化シリコン格子へ導入し、フッ素化BOX380を生成する。フッ素化BOX380は本体370の下にかなりの量、伸長されることはない。一例として、BOX305は誘電率3.9を有しフッ素化BOX380は約3.7乃至2.9の誘電率を有する。図1と図7を参照すると、BOX305とフッ素化BOX380のToxは同じであるがBOX305のε尾oxがフッ素化BOX380のεoxより大きいので、ソース/ドレイン365、フッ素化BOX380および基板300から形成される領域接合キャパシタの容量は本体370、BOX305および基板300から形成されるバック・ゲート・キャパシタの容量より小さい。
【0019】
図8は本発明の第1の実施形態に基づいて形成されるダブルBOX型SOI FETの部分断面図を示し、BOX305とフッ素化BOX380の下にある第2のシリコン層385および第2のシリコン層と基板300の間にある第2のBOX390が追加されていることを除いて図7と類似している。加えて、STI320はフッ素化BOX380を抜け、第2のシリコン層385抜け第2のBOX390まで伸長している。
【0020】
図9乃至図14は本発明の第2の実施形態に基づくSOI FETの形成を示す部分断面図である。図9乃至図11は上述した図3乃至図5に類似している。形成方法は図9において、薄いシリコン層410と基板の間に形成されるBOX405を有するシリコン基板400から開始する。シリコン層410の上面415からシリコン層を抜けてBOX405へ延長されるのがSTI420である。一例において、BOX405は約50乃至500Åの厚みの酸化シリコンを含み、かつシリコン層410は約50乃至500Åの厚みで約1015乃至1018原子/cm3のPもしくはNドープが行われる。上面415の上に形成されるのはゲート絶縁膜425である。一例において、ゲート絶縁膜425は二酸化シリコンで約10乃至50Åの厚みを有する。ゲート絶縁膜415の上に形成されるのはゲート導体430であり、ゲート導体の上に形成されるのはハード・マスク435である。一例として、ゲート導体430はポリシリコンでかつ約500乃至2000Åの厚みを有し、ハード・マスク435は酸化シリコン、窒化シリコン、もしくはその組み合わせで、かつ約100乃至1000Åの厚みを有する。ハード・マスク435は図13および以下の記述に示すように、その後のイオン注入プロセスがゲート導体430あるいはゲート絶縁層425へ浸透するのを避けるために用いられる。ハード・マスク435の上に形成されるのはフォトレジスト440である。フォトレジスト440はFETゲート・パターンをパターン化されかつSTI420の間のシリコン層410を覆って配置される。
【0021】
図11において、ソース/ドレイン465はシリコン層410の内部に約1019乃至1021原子/cm3濃度のPまたはNドーパントのイオン注入とその後のアニール・プロセスによって形成される。側壁スペーサ445はゲート430の下のソース/ドレイン465の伸長を制限する。ソース/ドレイン465とゲート下部430間のシリコン層410の領域がここで本体領域470である。図11は完全空乏状態のデバイスを示しているように見えるが、同様に部分的空乏状態のデバイスを示すにも適当である。
【0022】
図12において、第2の側壁スペーサ475は第1の側壁スペーサ445の側面480の上に形成される。一例において、第2の側壁スペーサ475は窒化シリコンでかつ第2の側壁スペーサ475/ゲート絶縁膜425の界面485の所で約100乃至2000Åの幅である。
【0023】
図13において、フッ素イオン注入が実施され、フッ素含有量の多い(フッ素リッチな)酸化物領域490がBOX405中に生成される。フッ素イオン注入は注入プロファイルのピークがBOX405内部に位置し、かつ図7および以下の記述で示されたアニール工程後にBOX405の誘電率を約5乃至25%下げるのに充分な注入量(ドーズ量)になるエネルギーで実施される。一例において、フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される。
【0024】
図14において、フッ素を活性化するために、窒素あるいは他の不活性ガスの下で、600乃至1100℃のアニールが行われる。フッ素の活性化はフッ素を酸化シリコン格子へ導入し、フッ素化BOX495を生成する。フッ素化BOX495は本体470の下にかなりの量、伸長されることはない。一例として、BOX405は誘電率3.9を有しフッ素化BOX495は約3.7乃至2.9の誘電率を有する。図2と図14を参照すると、BOX405とフッ素化BOX495のToxは同じであるがBOX405のεoxがフッ素化BOX495のεoxより大きいので、ソース/ドレイン465、フッ素化BOX495および基板400から形成される領域接合キャパシタの容量は本体470、BOX405および基板400から形成されるバック・ゲート・キャパシタの容量より小さい。
【0025】
図15は本発明の第2の実施形態に基づいて形成されるダブルBOX型SOI FETの部分断面図を示し、BOX405とフッ素化BOX495下にある第2のシリコン層500および第2のシリコン層と基板400の間にある第2のBOX505が追加されていることを除いて図13と類似している。加えて、STI420はフッ素化BOX495を抜け、第2のシリコン層500を抜け、第2のBOX505まで延長している。
【0026】
図16は本発明の第3の実施形態に基づくSOI FETの形成を示す部分断面図である。図16は図6および上述したプロセスを置き換えることを意図している。加えて、ハード・マスク335の形成工程は排除される。図16において、第2のフォトレジスト層510がゲート330およびゲート絶縁膜325の上面515の上に形成される。フォトレジスト510は図3に示されたFETゲート・パターンよりやや大きくパターン化され、かつ側壁520がスペーサ345とSTI320の間のソース/ドレイン365を覆って配置されるように配置される。この実施形態は特に長いゲート長を有する大きなFETデバイスに特に好適である。
【0027】
第2のフォトレジスト510の側壁520はゲート330下のフッ素リッチ酸化膜領域375の伸長を制限する。フッ素イオン注入は注入プロファイルのピークがBOX305内部に位置し、かつ図7で示されたアニール工程後にBOX305の誘電率を約5乃至25%下げるのに充分な注入量(ドーズ量)になるエネルギーで実施される。一例において、フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される。
【0028】
本発明による上述の実施形態は本発明の理解のために記述されている。本発明はここで記述された特定の実施形態に対するものではなく、本発明の範囲から逸脱することなくここで当業者には明らかなように多くの変更、再配列および置き換えが可能であることは理解できるであろう。たとえば、本発明はフッ素イオン注入とアニール工程が隆起した(raised)ソース/ドレインFETの形成の前後に実施される隆起したソース/ドレインFETに適用できる。加えて、フッ素イオン注入とアニール工程がフッ素イオン注入とアニール工程後にゲートを置き換え、次にソース/ドレインのスペーサのイオン注入とアニール工程を実施することによって、ソース/ドレインの形成前に実施でき得る。
【図面の簡単な説明】
【0029】
【図1】各種のアクティブおよび寄生キャパシタを示すSOI FETの部分断面図である。
【図2】各種のアクティブおよび寄生キャパシタを示すダブルBOX型SOI FETの部分断面図である。
【図3】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図4】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図5】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図6】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図7】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図8】本発明の第1の実施形態に基づくダブルBOX型SOI FET形成を示す部分断面図である。
【図9】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図10】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図11】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図12】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図13】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図14】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図15】本発明の第2の実施形態に基づくダブルBOX型SOI FET形成を示す部分断面図である。
【図16】本発明の第3の実施形態に基づくSOI FET形成を示す部分断面図である。
【符号の説明】
【0030】
100、200 電界効果トランジスタ(FET)
105、205、300、400 シリコン基板
110、210、305、315、405 埋め込み酸化物層(BOX)
115、310、410 シリコン層
120、230、365、465 ソース/ドレイン
125、370、470 本体領域
130、240、325、415、425 ゲート絶縁膜
135、245、330、430 ゲート導体
140、250、345 側壁スペーサ
145、520 側壁
155、320、420 浅いトレンチ分離(STI)
160、265 フロント・ゲート・キャパシタ
165、270 領域接合キャパシタ
170、275 バック・ゲート・キャパシタ
210 第1のBOX
215 第1のシリコン層
220、390、505 第2のBOX
225、385、500 第2のシリコン層
280 基板キャパシタ
335、435 ハード・マスク
340、440 フォトレジスト
360 界面
375、490 フッ素リッチな酸化物領域
380、495 フッ素化BOX
415、515 ゲート絶縁膜の上面
445 第1の側壁スペーサ
475 第2の側壁スペーサ
480 側面
510 第2のフォトレジスト
【0001】
本発明はSOI(silicon-on-insulator)電界効果トランジスタ(FET)の分野に関する、より具体的には削減された接合領域容量を有するSOI FETおよび前記デバイスの形成方法に関する。
【背景技術】
【0002】
SOI技術において、薄いシリコン層が酸化シリコンのような絶縁層を覆って形成され、同様に酸化シリコンが基板を覆って形成される。この絶縁層は良く埋め込み酸化物層(BOX)あるいは単にBOXと呼ばれる。トランジスタのソースとドレインは、たとえばソースとドレイン間の本体(body)領域を有する薄いシリコン層に、Nおよび/もしくはPドーパントをイオン注入して形成される。ゲートが本体領域の上に、たとえば薄いシリコンの上面にゲート絶縁膜と導体を堆積し、その後のフォトリソグラフィーによるパターニングおよびエッチングによって形成される。
【0003】
SOI技術で形成されるFETはバルク・シリコン技術を用いて形成されるFETに対して特筆すべき利点を有する。SOI技術の利点の中には、短チャネル効果の低減、より小さい寄生容量およびドレインのオン電流の増加がある。しかしながら、SOI FETの領域寸法が利用できるまでより小さく縮小されると、たとえば縮小されたデバイスの削減された領域接合容量が、BOXが縮小(薄く)されるのにつれて増加する。増加された領域接合容量がデバイス性能の劣化を引き起こす。
【0004】
図1を参照すると、各種のアクティブおよび寄生キャパシタを示すSOI FETの部分的な断面図が図1である。FET100は、シリコン基板105と、基板上に形成されたBOX110と、BOXの上に形成された薄いシリコン層115とを含む。FET100はシリコン層115内部に形成されたソース/ドレイン120と、シリコン層内部に同様に形成され、ソース/ドレインを分離する本体領域125とをさらに含む。FET100はゲート絶縁膜130、ゲート導体135、およびゲート導体135の側壁145の上に形成された側壁スペーサ140をさらに含む。シリコン層115の上面150から、シリコン層を抜けてBOX110へ伸長される浅いトレンチ分離(STI)155がある。
【0005】
アクティブおよび寄生キャパシタは次のように配置される。フロント・ゲート・キャパシタ160がゲート導体135と本体領域125の間に存在する。フロント・ゲート・キャパシタ160のための誘電体がゲート絶縁膜130である。領域接合キャパシタ165が各ソース/ドレイン120と基板105の間に存在する。バック・ゲート・キャパシタ170が本体領域125と基板105の間に存在する。領域接合キャパシタ165とバック・ゲート・キャパシタ170のための絶縁膜がBOX110である。これらのキャパシタ各々の容量は既知の式で与えられる。
C=ε0εox/Tox
ここでCが容量、ε0が自由空間の誘電率、εoxが絶縁膜の誘電率、およびToxが絶縁膜の厚みである。オン電流を増加しオフ電流を減少させるためには、フロント・ゲート・キャパシタ160は大きいことが望ましい。これはゲート絶縁膜130の厚みを減らすことによってあるいはゲート絶縁膜に高誘電率の材料を用いることによって達成できる。上述の理由に対して領域接合キャパシタ165は小さいことが望ましい。しかしながら、バック・ゲート・キャパシタ170は同時に大きいことが望ましい。大きなバック・ゲート・キャパシタ170が望ましい理由はオフ電流を改善して閾値電圧制御を制御することである。領域接合キャパシタ165とバック・ゲート・キャパシタ170のための絶縁膜がBOX110であるので、領域接合キャパシタとバック・ゲート・キャパシタを同時に最適化できる可能性がないのは明らかである。
【0006】
各種のアクティブおよび寄生キャパシタを示すダブルBOX型SOI FETの部分的な断面図が図2である。図2の目的はダブルBOX型SOIデバイスが単一のBOXデバイスに対して上述した問題をやはり有することを示すことである。FET200はシリコン基板205、基板上に形成された厚い第1のBOX210、第1のBOXの上に約10×18乃至約10×19原子/cm3ドープされた薄い第1のシリコン層215、第1のシリコン層上に形成された薄い第2のBOXおよび第2のBOXの上に形成された薄い第2のシリコン層225を含む。FET200は第2のシリコン層225の内部に形成されたソース/ドレイン230および第2のシリコン層の内部に同様に形成されソース/ドレインを分離する本体領域235をさらに含む。FET200はゲート絶縁膜240、ゲート導体245およびゲート導体245の側壁255上に形成された側壁スペーサ250をさらに含む。シリコン層225の上面255から、第2のシリコン層を抜け、第2のBOX220を抜け、第1のシリコン層215を抜けて第1のBOX210へ伸長されるSTI260がある。
【0007】
アクティブおよび寄生キャパシタは次のように配置される。フロント・ゲート・キャパシタ265がゲート245と本体領域235の間に存在する。フロント・ゲート・キャパシタ265のための誘電体がゲート絶縁膜240である。領域接合キャパシタ270が各ソース/ドレイン230と第1のシリコン層215の間に存在する。バック・ゲート・キャパシタ275が本体領域235と第1のシリコン層215の間に存在する。領域接合キャパシタ270とバック・ゲート・キャパシタ275のための絶縁膜が第2のBOX220である。基板キャパシタ280が第1のシリコン層215と基板205の間に存在する。基板キャパシタ280のための絶縁膜が第1のBOX210である。第1のBOX210は基板キャパシタ280の容量を減らすために厚い可能性がある一方、ここで再び領域接合キャパシタ270とバック・ゲート・キャパシタ275のための絶縁膜が第2のBOX220であるので、領域接合キャパシタとバック・ゲート・キャパシタを同時に最適化できる可能性がないのは明らかである。
【発明の開示】
【発明が解決しようとする課題】
【0008】
従って、縮小時にSOI技術の全てのメリットを確保するために、小さい領域接合容量と大きいバック・ゲート容量を有するSOI FETを形成する方法が必要となる。
【課題を解決するための手段】
【0009】
本発明の第1の側面は半導体構造であり、絶縁層は第1および第2の領域を有し、第1の誘電率を有する前記第1の絶縁層領域と、第1の誘電率と異なる第2の誘電率を有する前記第2の絶縁層領域とを含む絶縁層を具備する。
【0010】
本発明の第2の側面はSOI FETであり、ドープされた領域とドープされていない領域を有する埋め込み酸化物層の上にシリコン層を有するシリコン基板であって、ドープされていない領域はドープされた領域の誘電率と異なる誘電率を有するシリコン基板と、シリコン層内部のソース/ドレインであってシリコン層内部の本体によって分離され、ソース/ドレインはドープされた領域を覆って配置されかつ本体はドープされていない領域を覆って配置されるソース/ドレインと、本体上のゲート絶縁膜とゲート絶縁膜上のゲート導体とを具備する。
【0011】
本発明の第3の側面は半導体構造を形成する方法であり、絶縁層を準備する工程と、絶縁層内部に第1の領域を形成する工程であって、第1の領域は第1の誘電率を有する工程と、第2の絶縁層内部に第2の領域を形成する工程であって、第2の領域は第1の誘電率と異なる第2の誘電率を有する工程とを含む。
【0012】
本発明の第4の側面はSOI FETを形成する方法であり、埋め込み酸化物層の上にシリコン層を有するシリコン基板を準備する工程と、シリコン層の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート導体を形成する工程と、シリコン層内部にソース/ドレインを形成する工程であって、ソース/ドレインはシリコン層中の本体によって分離され、本体はゲートの下に配置される工程と、埋め込み酸化物層内部にドープされた領域を形成する工程であって、ドープされた領域はソース/ドレインの下に配置され埋め込み酸化物層のドープされていない領域の誘電率と異なる誘電率を有する工程とを含む。
【発明を実施するための最良の形態】
【0013】
本発明の特徴は特許請求の範囲に述べられている。しかしながら、発明自体は例示された実施形態の以下の詳細な記述を参照し、図とあわせて読むことによって最も良く理解できるであろう。
【0014】
図3乃至図7を参照すると、本発明の第1の実施形態に基づくSOI FETデバイスの形成の部分断面図が示してある。形成方法は図3において、薄いシリコン層310と基板の間に形成されるBOX305を有するシリコン基板300から開始する。シリコン層310の上面315からシリコン層を抜けてBOX304へ延長されるのがSTI320である。STI320はフォトリソグラフィー工程とその後のシリコン基板300の反応性イオン・エッチング(RIE)によって形成され、BOX305に至るまでトレンチを形成し、その後の絶縁層の堆積により該形成されたトレンチを充填し、その後化学機械式研磨(CMP)プロセスによって平坦化し上面315が形成される。一例において、BOX315は酸素のイオン注入によって形成されかつ約50乃至500Åの厚みの酸化シリコンを含み、かつシリコン層310は約50乃至500Åの厚みで約1016乃至1018原子/cm3のPもしくはNドープが行われる。上面315の上に形成されるのがゲート絶縁膜325である。一例において、ゲート絶縁膜325は、熱酸化もしくは化学的気相堆積法(CVD)によって形成され約10Å乃至50Åの厚みの二酸化シリコンである。別の例として、ゲート絶縁膜325は熱酸化に続いてリモート・プラズマ窒化(RPN)あるいは非結合プラズマ窒化(DPN)によって酸化物の窒化によって形成される窒化酸化(オキシナイトライド)シリコンである。さらに別の例として、ゲート絶縁膜325はCVDによって形成される酸化アルミニウムあるいは酸化ハフニウムのような高誘電率(高k)材料である。ゲート絶縁膜325の上に形成されるのはゲート導体330であり、ゲート導体の上に形成されるのはハード・マスク335である。一例として、ゲート導体はCVDによって形成されたポリシリコンでかつ約500Å乃至2000Åの厚みを有し、ハード・マスク335は酸化またはCVDによって形成された酸化シリコン、CVDまたはその組み合わせによって形成された窒化シリコンであって、かつ約100Å乃至1000Åの厚みを有する。ハード・マスク335は図6および以下の記述に示すように、その後のイオン注入プロセスがゲート導体330あるいはゲート絶縁層325へ浸透するのを避けるために用いられる。ハード・マスク335の上に形成されるのはフォトレジスト340である。フォトレジスト340はFETゲート・パターンをパターン化されかつSTI320の間のシリコン層310を覆って配置される。
【0015】
図4において、フォトレジスト340のパターンはRIEプロセスによってゲート導体330とハード・マスク335に転写され、次にフォトレジストが除去される。側壁スペーサ345がゲート330/ハード・マスク335の側壁350の上に形成される。側壁スペーサ345は誘電体の共形堆積法とその後のRIEプロセスによって形成され得る。一例において、側壁スペーサ345は窒化シリコンであり、かつ側壁スペーサ345/ゲート絶縁膜325の界面360の所で約100乃至2000Åの幅である。
【0016】
図5において、ソース/ドレイン365はシリコン層310の内部に約1019乃至1021原子/cm3濃度のPまたはNドーパントのイオン注入とその後のアニール(焼なまし)プロセスによって形成される。側壁スペーサ345はゲート330の下のソース/ドレインの伸長を制限する。ソース/ドレイン365とゲート下部330間のシリコン層310の領域がここで本体領域370である。明らかに、PFETに対して、ソース/ドレイン領域365はドープP型でかつ本体領域は370はN型であり、一方NFETに対して、ソース/ドレイン領域365はドープN型でかつ本体領域はP型である。図5は完全空乏状態のデバイスを示しているように見えるが、部分的空乏状態のデバイスを示すのにも同様に適当である。
【0017】
図6において、フッ素イオン注入が実施され、フッ素含有量の多い(フッ素リッチな)酸化物領域375がBOX305中に生成される。側壁スペーサ345ははゲート330下のフッ素リッチな酸化物領域375の伸長を制限する。フッ素イオン注入は注入プロファイルのピークがBOX305内部に位置し、かつ図7および以下の記述で示されたアニール工程後にBOX305の誘電率を約5乃至25%下げるのに充分な注入量(ドーズ量)になるエネルギーで実施される。一例において、フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される。
【0018】
図7において、フッ素を活性化するために、窒素あるいは他の不活性ガスの下で、600乃至1100℃のアニールが行われる。 フッ素の活性化はフッ素を酸化シリコン格子へ導入し、フッ素化BOX380を生成する。フッ素化BOX380は本体370の下にかなりの量、伸長されることはない。一例として、BOX305は誘電率3.9を有しフッ素化BOX380は約3.7乃至2.9の誘電率を有する。図1と図7を参照すると、BOX305とフッ素化BOX380のToxは同じであるがBOX305のε尾oxがフッ素化BOX380のεoxより大きいので、ソース/ドレイン365、フッ素化BOX380および基板300から形成される領域接合キャパシタの容量は本体370、BOX305および基板300から形成されるバック・ゲート・キャパシタの容量より小さい。
【0019】
図8は本発明の第1の実施形態に基づいて形成されるダブルBOX型SOI FETの部分断面図を示し、BOX305とフッ素化BOX380の下にある第2のシリコン層385および第2のシリコン層と基板300の間にある第2のBOX390が追加されていることを除いて図7と類似している。加えて、STI320はフッ素化BOX380を抜け、第2のシリコン層385抜け第2のBOX390まで伸長している。
【0020】
図9乃至図14は本発明の第2の実施形態に基づくSOI FETの形成を示す部分断面図である。図9乃至図11は上述した図3乃至図5に類似している。形成方法は図9において、薄いシリコン層410と基板の間に形成されるBOX405を有するシリコン基板400から開始する。シリコン層410の上面415からシリコン層を抜けてBOX405へ延長されるのがSTI420である。一例において、BOX405は約50乃至500Åの厚みの酸化シリコンを含み、かつシリコン層410は約50乃至500Åの厚みで約1015乃至1018原子/cm3のPもしくはNドープが行われる。上面415の上に形成されるのはゲート絶縁膜425である。一例において、ゲート絶縁膜425は二酸化シリコンで約10乃至50Åの厚みを有する。ゲート絶縁膜415の上に形成されるのはゲート導体430であり、ゲート導体の上に形成されるのはハード・マスク435である。一例として、ゲート導体430はポリシリコンでかつ約500乃至2000Åの厚みを有し、ハード・マスク435は酸化シリコン、窒化シリコン、もしくはその組み合わせで、かつ約100乃至1000Åの厚みを有する。ハード・マスク435は図13および以下の記述に示すように、その後のイオン注入プロセスがゲート導体430あるいはゲート絶縁層425へ浸透するのを避けるために用いられる。ハード・マスク435の上に形成されるのはフォトレジスト440である。フォトレジスト440はFETゲート・パターンをパターン化されかつSTI420の間のシリコン層410を覆って配置される。
【0021】
図11において、ソース/ドレイン465はシリコン層410の内部に約1019乃至1021原子/cm3濃度のPまたはNドーパントのイオン注入とその後のアニール・プロセスによって形成される。側壁スペーサ445はゲート430の下のソース/ドレイン465の伸長を制限する。ソース/ドレイン465とゲート下部430間のシリコン層410の領域がここで本体領域470である。図11は完全空乏状態のデバイスを示しているように見えるが、同様に部分的空乏状態のデバイスを示すにも適当である。
【0022】
図12において、第2の側壁スペーサ475は第1の側壁スペーサ445の側面480の上に形成される。一例において、第2の側壁スペーサ475は窒化シリコンでかつ第2の側壁スペーサ475/ゲート絶縁膜425の界面485の所で約100乃至2000Åの幅である。
【0023】
図13において、フッ素イオン注入が実施され、フッ素含有量の多い(フッ素リッチな)酸化物領域490がBOX405中に生成される。フッ素イオン注入は注入プロファイルのピークがBOX405内部に位置し、かつ図7および以下の記述で示されたアニール工程後にBOX405の誘電率を約5乃至25%下げるのに充分な注入量(ドーズ量)になるエネルギーで実施される。一例において、フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される。
【0024】
図14において、フッ素を活性化するために、窒素あるいは他の不活性ガスの下で、600乃至1100℃のアニールが行われる。フッ素の活性化はフッ素を酸化シリコン格子へ導入し、フッ素化BOX495を生成する。フッ素化BOX495は本体470の下にかなりの量、伸長されることはない。一例として、BOX405は誘電率3.9を有しフッ素化BOX495は約3.7乃至2.9の誘電率を有する。図2と図14を参照すると、BOX405とフッ素化BOX495のToxは同じであるがBOX405のεoxがフッ素化BOX495のεoxより大きいので、ソース/ドレイン465、フッ素化BOX495および基板400から形成される領域接合キャパシタの容量は本体470、BOX405および基板400から形成されるバック・ゲート・キャパシタの容量より小さい。
【0025】
図15は本発明の第2の実施形態に基づいて形成されるダブルBOX型SOI FETの部分断面図を示し、BOX405とフッ素化BOX495下にある第2のシリコン層500および第2のシリコン層と基板400の間にある第2のBOX505が追加されていることを除いて図13と類似している。加えて、STI420はフッ素化BOX495を抜け、第2のシリコン層500を抜け、第2のBOX505まで延長している。
【0026】
図16は本発明の第3の実施形態に基づくSOI FETの形成を示す部分断面図である。図16は図6および上述したプロセスを置き換えることを意図している。加えて、ハード・マスク335の形成工程は排除される。図16において、第2のフォトレジスト層510がゲート330およびゲート絶縁膜325の上面515の上に形成される。フォトレジスト510は図3に示されたFETゲート・パターンよりやや大きくパターン化され、かつ側壁520がスペーサ345とSTI320の間のソース/ドレイン365を覆って配置されるように配置される。この実施形態は特に長いゲート長を有する大きなFETデバイスに特に好適である。
【0027】
第2のフォトレジスト510の側壁520はゲート330下のフッ素リッチ酸化膜領域375の伸長を制限する。フッ素イオン注入は注入プロファイルのピークがBOX305内部に位置し、かつ図7で示されたアニール工程後にBOX305の誘電率を約5乃至25%下げるのに充分な注入量(ドーズ量)になるエネルギーで実施される。一例において、フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される。
【0028】
本発明による上述の実施形態は本発明の理解のために記述されている。本発明はここで記述された特定の実施形態に対するものではなく、本発明の範囲から逸脱することなくここで当業者には明らかなように多くの変更、再配列および置き換えが可能であることは理解できるであろう。たとえば、本発明はフッ素イオン注入とアニール工程が隆起した(raised)ソース/ドレインFETの形成の前後に実施される隆起したソース/ドレインFETに適用できる。加えて、フッ素イオン注入とアニール工程がフッ素イオン注入とアニール工程後にゲートを置き換え、次にソース/ドレインのスペーサのイオン注入とアニール工程を実施することによって、ソース/ドレインの形成前に実施でき得る。
【図面の簡単な説明】
【0029】
【図1】各種のアクティブおよび寄生キャパシタを示すSOI FETの部分断面図である。
【図2】各種のアクティブおよび寄生キャパシタを示すダブルBOX型SOI FETの部分断面図である。
【図3】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図4】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図5】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図6】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図7】本発明の第1の実施形態に基づくSOI FET形成を示す部分断面図である。
【図8】本発明の第1の実施形態に基づくダブルBOX型SOI FET形成を示す部分断面図である。
【図9】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図10】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図11】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図12】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図13】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図14】本発明の第2の実施形態に基づくSOI FET形成を示す部分断面図である。
【図15】本発明の第2の実施形態に基づくダブルBOX型SOI FET形成を示す部分断面図である。
【図16】本発明の第3の実施形態に基づくSOI FET形成を示す部分断面図である。
【符号の説明】
【0030】
100、200 電界効果トランジスタ(FET)
105、205、300、400 シリコン基板
110、210、305、315、405 埋め込み酸化物層(BOX)
115、310、410 シリコン層
120、230、365、465 ソース/ドレイン
125、370、470 本体領域
130、240、325、415、425 ゲート絶縁膜
135、245、330、430 ゲート導体
140、250、345 側壁スペーサ
145、520 側壁
155、320、420 浅いトレンチ分離(STI)
160、265 フロント・ゲート・キャパシタ
165、270 領域接合キャパシタ
170、275 バック・ゲート・キャパシタ
210 第1のBOX
215 第1のシリコン層
220、390、505 第2のBOX
225、385、500 第2のシリコン層
280 基板キャパシタ
335、435 ハード・マスク
340、440 フォトレジスト
360 界面
375、490 フッ素リッチな酸化物領域
380、495 フッ素化BOX
415、515 ゲート絶縁膜の上面
445 第1の側壁スペーサ
475 第2の側壁スペーサ
480 側面
510 第2のフォトレジスト
Claims (18)
- a) ドープされた領域(380)とドープされていない領域(305)を有する埋め込み酸化物層(305)の上にシリコン層(310)を有するシリコン基板(300)であって、前記ドープされていない領域は前記ドープされた領域の誘電率と異なる誘電率を有する、シリコン基板と、
b)前記シリコン層内部のソース/ドレイン(365)であって、前記シリコン層内部の本体(370)によって分離され、前記ソース/ドレインは前記ドープされた領域を覆って配置されかつ前記本体はドープされていない領域を覆って配置される、ソース/ドレインと、
c)前記本体上のゲート絶縁膜(325)および前記ゲート絶縁膜上のゲート(330)と、
を具備するシリコン・オン・インシュレータ(SOI)電界効果トランジスタ(FEI)。 - 前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より小さい、請求項1に記載のSOI FET。
- 前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より5乃至25%小さい、請求項2に記載のSOI FET。
- 前記ドープされた領域はフッ素をドープされる、請求項1から請求項3のいずれかに記載のSOI FET。
- 前記埋め込み酸化物層は第1の埋め込み酸化物層であり、かつ第2の埋め込み酸化物層の上に第2のシリコン層をさらに含み、前記第1の埋め込み酸化物層と前記基板の間に前記第2のシリコンおよび前記第2の埋め込み酸化物層がある、請求項1から請求項4のいずれかに記載のSOI FET。
- 前記シリコン層は50乃至500Åの厚みであり、かつ前記埋め込み酸化物層は50乃至500Åの厚みである、請求項1から請求項5のいずれかに記載のSOI FET。
- a)埋め込み酸化物層(305)の上にシリコン層(310)を有するシリコン基板(300)を準備する工程と、
b)前記シリコン層の上にゲート絶縁膜(325)を形成する工程と、
c)前記ゲート絶縁膜上にゲート導体(330)を形成する工程と、
d)前記シリコン層内部にソース/ドレイン(365)を形成する工程であって、前記ソース/ドレインは前記シリコン層中の本体(370)によって分離され、前記本体は前記ゲートの下に配置される工程と、
e)前記埋め込み酸化物層内部にドープされた領域(380)を形成する工程であって、前記ドープされた領域は前記ソース/ドレインの下に配置され、前記埋め込み酸化物層のドープされていない領域(305)の誘電率と異なる誘電率を有する工程と、
を含むシリコン・オン・インシュレータ(SOI)電界効果トランジスタ(FEI)を形成する方法。 - 前記ドープされた領域はフッ素を前記ドープされた領域にイオン注入することによってフッ素化される、請求項7に記載の方法。
- 前記フッ素のイオン注入は前記埋め込み酸化物層内部でフッ素の注入分布のピークがくるのに充分な注入エネルギーで実施される、請求項8に記載の方法。
- 前記SOI FETを600乃至1100℃の温度範囲でアニール(焼きなまし)することをさらに含む、請求項8もしくは請求項9に記載の方法。
- 前記ドープされた領域の前記誘電率は、ドープされない埋め込み酸化物層の前記誘電率より5乃至25%小さい、請求項7乃至10のいずれかに記載の方法。
- 前記ゲートの側壁上に第1のスペーサを形成して、前記ソース/ドレインおよび前記ゲート下の前記フッ素イオン注入の伸長を制限することをさらに含む、請求項8乃至10のいずれかにに記載の方法。
- 前記第1のスペーサの側面上に第2のスペーサを形成して、前記ゲート下の前記フッ素イオン注入の伸長を制限することをさらに含む、請求項12に記載の方法。
- 前記ゲートの上にハード・マスクを形成することをさらに含む、請求項7に記載の方法。
- 前記ゲートの上にパターン化されたフォトレジストを形成工程であって、前記フォトレジスト層はエッジ外延を有しかつ前記ソース/ドレインを覆って配置されることで、前記ゲート下の前記フッ素イオン注入の伸長を制限する工程をさらに含む、請求項8乃至10のいずれかに記載の方法。
- 前記シリコン層は50乃至500Åの厚みであり、かつ前記埋め込み酸化物層は50乃至500Åの厚みである、請求項7から15のいずれかに記載の方法。
- 前記埋め込み酸化物層は第1の埋め込み酸化物層でありかつ第2の埋め込み酸化物層の上に第2のシリコン層をさらに含み、前記第1の埋め込み酸化物層と前記基板の間に前記第2のシリコンおよび前記第2の埋め込み酸化物層とがある、請求項7に記載の方法。
- 前記フッ素は約1×1014乃至1×1017原子/cm2のドーズ量でかつ約2乃至40Kevのエネルギーでイオン注入される、請求項8から10のいずれかに記載の方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007173767A (ja) * | 2005-10-03 | 2007-07-05 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2017152701A (ja) * | 2011-05-13 | 2017-08-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017157868A (ja) * | 2010-07-26 | 2017-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (84)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030044394A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법 |
US20030153149A1 (en) * | 2002-02-08 | 2003-08-14 | Zhong Dong | Floating gate nitridation |
US7494901B2 (en) * | 2002-04-05 | 2009-02-24 | Microng Technology, Inc. | Methods of forming semiconductor-on-insulator constructions |
JP3664704B2 (ja) * | 2002-10-03 | 2005-06-29 | 沖電気工業株式会社 | 半導体装置 |
KR100468785B1 (ko) * | 2003-02-19 | 2005-01-29 | 삼성전자주식회사 | 포켓영역을 구비하는 모스 전계효과 트랜지스터의 제조방법 |
US7291568B2 (en) * | 2003-08-26 | 2007-11-06 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
US7672558B2 (en) | 2004-01-12 | 2010-03-02 | Honeywell International, Inc. | Silicon optical device |
SE527487C2 (sv) * | 2004-03-02 | 2006-03-21 | Infineon Technologies Ag | En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator |
US20060063679A1 (en) * | 2004-09-17 | 2006-03-23 | Honeywell International Inc. | Semiconductor-insulator-semiconductor structure for high speed applications |
US7354814B2 (en) * | 2004-09-23 | 2008-04-08 | Freescale Semiconductor, Inc. | Semiconductor process with first transistor types oriented in a first plane and second transistor types oriented in a second plane |
US7315075B2 (en) * | 2005-01-26 | 2008-01-01 | International Business Machines Corporation | Capacitor below the buried oxide of SOI CMOS technologies for protection against soft errors |
US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
US7362443B2 (en) | 2005-11-17 | 2008-04-22 | Honeywell International Inc. | Optical gyro with free space resonator and method for sensing inertial rotation rate |
US7463360B2 (en) | 2006-04-18 | 2008-12-09 | Honeywell International Inc. | Optical resonator gyro with integrated external cavity beam generator |
US7454102B2 (en) * | 2006-04-26 | 2008-11-18 | Honeywell International Inc. | Optical coupling structure |
US7535576B2 (en) | 2006-05-15 | 2009-05-19 | Honeywell International, Inc. | Integrated optical rotation sensor and method for sensing rotation rate |
US7396776B2 (en) * | 2006-07-10 | 2008-07-08 | International Business Machines Corporation | Semiconductor-on-insulator (SOI) structures including gradient nitrided buried oxide (BOX) |
US20080135953A1 (en) * | 2006-12-07 | 2008-06-12 | Infineon Technologies Ag | Noise reduction in semiconductor devices |
US7821066B2 (en) * | 2006-12-08 | 2010-10-26 | Michael Lebby | Multilayered BOX in FDSOI MOSFETS |
US10062788B2 (en) * | 2008-07-30 | 2018-08-28 | Maxpower Semiconductor Inc. | Semiconductor on insulator devices containing permanent charge |
JP4313822B2 (ja) * | 2007-02-16 | 2009-08-12 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
US20090065820A1 (en) * | 2007-09-06 | 2009-03-12 | Lu-Yang Kao | Method and structure for simultaneously fabricating selective film and spacer |
JP5528667B2 (ja) * | 2007-11-28 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の制御方法 |
JP2010114409A (ja) * | 2008-10-10 | 2010-05-20 | Sony Corp | Soi基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
US8232605B2 (en) * | 2008-12-17 | 2012-07-31 | United Microelectronics Corp. | Method for gate leakage reduction and Vt shift control and complementary metal-oxide-semiconductor device |
US7767546B1 (en) * | 2009-01-12 | 2010-08-03 | International Business Machines Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer |
US20100176482A1 (en) | 2009-01-12 | 2010-07-15 | International Business Machine Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation |
US20100176495A1 (en) * | 2009-01-12 | 2010-07-15 | International Business Machines Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers |
DE102009010843B4 (de) * | 2009-02-27 | 2014-04-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Substrate und Halbleiterbauelemente hergestellt unter Einsatz einer Verformungstechnologie unter Anwendung eines piezoelektrischen Materials und Verfahren zum Einsatz einer derartigen Verformungstechnolgie |
US8587063B2 (en) * | 2009-11-06 | 2013-11-19 | International Business Machines Corporation | Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels |
US8431994B2 (en) * | 2010-03-16 | 2013-04-30 | International Business Machines Corporation | Thin-BOX metal backgate extremely thin SOI device |
US8421156B2 (en) * | 2010-06-25 | 2013-04-16 | International Business Machines Corporation | FET with self-aligned back gate |
US8618554B2 (en) | 2010-11-08 | 2013-12-31 | International Business Machines Corporation | Method to reduce ground-plane poisoning of extremely-thin SOI (ETSOI) layer with thin buried oxide |
FR2970812B1 (fr) * | 2011-01-24 | 2013-11-15 | Commissariat Energie Atomique | Dispositif a effet de champ avec une faible capacité de jonction |
CN102339784B (zh) * | 2011-09-28 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 具有阶梯型氧化埋层的soi结构的制作方法 |
US8664050B2 (en) * | 2012-03-20 | 2014-03-04 | International Business Machines Corporation | Structure and method to improve ETSOI MOSFETS with back gate |
US8828834B2 (en) | 2012-06-12 | 2014-09-09 | Globalfoundries Inc. | Methods of tailoring work function of semiconductor devices with high-k/metal layer gate structures by performing a fluorine implant process |
US9812350B2 (en) | 2013-03-06 | 2017-11-07 | Qorvo Us, Inc. | Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer |
US9583414B2 (en) | 2013-10-31 | 2017-02-28 | Qorvo Us, Inc. | Silicon-on-plastic semiconductor device and method of making the same |
US9263270B2 (en) | 2013-06-06 | 2016-02-16 | Globalfoundries Inc. | Method of forming a semiconductor device structure employing fluorine doping and according semiconductor device structure |
KR102061306B1 (ko) * | 2013-06-14 | 2019-12-31 | 한국전자통신연구원 | 트랜지스터 및 그 제조방법 |
US10177928B2 (en) | 2014-05-23 | 2019-01-08 | Sony Corporation | Method, apparatus and system for delivering content |
US10085352B2 (en) | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
US9530709B2 (en) | 2014-11-03 | 2016-12-27 | Qorvo Us, Inc. | Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer |
US9960145B2 (en) | 2015-03-25 | 2018-05-01 | Qorvo Us, Inc. | Flip chip module with enhanced properties |
US9613831B2 (en) | 2015-03-25 | 2017-04-04 | Qorvo Us, Inc. | Encapsulated dies with enhanced thermal performance |
CN106158639B (zh) * | 2015-04-01 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
US20160343604A1 (en) | 2015-05-22 | 2016-11-24 | Rf Micro Devices, Inc. | Substrate structure with embedded layer for post-processing silicon handle elimination |
US10276495B2 (en) | 2015-09-11 | 2019-04-30 | Qorvo Us, Inc. | Backside semiconductor die trimming |
US10020405B2 (en) | 2016-01-19 | 2018-07-10 | Qorvo Us, Inc. | Microelectronics package with integrated sensors |
US10090262B2 (en) | 2016-05-09 | 2018-10-02 | Qorvo Us, Inc. | Microelectronics package with inductive element and magnetically enhanced mold compound component |
US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
US10468329B2 (en) * | 2016-07-18 | 2019-11-05 | Qorvo Us, Inc. | Thermally enhanced semiconductor package having field effect transistors with back-gate feature |
US10773952B2 (en) | 2016-05-20 | 2020-09-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
US10103080B2 (en) | 2016-06-10 | 2018-10-16 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with thermal additive and process for making the same |
EP3497719B1 (en) | 2016-08-12 | 2020-06-10 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
CN109716511A (zh) | 2016-08-12 | 2019-05-03 | Qorvo美国公司 | 具有增强性能的晶片级封装 |
SG11201901194SA (en) | 2016-08-12 | 2019-03-28 | Qorvo Us Inc | Wafer-level package with enhanced performance |
US10109502B2 (en) | 2016-09-12 | 2018-10-23 | Qorvo Us, Inc. | Semiconductor package with reduced parasitic coupling effects and process for making the same |
US9997606B2 (en) | 2016-09-30 | 2018-06-12 | International Business Machines Corporation | Fully depleted SOI device for reducing parasitic back gate capacitance |
US10090339B2 (en) | 2016-10-21 | 2018-10-02 | Qorvo Us, Inc. | Radio frequency (RF) switch |
US10749518B2 (en) | 2016-11-18 | 2020-08-18 | Qorvo Us, Inc. | Stacked field-effect transistor switch |
US10068831B2 (en) | 2016-12-09 | 2018-09-04 | Qorvo Us, Inc. | Thermally enhanced semiconductor package and process for making the same |
US10755992B2 (en) | 2017-07-06 | 2020-08-25 | Qorvo Us, Inc. | Wafer-level packaging for enhanced performance |
US10784233B2 (en) | 2017-09-05 | 2020-09-22 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US10366972B2 (en) | 2017-09-05 | 2019-07-30 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
CN107634101A (zh) * | 2017-09-21 | 2018-01-26 | 中国工程物理研究院电子工程研究所 | 具有三段式埋氧层的半导体场效应晶体管及其制造方法 |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
US10804246B2 (en) | 2018-06-11 | 2020-10-13 | Qorvo Us, Inc. | Microelectronics package with vertically stacked dies |
US10672795B2 (en) * | 2018-06-27 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bulk semiconductor substrate configured to exhibit semiconductor-on-insulator behavior |
US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US20200235040A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US20200235066A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
KR20210129656A (ko) | 2019-01-23 | 2021-10-28 | 코르보 유에스, 인크. | Rf 반도체 디바이스 및 이를 형성하는 방법 |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
US11387169B2 (en) | 2020-08-04 | 2022-07-12 | Nxp Usa, Inc. | Transistor with I/O ports in an active area of the transistor |
US11302609B2 (en) | 2020-08-31 | 2022-04-12 | Nxp Usa, Inc. | Radio frequency power dies having flip-chip architectures and power amplifier modules containing the same |
US11502026B2 (en) | 2020-10-12 | 2022-11-15 | Nxp Usa, Inc. | Transistor with flip-chip topology and power amplifier containing same |
US11587852B2 (en) | 2020-10-12 | 2023-02-21 | Nxp Usa, Inc. | Power amplifier modules with flip-chip and non-flip-chip power transistor dies |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4717677A (en) | 1985-08-19 | 1988-01-05 | Motorola Inc. | Fabricating a semiconductor device with buried oxide |
US5185280A (en) * | 1991-01-29 | 1993-02-09 | Texas Instruments Incorporated | Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact |
JPH0778994A (ja) | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Mos型半導体装置及びその製造方法 |
JP3036619B2 (ja) | 1994-03-23 | 2000-04-24 | コマツ電子金属株式会社 | Soi基板の製造方法およびsoi基板 |
JP3980670B2 (ja) | 1994-09-09 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体装置 |
JPH08153880A (ja) | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2755185B2 (ja) | 1994-11-07 | 1998-05-20 | 日本電気株式会社 | Soi基板 |
JPH08208256A (ja) * | 1995-01-31 | 1996-08-13 | Bando Kiko Kk | ガラス板の加工装置 |
JPH08250687A (ja) | 1995-03-08 | 1996-09-27 | Komatsu Electron Metals Co Ltd | Soi基板の製造方法およびsoi基板 |
DE19515797C1 (de) | 1995-04-28 | 1996-09-19 | Siemens Ag | SOI-BiCMOS-Verfahren |
JP3435930B2 (ja) | 1995-09-28 | 2003-08-11 | 株式会社デンソー | 半導体装置及びその製造方法 |
KR0176202B1 (ko) | 1996-04-09 | 1999-04-15 | 김광호 | 에스.오.아이형 트랜지스터 및 그 제조방법 |
US5795813A (en) | 1996-05-31 | 1998-08-18 | The United States Of America As Represented By The Secretary Of The Navy | Radiation-hardening of SOI by ion implantation into the buried oxide layer |
US5770881A (en) | 1996-09-12 | 1998-06-23 | International Business Machines Coproration | SOI FET design to reduce transient bipolar current |
US6045625A (en) | 1996-12-06 | 2000-04-04 | Texas Instruments Incorporated | Buried oxide with a thermal expansion matching layer for SOI |
US5759906A (en) | 1997-04-11 | 1998-06-02 | Industrial Technology Research Institute | Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits |
TW405155B (en) * | 1997-07-15 | 2000-09-11 | Toshiba Corp | Semiconductor device and its manufacture |
US5880030A (en) | 1997-11-25 | 1999-03-09 | Intel Corporation | Unlanded via structure and method for making same |
US5989966A (en) | 1997-12-15 | 1999-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and a deep sub-micron field effect transistor structure for suppressing short channel effects |
US5930643A (en) | 1997-12-22 | 1999-07-27 | International Business Machines Corporation | Defect induced buried oxide (DIBOX) for throughput SOI |
JP3699823B2 (ja) | 1998-05-19 | 2005-09-28 | 株式会社東芝 | 半導体装置 |
US5969387A (en) | 1998-06-19 | 1999-10-19 | Philips Electronics North America Corporation | Lateral thin-film SOI devices with graded top oxide and graded drift region |
US6204138B1 (en) * | 1999-03-02 | 2001-03-20 | Advanced Micro Devices, Inc. | Method for fabricating a MOSFET device structure which facilitates mitigation of junction capacitance and floating body effects |
US6060364A (en) * | 1999-03-02 | 2000-05-09 | Advanced Micro Devices, Inc. | Fast Mosfet with low-doped source/drain |
JP2000340794A (ja) | 1999-06-01 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6764898B1 (en) * | 2002-05-16 | 2004-07-20 | Advanced Micro Devices, Inc. | Implantation into high-K dielectric material after gate etch to facilitate removal |
-
2001
- 2001-06-06 US US09/681,794 patent/US6596570B2/en not_active Expired - Fee Related
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2003
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2004
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2007
- 2007-09-24 US US11/859,865 patent/US7671413B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007173767A (ja) * | 2005-10-03 | 2007-07-05 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2017157868A (ja) * | 2010-07-26 | 2017-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017152701A (ja) * | 2011-05-13 | 2017-08-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US7671413B2 (en) | 2010-03-02 |
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DE60235162D1 (de) | 2010-03-11 |
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US6596570B2 (en) | 2003-07-22 |
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