JPS62190878A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62190878A JPS62190878A JP3466686A JP3466686A JPS62190878A JP S62190878 A JPS62190878 A JP S62190878A JP 3466686 A JP3466686 A JP 3466686A JP 3466686 A JP3466686 A JP 3466686A JP S62190878 A JPS62190878 A JP S62190878A
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- JP
- Japan
- Prior art keywords
- film
- gate electrode
- region
- semiconductor device
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｂ ＯＸ （８ｉ１ｉｃｏｎ Ｏｎ Ｉｎｇ
ｕｌａｔａｒ ）構造トランジスタに利用できる半導体
装置に関するものである。
ｕｌａｔａｒ ）構造トランジスタに利用できる半導体
装置に関するものである。
従来の技術
近年、ＳＯＩ構造のＭＯＳトランジスタは、ソース・ド
レインがＳｉ基板から絶縁分離されているため、高速動
作が可能など、多くの特長があり非常に注目を集めるよ
うになってきた。
レインがＳｉ基板から絶縁分離されているため、高速動
作が可能など、多くの特長があり非常に注目を集めるよ
うになってきた。
以下、図面を参照しながら、上述したような従来のＳＯ
Ｉ構造の半導体装置について説明する０第３図は従来の
半導体装置の断面構造を示すものである。第３図におい
て、１はＳｉ基板、２は５ｉ０２膜、３はＳ１膜、４は
ゲート酸化膜、６はゲート電極からなる構成になってい
る０発明が解決しようとする問題点 しかしながら、上記のような構成では、ＳＯＩトランジ
スタのチャネル領域となるＳ１膜３の側壁人、特にゲー
ト電圧が集中するＳｉ膜３のかど領域Ｂでは、トランジ
スタがＯＦＦ状態でもリーク電流が流れる。
Ｉ構造の半導体装置について説明する０第３図は従来の
半導体装置の断面構造を示すものである。第３図におい
て、１はＳｉ基板、２は５ｉ０２膜、３はＳ１膜、４は
ゲート酸化膜、６はゲート電極からなる構成になってい
る０発明が解決しようとする問題点 しかしながら、上記のような構成では、ＳＯＩトランジ
スタのチャネル領域となるＳ１膜３の側壁人、特にゲー
ト電圧が集中するＳｉ膜３のかど領域Ｂでは、トランジ
スタがＯＦＦ状態でもリーク電流が流れる。
本発明は上記欠点を鑑み、Ｓｉ膜３の側壁で発生するリ
ーク電流を低減することができる半導体装置を提供する
ものである。
ーク電流を低減することができる半導体装置を提供する
ものである。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の半導体装置は、
ゲート電極下のＳｉ膜の側壁にチャネル部より不純物濃
度が高いチャネルストップ領域を形成し、チャネル領域
を２つのチャネルストップ領域ではさむ構造になってい
る。
ゲート電極下のＳｉ膜の側壁にチャネル部より不純物濃
度が高いチャネルストップ領域を形成し、チャネル領域
を２つのチャネルストップ領域ではさむ構造になってい
る。
作用
この構成によれば、側壁で発生するリーク電流が抑えら
れるため、優れたスイッチング特性を持つＭＯＳ）ラン
ジスタを得ることができる。
れるため、優れたスイッチング特性を持つＭＯＳ）ラン
ジスタを得ることができる。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する〇 第１図は本発明の実施例における半導体装置の平面図、
また、第１図のＡ−８間の断面図を第２図に示す。
明する〇 第１図は本発明の実施例における半導体装置の平面図、
また、第１図のＡ−８間の断面図を第２図に示す。
第１図、第２図において、１はＳｉ基板、２はＳｉＯ２
膜、３はチャネル領域になるＳ１膜、４はゲート酸化膜
、５はゲート電極、６はチャネルストップ領域、７，８
はソース、ドレインである。
膜、３はチャネル領域になるＳ１膜、４はゲート酸化膜
、５はゲート電極、６はチャネルストップ領域、７，８
はソース、ドレインである。
第１図の導伝形は、本発明の一実施例として、ｎチャネ
ルＭＯＳ ）ランジスタの場合を示す。第１図、第２図
を用いて、本発明の製造方法についても簡単に説明する
。
ルＭＯＳ ）ランジスタの場合を示す。第１図、第２図
を用いて、本発明の製造方法についても簡単に説明する
。
Ｓｉ基板１上に電気絶縁膜としてのＳｉＯ□膜２を形成
する。
する。
その上に、薄い濃度のＰ形（Ｐ−）のＳｉ膜３を形成し
、さらに、レジストマスクを用いてＳｉ膜の周囲にボロ
ンを注入して、Ｐ＋形のチャネルストップ領域６を形成
する。
、さらに、レジストマスクを用いてＳｉ膜の周囲にボロ
ンを注入して、Ｐ＋形のチャネルストップ領域６を形成
する。
次に、ゲート酸化膜４．ゲート電極５を形成し、ゲート
電極をマスクとして、セルフアライメントで、ｎ 形の
ソース・ドレイン７．８を形成する。
電極をマスクとして、セルフアライメントで、ｎ 形の
ソース・ドレイン７．８を形成する。
その際、ソース−ドレイン７．８の不純物の濃度は、チ
ャネルストップ領域６の不純物濃度より濃いために、セ
ルフアライメント的に、ゲート電極５の下だけにチャネ
ルストップ領域６が形成される０ 以上のように、ＭＯＳ）ランジスタのゲート電極６の下
に、Ｓ１膜３の周囲に高濃度のＰ＋形によるチャネルス
トップ領域６を形成すれば、Ｓｉ膜３の側壁にはチャネ
ルは形成されない。そのため、ＭＯＳ）ランジスタのＯ
ＦＦ状態でのリーク電流は低減され優れたスイッチング
特性が得られる０ なお、この実施例では、ＮチャネルＭＯＳ ）ランジス
タを例にして説明したが、ＰチャネルＭＯＳトランジス
タでは、ｎ＋形のチャネルストップ領域を形成すれば、
同様の効果が得られる。
ャネルストップ領域６の不純物濃度より濃いために、セ
ルフアライメント的に、ゲート電極５の下だけにチャネ
ルストップ領域６が形成される０ 以上のように、ＭＯＳ）ランジスタのゲート電極６の下
に、Ｓ１膜３の周囲に高濃度のＰ＋形によるチャネルス
トップ領域６を形成すれば、Ｓｉ膜３の側壁にはチャネ
ルは形成されない。そのため、ＭＯＳ）ランジスタのＯ
ＦＦ状態でのリーク電流は低減され優れたスイッチング
特性が得られる０ なお、この実施例では、ＮチャネルＭＯＳ ）ランジス
タを例にして説明したが、ＰチャネルＭＯＳトランジス
タでは、ｎ＋形のチャネルストップ領域を形成すれば、
同様の効果が得られる。
発明の効果
以上のように本発明によれば、ゲート電極下のＳｉ［の
周囲にチャネルストップ領域を形成すれば、ＭＯＳトラ
ンジスタのＯＦＦ特性でのリーク電流を低減することが
できるその実用的効果は犬なるものがある。
周囲にチャネルストップ領域を形成すれば、ＭＯＳトラ
ンジスタのＯＦＦ特性でのリーク電流を低減することが
できるその実用的効果は犬なるものがある。
第１図は本発明の一実施例におけるＳＯＩ構造のＭＯＳ
）ランジスタの平面図、第２図はその断面図、第３図は
従来のＳＯＩ構造のＭＯＳ）ランジスタの断面図である
。 １・・・・・・Ｓｉ基板、２・・・・・・ＳｉＯ２膜、
３・・・・・・Ｓｉ膜、４・・−・・・ゲート酸化膜、
５・・・・・・ゲート電極、６−・・・・・チャネルス
トップ領域、７，８・・・・・・ソース。 ドレイン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｇ−
す〒午ルスＬフブ↓契１（ ７−°゛ソー 人−−に−レ４ン
）ランジスタの平面図、第２図はその断面図、第３図は
従来のＳＯＩ構造のＭＯＳ）ランジスタの断面図である
。 １・・・・・・Ｓｉ基板、２・・・・・・ＳｉＯ２膜、
３・・・・・・Ｓｉ膜、４・・−・・・ゲート酸化膜、
５・・・・・・ゲート電極、６−・・・・・チャネルス
トップ領域、７，８・・・・・・ソース。 ドレイン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｇ−
す〒午ルスＬフブ↓契１（ ７−°゛ソー 人−−に−レ４ン
Claims (1)
- 基板上に絶縁膜を介して半導体薄膜が形成され、前記半
導体薄膜の中に一導伝形のチャネル領域が、前記チャネ
ル領域より不純物濃度が高い２つの一導伝形チャネルス
トップ領域ではさまれて形成され、前記チャンネル領域
の上にゲート電極が形成されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3466686A JPS62190878A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3466686A JPS62190878A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190878A true JPS62190878A (ja) | 1987-08-21 |
Family
ID=12420758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3466686A Pending JPS62190878A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
-
1986
- 1986-02-18 JP JP3466686A patent/JPS62190878A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6509583B1 (en) | 1994-11-02 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6653656B2 (en) | 1994-11-02 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US7001822B2 (en) | 1994-11-02 | 2006-02-21 | Renesas Technology Corp. | Semiconductor device formed on insulating layer and method of manufacturing the same |
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