JPS6337643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6337643A JPS6337643A JP18130986A JP18130986A JPS6337643A JP S6337643 A JPS6337643 A JP S6337643A JP 18130986 A JP18130986 A JP 18130986A JP 18130986 A JP18130986 A JP 18130986A JP S6337643 A JPS6337643 A JP S6337643A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に不純物濃度分布を異にする２
積類の領域を同一基板上に同時に形成する集積回路製画
の製造方法に関する。
積類の領域を同一基板上に同時に形成する集積回路製画
の製造方法に関する。
バイポーラトランジスタとＭＯＳ）ランジスタとを同一
基板上に形成した集積回路（以下、Ｂｌ−λ１０Ｓ
ＩＣと記す）において、バイポーラトランジスタのベー
ス領穢と同時に形成する抵抗（以下、ペース抵抗と記す
）は従来、第３図のように形成し、ていた。以下にＮＰ
Ｎ）ランジスタ、ＮチャンネルＭＯＳトランジスタおよ
びペース抵抗を含むこの第３図のＢｉ−ＭＯＳＩｃの製
造方法を説明する。
基板上に形成した集積回路（以下、Ｂｌ−λ１０Ｓ
ＩＣと記す）において、バイポーラトランジスタのベー
ス領穢と同時に形成する抵抗（以下、ペース抵抗と記す
）は従来、第３図のように形成し、ていた。以下にＮＰ
Ｎ）ランジスタ、ＮチャンネルＭＯＳトランジスタおよ
びペース抵抗を含むこの第３図のＢｉ−ＭＯＳＩｃの製
造方法を説明する。
まずＮ形シリコン基板１にＮチャンネルＭＯＳトランジ
スタのＰ形つェル領域４を形成し、次にシリコン窒化層
を用いて選択的に厚い素子分離用酸化膜５′ｊｊｒ：形
成する。次いでゲート酸化膜６を形成後、ゲート多結晶
シリコンＭ’ｌ’ｅ形成する。次にイオン注入のための
薄い酸化膜８（以下、パターン酸化膜と記す）を形成し
、これを介して例えばポロンのイオン注入によ＃）ＮＰ
Ｎ）ランジスタのペース領域９ａおよび第１ペース抵抗
領域９ｂを同時に形成する。次いでパターン酸化膜８′
ｆ！：選択的にエツチングしてＮＰＮ）、Ｆンジスタの
エミッタおよびコレクタの電極取出し口を形成した後、
第２多結晶シリコン膜１０を成長させる。次にこの第２
多結晶シリコン＠１０を選択的にエツチングしてエミッ
タおよびコレクタの電極取出し口にのみ残し、その後パ
ターン酸化膜８をエツチングして全面除去する。次いで
新たにパターン酸化膜１１を形成し、これを介してＮチ
ャンネルＭＯＳトランジスタのソース・ドレイン領域１
２ｃを、また前記第２多結晶シリコンｆｉｌｏを介して
ＮＰＮトランジスタのエミッタ領域１２ａおよびコレク
タコンタクト領域１２ｂｌ、例えばヒ素のイオン注入に
より同時に形成する。最後に絶縁膜１３を形成し、パタ
ーン酸化膜１１を開口した後、アルミによってＮＰＮ）
ランジスタのエミッタ、ペース、コレクタ電極１４，１
５，１６、ＮチャンネルＭＯ８）ランジスタのソース・
ドレイン電極１７、および第１ベース抵抗電極１８を同
時に形成する。
スタのＰ形つェル領域４を形成し、次にシリコン窒化層
を用いて選択的に厚い素子分離用酸化膜５′ｊｊｒ：形
成する。次いでゲート酸化膜６を形成後、ゲート多結晶
シリコンＭ’ｌ’ｅ形成する。次にイオン注入のための
薄い酸化膜８（以下、パターン酸化膜と記す）を形成し
、これを介して例えばポロンのイオン注入によ＃）ＮＰ
Ｎ）ランジスタのペース領域９ａおよび第１ペース抵抗
領域９ｂを同時に形成する。次いでパターン酸化膜８′
ｆ！：選択的にエツチングしてＮＰＮ）、Ｆンジスタの
エミッタおよびコレクタの電極取出し口を形成した後、
第２多結晶シリコン膜１０を成長させる。次にこの第２
多結晶シリコン＠１０を選択的にエツチングしてエミッ
タおよびコレクタの電極取出し口にのみ残し、その後パ
ターン酸化膜８をエツチングして全面除去する。次いで
新たにパターン酸化膜１１を形成し、これを介してＮチ
ャンネルＭＯＳトランジスタのソース・ドレイン領域１
２ｃを、また前記第２多結晶シリコンｆｉｌｏを介して
ＮＰＮトランジスタのエミッタ領域１２ａおよびコレク
タコンタクト領域１２ｂｌ、例えばヒ素のイオン注入に
より同時に形成する。最後に絶縁膜１３を形成し、パタ
ーン酸化膜１１を開口した後、アルミによってＮＰＮ）
ランジスタのエミッタ、ペース、コレクタ電極１４，１
５，１６、ＮチャンネルＭＯ８）ランジスタのソース・
ドレイン電極１７、および第１ベース抵抗電極１８を同
時に形成する。
上述した従来のＢｉ−ＭＯ８ＩＣにおけるペース抵抗の
形成に関しては、Ｎチャンネルトランジスタのソース・
ドレイン領域１２ｃの形成に必要なパターン酸化膜１１
が第１ペース抵抗領域９ｂの表面にも形成されるため、
この表面の不純物濃度が低下し、第１ペース抵抗領域９
ｂの深さも浅ぐなシ、よってシート抵抗の大きい１１類
のペース抵抗しか形成できないという欠点がある。
形成に関しては、Ｎチャンネルトランジスタのソース・
ドレイン領域１２ｃの形成に必要なパターン酸化膜１１
が第１ペース抵抗領域９ｂの表面にも形成されるため、
この表面の不純物濃度が低下し、第１ペース抵抗領域９
ｂの深さも浅ぐなシ、よってシート抵抗の大きい１１類
のペース抵抗しか形成できないという欠点がある。
本発明の目的は、上述のシート抵抗の大きなペース抵抗
領域９ｂの他に上述のパターン酸化膜１１が表面に形成
されないようにしてシート抵抗を小さくできる別のベー
ス抵抗領域を同時に形成することによって、工程数を増
すことなく、ベース抵抗のバージｌン・アップを行なう
半導体装置の製造方法を提供することである。
領域９ｂの他に上述のパターン酸化膜１１が表面に形成
されないようにしてシート抵抗を小さくできる別のベー
ス抵抗領域を同時に形成することによって、工程数を増
すことなく、ベース抵抗のバージｌン・アップを行なう
半導体装置の製造方法を提供することである。
上述した従来のＢｉ−ＭＯ８ＩＣにおけるペース抵抗に
対し、本発明は第２ポリシリ多結晶シリコン膜を表面に
形成してパターン酸化膜の形成を防ぎ、シート抵抗を小
さくできる第２ペース抵抗を、シート抵抗の大きな従来
の第１ペース抵抗と同一基板上に同時に、工程数を増す
ことなく形成するという独創的内容を有する。
対し、本発明は第２ポリシリ多結晶シリコン膜を表面に
形成してパターン酸化膜の形成を防ぎ、シート抵抗を小
さくできる第２ペース抵抗を、シート抵抗の大きな従来
の第１ペース抵抗と同一基板上に同時に、工程数を増す
ことなく形成するという独創的内容を有する。
本発明の半導体装置の製造方法は、ＮＰＮトランジスタ
のペース領域と第１および第２ベース抵抗領域とを第１
パターン酸化膜を介して同時に形成する工程と、この第
１パターン酸化膜上に第２多結晶シリコン膜を形成する
工程と、この第１パターン酸化膜および第２多結晶シリ
コンＭをＮＰＮトランジスタのエミッタ領域およびコレ
クタコンタクト領域、第２ペース抵抗領域上以外はすべ
て選択的にエツチングする工程と、ＮチャンネルＭＯＳ
トランジスタのソース・ドレイン領域形成のために必要
な第２パターン酸化膜を形成する工程とを有している。
のペース領域と第１および第２ベース抵抗領域とを第１
パターン酸化膜を介して同時に形成する工程と、この第
１パターン酸化膜上に第２多結晶シリコン膜を形成する
工程と、この第１パターン酸化膜および第２多結晶シリ
コンＭをＮＰＮトランジスタのエミッタ領域およびコレ
クタコンタクト領域、第２ペース抵抗領域上以外はすべ
て選択的にエツチングする工程と、ＮチャンネルＭＯＳ
トランジスタのソース・ドレイン領域形成のために必要
な第２パターン酸化膜を形成する工程とを有している。
以下、本発明について図面を参照して説明する。
第１図（〜〜（ｅ）は本発明の一実施例を示す構造断面
図である。まず第１図（→に示すように、１〜１０Ω１
のＮ形シリコン基板ｌにＮチャンネルＭＯ８）ランジス
タの約２にΩのＰ形つェル領域４を形成し、次に約１２
００人のシリコン窒化膜を用いて選択的に約１μｍの厚
い素子分離用酸化膜５を形成する。次いで約４ｏｏＸの
ゲート酸化膜６を形成後、約４０００１のゲート多結晶
シリコン膜７ｔ−形成する。次に約２００Ｘのパターン
酸化膜８を形成し、これを介して例えばポロンのイオン
注入により、同図（ｂ）に示すようにＮＰＮ）ランジス
タのペース領域９ａおよび第１．第２ベース抵抗領域９
ａ、９ｂｌ同時に形成する。次いでパターン酸化膜８を
選択的にエツチングしてＮＰＮトランジスタのエミッタ
およびコレクタの電極取出し口を形成した後、約１５０
０Ｘの第２多結晶シリコン膜１０を成長させる。次に同
図（Ｃ）に示すように、この第２多結晶シリコンＢｌｏ
ｔ−＆択的にエツチングしてエミッタ、コレクタの電極
取出し口および第２ペース抵抗領域９Ｃ上（但しコンタ
クト領域は除いている）にのみ残す。その後パターン酸
化膜８をエツチングして全面除去する。次いで同図（ψ
に示すようＫ１Ｆｒたにパターン酸化膜１１を例えば２
００１程度形成し、これを介してＮチャンネルＭＯ８）
ランジスタのソース・ドレイン領域１２ｅを、また第２
多結晶シリコン１１０を介してＮＰＮトランジスタのエ
ミッタ領域１２ａおよびコレクタコンタクト領域１２ｂ
を、例えばヒ素のイオン注入によシ同時に形成する。
図である。まず第１図（→に示すように、１〜１０Ω１
のＮ形シリコン基板ｌにＮチャンネルＭＯ８）ランジス
タの約２にΩのＰ形つェル領域４を形成し、次に約１２
００人のシリコン窒化膜を用いて選択的に約１μｍの厚
い素子分離用酸化膜５を形成する。次いで約４ｏｏＸの
ゲート酸化膜６を形成後、約４０００１のゲート多結晶
シリコン膜７ｔ−形成する。次に約２００Ｘのパターン
酸化膜８を形成し、これを介して例えばポロンのイオン
注入により、同図（ｂ）に示すようにＮＰＮ）ランジス
タのペース領域９ａおよび第１．第２ベース抵抗領域９
ａ、９ｂｌ同時に形成する。次いでパターン酸化膜８を
選択的にエツチングしてＮＰＮトランジスタのエミッタ
およびコレクタの電極取出し口を形成した後、約１５０
０Ｘの第２多結晶シリコン膜１０を成長させる。次に同
図（Ｃ）に示すように、この第２多結晶シリコンＢｌｏ
ｔ−＆択的にエツチングしてエミッタ、コレクタの電極
取出し口および第２ペース抵抗領域９Ｃ上（但しコンタ
クト領域は除いている）にのみ残す。その後パターン酸
化膜８をエツチングして全面除去する。次いで同図（ψ
に示すようＫ１Ｆｒたにパターン酸化膜１１を例えば２
００１程度形成し、これを介してＮチャンネルＭＯ８）
ランジスタのソース・ドレイン領域１２ｅを、また第２
多結晶シリコン１１０を介してＮＰＮトランジスタのエ
ミッタ領域１２ａおよびコレクタコンタクト領域１２ｂ
を、例えばヒ素のイオン注入によシ同時に形成する。
前記パターン酸化膜１１が表面に形成されるペース領域
９ａの外部ペース領域および第１ペース抵抗領域９ａで
は表面の不純物濃度は低下し、これらの領域の深さ扛浅
くなって、シート抵抗は最終的に、例えば約２にΩ／口
となる。一方、パターン酸化膜８および第２多結晶シリ
コン膜１０′！ｉ−表面に残して、パターン酸化膜１１
を表面に形成されないようにしたペース領域９ａの内部
ペース領域および第２ベース抵抗領域９Ｃでは表面不純
物濃度の低下は抑えられ、これらの領域の深くなって、
シート抵抗は最終的に例えば約ＩＫΩ／口になる。最後
に同図（ｅ） Ｋ示すように、絶縁膜１３を形成し、パ
ターン酸化膜１１を開口した後、アルミによってＮＰＮ
）ランジスタのエミッタ、ペース、コレクタ電極１４，
１５．１６ＮチャンネルＭＯＳトランジスタのンース拳
ドレイン電極１７および第１、第２ベース抵抗電極１８
．１’Ｑ−同時に形成する。
９ａの外部ペース領域および第１ペース抵抗領域９ａで
は表面の不純物濃度は低下し、これらの領域の深さ扛浅
くなって、シート抵抗は最終的に、例えば約２にΩ／口
となる。一方、パターン酸化膜８および第２多結晶シリ
コン膜１０′！ｉ−表面に残して、パターン酸化膜１１
を表面に形成されないようにしたペース領域９ａの内部
ペース領域および第２ベース抵抗領域９Ｃでは表面不純
物濃度の低下は抑えられ、これらの領域の深くなって、
シート抵抗は最終的に例えば約ＩＫΩ／口になる。最後
に同図（ｅ） Ｋ示すように、絶縁膜１３を形成し、パ
ターン酸化膜１１を開口した後、アルミによってＮＰＮ
）ランジスタのエミッタ、ペース、コレクタ電極１４，
１５．１６ＮチャンネルＭＯＳトランジスタのンース拳
ドレイン電極１７および第１、第２ベース抵抗電極１８
．１’Ｑ−同時に形成する。
第２図は本発明の他の実施例の構造断面図である。本実
施例は実施例の第１および第２ベース抵抗の代わシにサ
ブストレー）ＰＮＰ）ランジスタを形成するものである
。
施例は実施例の第１および第２ベース抵抗の代わシにサ
ブストレー）ＰＮＰ）ランジスタを形成するものである
。
以下、この実施例２の簡単な説明をする。Ｐ−形シリコ
ン基板１００にＮチャンネルＭＯＳトランジスタのＰ
埋込層３およびサブストレートＰＮＰ）ランジスタのコ
レクタコンタクト領域の一部となるＰ＋埋込層３を同時
に形成する。次にＮ形エピタキシャル層２を成長させた
後、パターン酸化膜８を介してＮチャンネルＭＯ８）ラ
ンジスタのＰ形つェル領域３およびサブストレートＰＮ
Ｐ）ランジスタのコレクタコンタクト領域の一部となる
領域３を同時に形成する。ゲート形成後、パターン酸化
膜８を形成し、これを介してＮＰＮ）ランジスタのペー
ス領域９ａ、サブストレートＰＮＰ）ランジスタのエミ
ッタ領域９ｄおよびコレクタコンタクトの一部となる領
域９ｅを同時に形成する。次にパターン酸化膜８、次い
で第２多結晶シリコンｇｌ Ｏｉ選択的にエツチングし
て、ＮＰＮトランジスタのエミッタおよびコレクタの電
極取出し口、サブストレートＰＮＰ ）ランジスタのエ
ミッタおよびペースの電極取出し口を形成する。次いで
新たにパターン酸化膜１１を形成し、これを介してＮチ
ャンネルＭＯＳトランジスタのソース拳ドレイン領域１
２０１に１また前記第２多結晶シリコンｇｌｏを介して
ＮＰＮ トランジスタのエミッタ領域１２ａおよびコレ
クタコンタクト領域１２ｂ１サブストレー）ＰＮＰ）ラ
ンジスタのベースコンタクト領域１２ｄを同時に形成す
る。以後は実施例１と同様な製造方法である。
ン基板１００にＮチャンネルＭＯＳトランジスタのＰ
埋込層３およびサブストレートＰＮＰ）ランジスタのコ
レクタコンタクト領域の一部となるＰ＋埋込層３を同時
に形成する。次にＮ形エピタキシャル層２を成長させた
後、パターン酸化膜８を介してＮチャンネルＭＯ８）ラ
ンジスタのＰ形つェル領域３およびサブストレートＰＮ
Ｐ）ランジスタのコレクタコンタクト領域の一部となる
領域３を同時に形成する。ゲート形成後、パターン酸化
膜８を形成し、これを介してＮＰＮ）ランジスタのペー
ス領域９ａ、サブストレートＰＮＰ）ランジスタのエミ
ッタ領域９ｄおよびコレクタコンタクトの一部となる領
域９ｅを同時に形成する。次にパターン酸化膜８、次い
で第２多結晶シリコンｇｌ Ｏｉ選択的にエツチングし
て、ＮＰＮトランジスタのエミッタおよびコレクタの電
極取出し口、サブストレートＰＮＰ ）ランジスタのエ
ミッタおよびペースの電極取出し口を形成する。次いで
新たにパターン酸化膜１１を形成し、これを介してＮチ
ャンネルＭＯＳトランジスタのソース拳ドレイン領域１
２０１に１また前記第２多結晶シリコンｇｌｏを介して
ＮＰＮ トランジスタのエミッタ領域１２ａおよびコレ
クタコンタクト領域１２ｂ１サブストレー）ＰＮＰ）ラ
ンジスタのベースコンタクト領域１２ｄを同時に形成す
る。以後は実施例１と同様な製造方法である。
従来、Ｂｉ−ＭＯ８ＩＣにおけるサブストレー）ＰＮＰ
）ランジスタの製造方法ではエミッタ電極取出し口には
第２多結晶シリコン膜１０を形成しておらず、パターン
酸化膜１１が形成され、表面不純物濃度の低下を生じ、
ｈＦＩ＋ の大きなものが得られなかった。
）ランジスタの製造方法ではエミッタ電極取出し口には
第２多結晶シリコン膜１０を形成しておらず、パターン
酸化膜１１が形成され、表面不純物濃度の低下を生じ、
ｈＦＩ＋ の大きなものが得られなかった。
この実施例２では、エミッタ電極取出し口に第２多結晶
シリコン膜ｌＯを形成することによって、エミッタ領域
９ｄがパターン酸化膜１１形成の影響を受けず、表面濃
度の低下は防げる。したがって、エミッタ領域は従来よ
シも高濃度となシ、また、エミッタ領域の深さは深く、
実効ペース幅が小さくなるために、エミッタ注入効率が
向上し、大きなｈＦＭを得ることができるという利点が
ある。
シリコン膜ｌＯを形成することによって、エミッタ領域
９ｄがパターン酸化膜１１形成の影響を受けず、表面濃
度の低下は防げる。したがって、エミッタ領域は従来よ
シも高濃度となシ、また、エミッタ領域の深さは深く、
実効ペース幅が小さくなるために、エミッタ注入効率が
向上し、大きなｈＦＭを得ることができるという利点が
ある。
以上説明したように本発明は、第２多１結晶シリコン膜
を選択的にエツチングして表面上にこの第２多結晶シリ
コン膜と残すことにより、その後のパターン酸化層形成
時に生じる表面不純物濃度の低下を抑えてシート抵抗を
小さくできる第２ベース抵抗領域を、パターン酸化膜が
表面に形成されてシート抵抗が犬きくなる従来の第１ペ
ース抵抗領域と同時に同一基板上に新たに形成すること
ができ、工程数を増すことなくシート抵抗の異なる２釉
類のペース抵抗領域を形成できる効果がある。
を選択的にエツチングして表面上にこの第２多結晶シリ
コン膜と残すことにより、その後のパターン酸化層形成
時に生じる表面不純物濃度の低下を抑えてシート抵抗を
小さくできる第２ベース抵抗領域を、パターン酸化膜が
表面に形成されてシート抵抗が犬きくなる従来の第１ペ
ース抵抗領域と同時に同一基板上に新たに形成すること
ができ、工程数を増すことなくシート抵抗の異なる２釉
類のペース抵抗領域を形成できる効果がある。
また、サブストレートＰＮＰトランジスタのエミッタ電
極取出し口に第２多結晶シリコン膜を形成することによ
り、その後のパターン酸化膜形成時に生じる表面不純物
濃度の低下を防ぎ、高濃度で深いエミッタ領域を形成し
てエミッタ注入効率を向上させ、ｈＦｌを大きくするこ
とができる効果がある。
極取出し口に第２多結晶シリコン膜を形成することによ
り、その後のパターン酸化膜形成時に生じる表面不純物
濃度の低下を防ぎ、高濃度で深いエミッタ領域を形成し
てエミッタ注入効率を向上させ、ｈＦｌを大きくするこ
とができる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの製造工程を示す構造断面図、第２図はもう一つの実
施例を示す断面図、第３図は従来技術を示す構造断面図
である。 １・・・・・・Ｎ形シリコン基板、２・・・・・・Ｎ形
エピタキシャル層、３・・・・・・Ｐ十形埋込層、４・
・・・・・Ｐ形つェル領域、５・・・・・・素子分離酸
化膜、６・・・・・・ゲート酸化膜、７・・・・・・ゲ
ート多結晶シリコン層、８，１１・・・・・・パターン
酸化膜、９ａ°・・・・・ＮＰＮ）ランジスタのペース
領域、９ｂ・・・・・・第１ペース抵抗領域、９Ｃ・・
・・・・第２ベース抵抗領域、９ｄ・・・・・・サブス
トレートＰＮＰトランジスタのエミッタ領域、９ｅ・・
・・・・サブストレー）ＰＮＰ）ランジスタのコレクタ
コンタクト領域、１０・・・・・・第２の多結晶シリコ
ン／Ｉｔ、１２ａ・・・・−・ＮＰＮ ）ランジスタの
エミッタ領域、１２ｂ・・・・・・ＮＰＮトランジスタ
のコレクタコンタクト領域、１２ｃ・−・・・・ソース
・ドレイン領域、１２ｄ・・・・・・サブストレートＰ
ＮＰトランジスタのベースコンタクト領域、１３・・・
・・・絶縁膜、１４・・・・・・ＮＰＮトランジスタの
エミッタ電極、１５・・・・・・ＮＰＮ）ランジスタの
ペース電極、１６・・・・・・ＮＰＮ）ランジスタのコ
レクタ電極、１７・・・・・・ソース・ドレイン電極、
１８・・団・第１ベース抵抗電極、１９・・・・・・第
２ペース抵抗電極、２０・・・・・・サブストレートＰ
ＮＰトランジスタのエミッタ電極、２１・・・・・・サ
ブストレー）ＰＮＰ）ランジスタのペース電極、２２・
・・・・・サブストレー）ＰＮＰ トランジスタのコレ
クタ電極、１００・・・・・・Ｐ−形シリコン基板。 代理人 弁理士 内 原 晋 コ
めの製造工程を示す構造断面図、第２図はもう一つの実
施例を示す断面図、第３図は従来技術を示す構造断面図
である。 １・・・・・・Ｎ形シリコン基板、２・・・・・・Ｎ形
エピタキシャル層、３・・・・・・Ｐ十形埋込層、４・
・・・・・Ｐ形つェル領域、５・・・・・・素子分離酸
化膜、６・・・・・・ゲート酸化膜、７・・・・・・ゲ
ート多結晶シリコン層、８，１１・・・・・・パターン
酸化膜、９ａ°・・・・・ＮＰＮ）ランジスタのペース
領域、９ｂ・・・・・・第１ペース抵抗領域、９Ｃ・・
・・・・第２ベース抵抗領域、９ｄ・・・・・・サブス
トレートＰＮＰトランジスタのエミッタ領域、９ｅ・・
・・・・サブストレー）ＰＮＰ）ランジスタのコレクタ
コンタクト領域、１０・・・・・・第２の多結晶シリコ
ン／Ｉｔ、１２ａ・・・・−・ＮＰＮ ）ランジスタの
エミッタ領域、１２ｂ・・・・・・ＮＰＮトランジスタ
のコレクタコンタクト領域、１２ｃ・−・・・・ソース
・ドレイン領域、１２ｄ・・・・・・サブストレートＰ
ＮＰトランジスタのベースコンタクト領域、１３・・・
・・・絶縁膜、１４・・・・・・ＮＰＮトランジスタの
エミッタ電極、１５・・・・・・ＮＰＮ）ランジスタの
ペース電極、１６・・・・・・ＮＰＮ）ランジスタのコ
レクタ電極、１７・・・・・・ソース・ドレイン電極、
１８・・団・第１ベース抵抗電極、１９・・・・・・第
２ペース抵抗電極、２０・・・・・・サブストレートＰ
ＮＰトランジスタのエミッタ電極、２１・・・・・・サ
ブストレー）ＰＮＰ）ランジスタのペース電極、２２・
・・・・・サブストレー）ＰＮＰ トランジスタのコレ
クタ電極、１００・・・・・・Ｐ−形シリコン基板。 代理人 弁理士 内 原 晋 コ
Claims (1)
- 一導電形半導体基板に２種類の異なる不純物濃度分布を
有する多の導電形の第１および第２領域を同時に形成す
る半導体装置の製造方法において、前記一導電形半導体
基板表面に第１酸化膜を形成する工程と、前記第１酸化
膜を介して前記第１および第２領域を同時に形成する工
程と、前記第１酸化膜上に多結晶シリコン膜を形成する
工程と、少くとも前記第１領域上の前記多結晶シリコン
膜および前記第１酸化膜を選択的にエッチングする工程
と、全面に第２酸化膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18130986A JP2604727B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18130986A JP2604727B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337643A true JPS6337643A (ja) | 1988-02-18 |
| JP2604727B2 JP2604727B2 (ja) | 1997-04-30 |
Family
ID=16098421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18130986A Expired - Lifetime JP2604727B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604727B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467766B2 (en) | 1998-11-20 | 2002-10-22 | Fujitsu Limited | Paper sheet feed mechanism |
| JP2008201503A (ja) * | 2007-02-19 | 2008-09-04 | Seiko Epson Corp | 媒体送り出し装置 |
| US7515865B2 (en) | 2004-03-31 | 2009-04-07 | Brother Kogyo Kabushiki Kaisha | Recording medium feeding device and image forming apparatus |
-
1986
- 1986-07-31 JP JP18130986A patent/JP2604727B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467766B2 (en) | 1998-11-20 | 2002-10-22 | Fujitsu Limited | Paper sheet feed mechanism |
| US7515865B2 (en) | 2004-03-31 | 2009-04-07 | Brother Kogyo Kabushiki Kaisha | Recording medium feeding device and image forming apparatus |
| JP2008201503A (ja) * | 2007-02-19 | 2008-09-04 | Seiko Epson Corp | 媒体送り出し装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2604727B2 (ja) | 1997-04-30 |
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