CN109830528B - 锗硅hbt器件及制造方法 - Google Patents
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Abstract
本发明公开了一种锗硅HBT器件，包括：集电区、基区和发射区；在由锗硅外延层形成的基区的表面形成有发射区窗口，发射区形成于发射区窗口中并延伸到发射区窗口外，发射区包括叠加的第一多晶硅层和第二多晶硅层；第一多晶硅层直接和基区表面接触，第一多晶硅层的厚度保证在使第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性满足要求，第二多晶硅的厚度满足在发射区窗口缩小时增加发射区的厚度的要求。本发明还公开了一种锗硅HBT器件的制造方法。本发明能保证在发射区窗口缩小时增加整个发射区的厚度并能防止整个发射区的厚度增加对发射区的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种锗硅异质结双极晶体管(HBT)器件；本发明还涉及一种锗硅HBT器件的制造方法。
背景技术
在射频应用中，需要越来越高的器件特征频率，RFCMOS虽然在先进的工艺技术中可实现较高频率，但还是难以完全满足射频要求，如很难实现40GHz以上的特征频率，而且先进工艺的研发成本也是非常高；化合物半导体可实现非常高的特征频率器件，但由于材料成本高、尺寸小的缺点，加上大多数化合物半导体有毒，限制了其应用。锗硅(SiGe)异质结双极晶体管(HBT)则是超高频器件的很好选择，首先其利用SiGe与硅(Si)的能带差别，提高发射区的载流子注入效率，增大器件的电流放大倍数；其次利用SiGe基区的高掺杂，降低基区电阻，提高特征频率；另外SiGe工艺基本与硅工艺相兼容，因此SiGe HBT已经成为超高频器件的主力军。
以N型器件为例，现有SiGe HBT采用高掺杂的集电区埋层，以降低集电区电阻，采用高浓度高能量N型注入，连接集电区埋层，形成集电极引出端(collector pick-up)。集电区埋层上外延中低掺杂的集电区，在位P型掺杂的SiGe外延形成基区；之后，形成位于基区表面上的由发射区窗口介质层围成的发射区窗口，之后再发射区窗口中填充多晶硅并进行N型离子注入掺杂形成由N型重掺杂多晶硅构成发射区，最终完成HBT的制作。
为了得到更高频率的锗硅HBT器件，发射区窗口尺寸需要不断缩小，而随着发射区窗口尺寸缩小，发射区对于的多晶硅淀积的厚度就会增加，这也使得后续的发射区的多晶硅注入深度会增加且注入深度就会随着发射区多晶硅厚度的变化而变化，这会使得发射区的厚度本身不稳定，以及多晶硅离子注入的深度不稳定，使得发射区的厚度和掺杂杂质分布的均匀性都变差，从而会使得器件特性非常不稳定。
发明内容
本发明所要解决的技术问题是提供一种锗硅HBT器件，能在发射区窗口尺寸缩小的条件下增加发射区的多晶硅厚度且能消除发射区的多晶硅厚度的增加对发射区的性能均匀性的不利影响，从而能提高器件的稳定性。为此，本发明还提供一种锗硅HBT器件的制造方法。
为解决上述技术问题，本发明提供的锗硅HBT器件包括：集电区、基区和发射区。
所述集电区形成于半导体衬底上的有源区中，所述有源区由场氧化层隔离的所述半导体衬底组成。
所述基区包括形成于所述集电区表面的锗硅外延层。
在所述基区的表面形成有发射区窗口，所述发射区窗口由图形化的发射区介质层围绕而成。
所述发射区形成于所述发射区窗口中并延伸到所述发射区窗口外，所述发射区包括叠加的第一多晶硅层和第二多晶硅层。
所述第一多晶硅层直接和所述基区表面接触，所述第一多晶硅层中具有离子注入的掺杂杂质，所述第一多晶硅层的厚度保证在使所述第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性满足要求，所述第二多晶硅的厚度满足在所述发射区窗口缩小时增加所述发射区的厚度的要求，从而能保证在所述发射区窗口缩小时增加整个所述发射区的厚度并能防止整个所述发射区的厚度增加对所述发射区的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述场氧化层为浅沟槽场氧化层。
进一步的改进是，所述集电区由形成于所述有源区中的第一导电类型离子注入区组成。
进一步的改进是，所述集电区的底部形成有第一导电类型重掺杂的埋层，通过在所述埋层的顶部形成的引出结构连接到由正面金属层组成的集电极。
进一步的改进是，所述基区包括本征基区和外基区，所述本征基区由形成于所述集电区表面的所述锗硅外延层组成，所述外基区由延伸到所述场氧化层表面的所述锗硅外延层组成，所述基区具有第二导电类型掺杂，所述外基区具有第二导电类型重掺杂；在所述外基区的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的基极。
进一步的改进是，所述第一多晶硅层和所述第二多晶硅层都具有第一导电类型掺杂，在所述第二多晶硅层的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的发射极。
进一步的改进是，在所述第二多晶硅层的表面形成有金属硅化物。
为解决上述技术问题，本发明提供的锗硅HBT器件的制造方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成场氧化层结构并通过所述场氧化层隔离出有源区。
步骤二、在所述半导体衬底的有源区中形成集电区。
步骤三、采用锗硅外延工艺形成基区，所述基区包括形成于所述集电区表面的锗硅外延层。
步骤四、形成发射区介质层，采用光刻刻蚀工艺进行图形化形成由图形化的发射区介质层围绕而成的发射区窗口；所述发射区窗口位于所述基区的表面。
步骤五、形成第一多晶硅层并进行离子注入对所述第一多晶硅层进行掺杂，所述第一多晶硅层的厚度保证在使所述第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性满足要求。
步骤六、形成第二多晶硅层；光刻定义出发射区的形成区域，采用刻蚀工艺将所述发射区外的所述第二多晶硅层和所述第一多晶硅层去除，由保留于的所述第一多晶硅层和所述第二多晶硅层叠加形成所述发射区。
所述第二多晶硅的厚度满足在所述发射区窗口缩小时增加所述发射区的厚度的要求，结合所述第一多晶硅层的厚度的均匀性以及离子注入的深度的均匀性的控制，从而能保证在所述发射区窗口缩小时增加整个所述发射区的厚度并能防止整个所述发射区的厚度增加对所述发射区的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述场氧化层为采用浅沟槽隔离工艺形成的浅沟槽场氧化层。
进一步的改进是，步骤二中所述集电区由通过离子注入形成于所述有源区中的第一导电类型离子注入区组成。
进一步的改进是，在形成所述集电区之前还包括在所述集电区的底部形成第一导电类型重掺杂的埋层的步骤；步骤六之后还包括在所述埋层的顶部形成的引出结构、层间膜、接触孔和正面金属层的步骤，通过在所述埋层的顶部形成的引出结构连接到由正面金属层组成的集电极。
进一步的改进是，所述基区包括本征基区和外基区，所述本征基区由形成于所述集电区表面的所述锗硅外延层组成，所述外基区由延伸到所述场氧化层表面的所述锗硅外延层组成，所述基区具有第二导电类型掺杂，所述外基区具有第二导电类型重掺杂；在所述外基区的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的基极。
进一步的改进是，所述第一多晶硅层和所述第二多晶硅层都具有第一导电类型掺杂，在所述第二多晶硅层的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的发射极。
在形成所述发射区之后以及形成所述层间膜之前，还包括在所述第二多晶硅层的表面形成金属硅化物的步骤。
本发明通过将发射区设计成由第一多晶硅层和第二多晶硅层叠加而成的结构，第一多晶硅层直接和基区表面接触，由于相对于整个发射区的厚度，第一多晶硅层的厚度能控制的较薄，这样能实现对第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性进行很好的控制；同时利用第一晶硅层和基区表面直接接触的特点来实现通过对第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性的控制来实现对的整个发射区的性能的控制；而通过增加第二多晶硅层的厚度则能增加整个发射区的厚度，所以，本发明能防止整个发射区的厚度增加对发射区的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性；特别是在为了提高器件的频率特性而缩小发射区窗口的尺寸时，即使发射区窗口的尺寸缩小使发射区的厚度增加，本发明依然能提高器件的稳定性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例锗硅HBT器件的结构示意图；
图2A-图2B是本发明实施例锗硅HBT器件的制造方法的各步骤中的结构示意图。
具体实施方式
如图1所示，是本发明实施例锗硅HBT器件的结构示意图，本发明实施例锗硅HBT器件包括：集电区104、基区106和发射区109。
所述集电区104形成于半导体衬底101上的有源区中，所述有源区由场氧化层103隔离的所述半导体衬底101组成。
本发明实施例中，所述半导体衬底101为硅衬底。
所述场氧化层103为浅沟槽场氧化层103。在其他实施例中，所述场氧化层103也能为局部场氧化层103。
所述集电区104由形成于所述有源区中的第一导电类型离子注入区组成。
所述集电区104的底部形成有第一导电类型重掺杂的埋层102，通过在所述埋层102的顶部形成的引出结构连接到由正面金属层组成的集电极。图1中，在所述集电区104的正下方形成有第一导电类型重掺杂区102a，所述第一导电类型重掺杂区102a使所述集电区104和所述埋层102之间更好的接触。
所述基区106包括形成于所述集电区104表面的锗硅外延层106。本发明实施例中，由于所述基区是由锗硅外延层组成的，故二者都采用标记106表示。
所述基区106包括本征基区和外基区，所述本征基区由形成于所述集电区104表面的所述锗硅外延层106组成，所述外基区由延伸到所述场氧化层103表面的所述锗硅外延层106组成，所述基区106具有第二导电类型掺杂，所述外基区具有第二导电类型重掺杂；在所述外基区的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的基极。
图1中，还包括基区窗口，所述基区窗口由介质层105围绕形成，所述基区窗口的尺寸大于所述有源区的尺寸即所述基区窗口将所述有源区的表面全部露出。
图1中，在所述外基区的表面还形成有多晶硅层107，所述外基区的顶部形成的接触孔的底部直接和多晶硅层107接触并通过多晶硅层107和底部的外基区接触。
在所述基区106的表面形成有发射区窗口，所述发射区窗口由图形化的发射区介质层108围绕而成。本发明实施例中，在所述发射区介质层108的内侧面还形成有内侧墙108a。
所述发射区109形成于所述发射区窗口中并延伸到所述发射区窗口外，所述发射区109包括叠加的第一多晶硅层109a和第二多晶硅层109b。
所述第一多晶硅层109a直接和所述基区106表面接触，所述第一多晶硅层109a中具有离子注入的掺杂杂质，所述第一多晶硅层109a的厚度保证在使所述第一多晶硅层109a的厚度的均匀性和离子注入的深度的均匀性满足要求，所述第二多晶硅的厚度满足在所述发射区窗口缩小时增加所述发射区109的厚度的要求，从而能保证在所述发射区窗口缩小时增加整个所述发射区109的厚度并能防止整个所述发射区109的厚度增加对所述发射区109的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
所述第一多晶硅层109a和所述第二多晶硅层109b都具有第一导电类型掺杂，在所述第二多晶硅层109b的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的发射极。
在所述第二多晶硅层109b的表面形成有金属硅化物。较厚的所述第二多晶硅层109b能保证形成较厚的金属硅化物。
本发明实施例通过将发射区109设计成由第一多晶硅层109a和第二多晶硅层109b叠加而成的结构，第一多晶硅层109a直接和基区106表面接触，由于相对于整个发射区109的厚度，第一多晶硅层109a的厚度能控制的较薄，这样能实现对第一多晶硅层109a的厚度的均匀性和离子注入的深度的均匀性进行很好的控制；同时利用第一晶硅层和基区106表面直接接触的特点来实现通过对第一多晶硅层109a的厚度的均匀性和离子注入的深度的均匀性的控制来实现对的整个发射区109的性能的控制；而通过增加第二多晶硅层109b的厚度则能增加整个发射区109的厚度，所以，本发明实施例能防止整个发射区109的厚度增加对发射区109的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性；特别是在为了提高器件的频率特性而缩小发射区窗口的尺寸时，即使发射区窗口的尺寸缩小使发射区109的厚度增加，本发明实施例依然能提高器件的稳定性。
如图2A至图2B所示，是本发明实施例锗硅HBT器件的制造方法的各步骤中的结构示意图，本发明实施例锗硅HBT器件的制造方法包括如下步骤：
步骤一、如图2A所示，提供半导体衬底101，在所述半导体衬底101上形成场氧化层103结构并通过所述场氧化层103隔离出有源区。
本发明实施例中，所述半导体衬底101为硅衬底。
所述场氧化层103为浅沟槽场氧化层103。在其他实施例中，所述场氧化层103也能为局部场氧化层103。
步骤二、如图2A所示，在所述半导体衬底101的有源区中形成集电区104。
步骤二中所述集电区104由通过离子注入形成于所述有源区中的第一导电类型离子注入区组成。
在形成所述集电区104之前还包括在所述集电区104的底部形成第一导电类型重掺杂的埋层102的步骤。
以及在所述集电区104的正下方形成第一导电类型重掺杂区102a的步骤，所述第一导电类型重掺杂区102a使所述集电区104和所述埋层102之间更好的接触。
步骤三、如图2A所示，采用锗硅外延工艺形成基区106，所述基区106包括形成于所述集电区104表面的锗硅外延层106。
所述基区106包括本征基区和外基区，所述本征基区由形成于所述集电区104表面的所述锗硅外延层106组成，所述外基区由延伸到所述场氧化层103表面的所述锗硅外延层106组成，所述基区106具有第二导电类型掺杂，所述外基区具有第二导电类型重掺杂。
本发明实施例方法中，在形成所述锗硅外延层106之前，还包括基区窗口的步骤，包括分步骤：首先、形成基区窗口由介质层105；进行光刻定义加刻蚀工艺形成由基区窗口由介质层105围绕而成的所述基区窗口。所述基区窗口的尺寸大于所述有源区的尺寸即所述基区窗口将所述有源区的表面全部露出。
步骤四、如图2A所示，形成发射区介质层108，采用光刻刻蚀工艺进行图形化形成由图形化的发射区介质层108围绕而成的发射区窗口；所述发射区窗口位于所述基区106的表面。
本发明实施例方法中，在形成所述基区之后以及形成所述发射区介质层108之前，还包括形成多晶硅层107的步骤；之后，在进行所述发射区窗口的图形化工艺时在光刻工艺之后一并对多晶硅层107进行刻蚀。刻蚀后的多晶硅层107用于和所述外基区的表面相接触。
之后，还包括在所述发射区介质层108的内侧面还形成内侧墙108a的步骤。所述内侧墙108a能实现后续的发射区和多晶硅层107的隔离。
步骤五、如图2A所示，形成第一多晶硅层109a。
如图2B所示，进行如标记201所示的离子注入对所述第一多晶硅层109a进行掺杂，所述第一多晶硅层109a的厚度保证在使所述第一多晶硅层109a的厚度的均匀性和离子注入的深度的均匀性满足要求。
步骤六、如图1所示，形成第二多晶硅层109b；光刻定义出发射区109的形成区域，采用刻蚀工艺将所述发射区109外的所述第二多晶硅层109b和所述第一多晶硅层109a去除，由保留于的所述第一多晶硅层109a和所述第二多晶硅层109b叠加形成所述发射区109。
所述第二多晶硅的厚度满足在所述发射区窗口缩小时增加所述发射区109的厚度的要求，结合所述第一多晶硅层109a的厚度的均匀性以及离子注入的深度的均匀性的控制，从而能保证在所述发射区窗口缩小时增加整个所述发射区109的厚度并能防止整个所述发射区109的厚度增加对所述发射区109的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
步骤六之后还包括在所述埋层102的顶部形成的引出结构、层间膜、接触孔和正面金属层的步骤，通过在所述埋层102的顶部形成的引出结构连接到由正面金属层组成的集电极。
在所述外基区的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的基极。本发明实施例方法中，所述外基区的顶部形成的接触孔的底部直接和多晶硅层107接触并通过多晶硅层107和底部的外基区接触。
所述第一多晶硅层109a和所述第二多晶硅层109b都具有第一导电类型掺杂，在所述第二多晶硅层109b的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的发射极。
在形成所述发射区109之后以及形成所述层间膜之前，还包括在所述第二多晶硅层109b的表面形成金属硅化物的步骤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种锗硅HBT器件，其特征在于，包括：集电区、基区和发射区；
所述集电区形成于半导体衬底上的有源区中，所述有源区由场氧化层隔离的所述半导体衬底组成；
所述基区包括形成于所述集电区表面的锗硅外延层；
在所述基区的表面形成有发射区窗口，所述发射区窗口由图形化的发射区介质层围绕而成；
所述发射区形成于所述发射区窗口中并延伸到所述发射区窗口外，所述发射区包括叠加的第一多晶硅层和第二多晶硅层；
所述第一多晶硅层直接和所述基区表面接触，所述第一多晶硅层中具有离子注入的掺杂杂质，所述第一多晶硅层的厚度保证在使所述第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性满足要求，所述第二多晶硅的厚度满足在所述发射区窗口缩小时增加所述发射区的厚度的要求，从而能保证在所述发射区窗口缩小时增加整个所述发射区的厚度并能防止整个所述发射区的厚度增加对所述发射区的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
2.如权利要求1所述的锗硅HBT器件，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的锗硅HBT器件，其特征在于：所述场氧化层为浅沟槽场氧化层。
4.如权利要求2所述的锗硅HBT器件，其特征在于：所述集电区由形成于所述有源区中的第一导电类型离子注入区组成。
5.如权利要求4所述的锗硅HBT器件，其特征在于：所述集电区的底部形成有第一导电类型重掺杂的埋层，通过在所述埋层的顶部形成的引出结构连接到由正面金属层组成的集电极。
6.如权利要求4所述的锗硅HBT器件，其特征在于：所述基区包括本征基区和外基区，所述本征基区由形成于所述集电区表面的所述锗硅外延层组成，所述外基区由延伸到所述场氧化层表面的所述锗硅外延层组成，所述基区具有第二导电类型掺杂，所述外基区具有第二导电类型重掺杂；在所述外基区的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的基极。
7.如权利要求6所述的锗硅HBT器件，其特征在于：所述第一多晶硅层和所述第二多晶硅层都具有第一导电类型掺杂，在所述第二多晶硅层的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的发射极。
8.如权利要求7所述的锗硅HBT器件，其特征在于：在所述第二多晶硅层的表面形成有金属硅化物。
9.一种锗硅HBT器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成场氧化层结构并通过所述场氧化层隔离出有源区；
步骤二、在所述半导体衬底的有源区中形成集电区；
步骤三、采用锗硅外延工艺形成基区，所述基区包括形成于所述集电区表面的锗硅外延层；
步骤四、形成发射区介质层，采用光刻刻蚀工艺进行图形化形成由图形化的发射区介质层围绕而成的发射区窗口；所述发射区窗口位于所述基区的表面；
步骤五、形成第一多晶硅层并进行离子注入对所述第一多晶硅层进行掺杂，所述第一多晶硅层的厚度保证在使所述第一多晶硅层的厚度的均匀性和离子注入的深度的均匀性满足要求；
步骤六、形成第二多晶硅层；光刻定义出发射区的形成区域，采用刻蚀工艺将所述发射区外的所述第二多晶硅层和所述第一多晶硅层去除，由保留的所述第一多晶硅层和所述第二多晶硅层叠加形成所述发射区；
所述第二多晶硅的厚度满足在所述发射区窗口缩小时增加所述发射区的厚度的要求，结合所述第一多晶硅层的厚度的均匀性以及离子注入的深度的均匀性的控制，从而能保证在所述发射区窗口缩小时增加整个所述发射区的厚度并能防止整个所述发射区的厚度增加对所述发射区的厚度的均匀性和离子注入的深度的均匀性的不利影响，从而提高器件的稳定性。
10.如权利要求9所述的锗硅HBT器件的制造方法，其特征在于：所述半导体衬底为硅衬底。
11.如权利要求10所述的锗硅HBT器件的制造方法，其特征在于：所述场氧化层为采用浅沟槽隔离工艺形成的浅沟槽场氧化层。
12.如权利要求11所述的锗硅HBT器件的制造方法，其特征在于：步骤二中所述集电区由通过离子注入形成于所述有源区中的第一导电类型离子注入区组成。
13.如权利要求12所述的锗硅HBT器件的制造方法，其特征在于：在形成所述集电区之前还包括在所述集电区的底部形成第一导电类型重掺杂的埋层的步骤；步骤六之后还包括在所述埋层的顶部形成的引出结构、层间膜、接触孔和正面金属层的步骤，通过在所述埋层的顶部形成的引出结构连接到由正面金属层组成的集电极。
14.如权利要求13所述的锗硅HBT器件的制造方法，其特征在于：所述基区包括本征基区和外基区，所述本征基区由形成于所述集电区表面的所述锗硅外延层组成，所述外基区由延伸到所述场氧化层表面的所述锗硅外延层组成，所述基区具有第二导电类型掺杂，所述外基区具有第二导电类型重掺杂；在所述外基区的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的基极。
15.如权利要求14所述的锗硅HBT器件的制造方法，其特征在于：所述第一多晶硅层和所述第二多晶硅层都具有第一导电类型掺杂，在所述第二多晶硅层的顶部形成有接触孔并通过对应的接触孔连接到由正面金属层组成的发射极；
在形成所述发射区之后以及形成所述层间膜之前，还包括在所述第二多晶硅层的表面形成金属硅化物的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910061695.7A CN109830528B (zh) | 2019-01-23 | 2019-01-23 | 锗硅hbt器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910061695.7A CN109830528B (zh) | 2019-01-23 | 2019-01-23 | 锗硅hbt器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109830528A CN109830528A (zh) | 2019-05-31 |
| CN109830528B true CN109830528B (zh) | 2021-11-09 |
Family
ID=66861833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910061695.7A Active CN109830528B (zh) | 2019-01-23 | 2019-01-23 | 锗硅hbt器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109830528B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111883428A (zh) * | 2020-07-16 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 发射区多晶硅的形成方法及器件 |
| CN112490114B (zh) * | 2020-11-27 | 2023-11-14 | 上海华虹宏力半导体制造有限公司 | 一种调整多晶硅沉积速率的方法及锗硅hbt器件的制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468871B1 (en) * | 2000-11-07 | 2002-10-22 | National Semiconductor Corporation | Method of forming bipolar transistor salicided emitter using selective laser annealing |
| US6444535B1 (en) * | 2001-05-09 | 2002-09-03 | Newport Fab, Llc | Method to reduce emitter to base capacitance and related structure |
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-
2019
- 2019-01-23 CN CN201910061695.7A patent/CN109830528B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN109830528A (zh) | 2019-05-31 |
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| PB01 | Publication | ||
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| GR01 | Patent grant |