JPS6156443A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6156443A JPS6156443A JP59178640A JP17864084A JPS6156443A JP S6156443 A JPS6156443 A JP S6156443A JP 59178640 A JP59178640 A JP 59178640A JP 17864084 A JP17864084 A JP 17864084A JP S6156443 A JPS6156443 A JP S6156443A
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- capacitors
- groove
- substrate
- semiconductor device
- capacitor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にダイ
ナミックメモリのメモリセルキャパシタに使用されるも
のである。
ナミックメモリのメモリセルキャパシタに使用されるも
のである。
最近の超ＬＳＩ全般にわたる微細化の要請から人容母ダ
イナミックメモリでは、メモリセルの８世低下を避ける
ために、第４図に示すようにシリコン基板に溝を形成し
てキャパシタとして用いることにより容器増加を図って
いる。なお、第４図には２ビット分のメモリセルを示す
。
イナミックメモリでは、メモリセルの８世低下を避ける
ために、第４図に示すようにシリコン基板に溝を形成し
てキャパシタとして用いることにより容器増加を図って
いる。なお、第４図には２ビット分のメモリセルを示す
。
第４図において、Ｐ型シリコン基板１の表面にはフィー
ルド酸化膜２及びフィールド反転防止層３が形成されて
いる。フィールド酸化Ｉｌ！２によって囲まれた素子領
域には溝が設けられており、この溝内面にはキャパシタ
酸化膜４を介して多結晶シリコンからなるキャパシタ雪
掻５が埋設され、溝の基板１側にはＮ＋型型数散層６形
成されている。これらによりセルキャパシタが構成され
ている。また、基板１上にはゲート酸化膜７を介してト
ランスファゲート電極８が形成されている。更に、この
トランスファゲート電極８の両側方の基板１表面にはＮ
＋＋ソース、ドレイン領域９．１ｏが形成されて、いる
。これらによりトランスファトランジスタが構成されて
いる。
ルド酸化膜２及びフィールド反転防止層３が形成されて
いる。フィールド酸化Ｉｌ！２によって囲まれた素子領
域には溝が設けられており、この溝内面にはキャパシタ
酸化膜４を介して多結晶シリコンからなるキャパシタ雪
掻５が埋設され、溝の基板１側にはＮ＋型型数散層６形
成されている。これらによりセルキャパシタが構成され
ている。また、基板１上にはゲート酸化膜７を介してト
ランスファゲート電極８が形成されている。更に、この
トランスファゲート電極８の両側方の基板１表面にはＮ
＋＋ソース、ドレイン領域９．１ｏが形成されて、いる
。これらによりトランスファトランジスタが構成されて
いる。
〔背景技術の問題点〕
第４図図示のダイナミックメモリではキヤベツ・・１
夕を構成している溝の深さに応じて°８日が増加
するため、信号曾も増加する。しかし、更に高集積化が
進むと、隣接するキャパシタ同士の間隔が狭くなる。こ
のため、溝の側面及び底部近傍に接して形成されている
Ｎ＋型型数散層６ら蓄積されている電子が隣接するメモ
リセルのＮ＋＋拡散ｍ６へ漏れ（例えば第４図中矢印で
表示）、蓄積電荷量の低下により電気信号としての１′
、“ＯＩＩの誤判断となる。このような電荷の漏れは、
溝が深いためフィールド酸化１１２下に形成されたＰ−
型反転防止層３だけでは対応しきれない。この問題は将
来の微細化されたダイナミックメモリはど深刻になる。
夕を構成している溝の深さに応じて°８日が増加
するため、信号曾も増加する。しかし、更に高集積化が
進むと、隣接するキャパシタ同士の間隔が狭くなる。こ
のため、溝の側面及び底部近傍に接して形成されている
Ｎ＋型型数散層６ら蓄積されている電子が隣接するメモ
リセルのＮ＋＋拡散ｍ６へ漏れ（例えば第４図中矢印で
表示）、蓄積電荷量の低下により電気信号としての１′
、“ＯＩＩの誤判断となる。このような電荷の漏れは、
溝が深いためフィールド酸化１１２下に形成されたＰ−
型反転防止層３だけでは対応しきれない。この問題は将
来の微細化されたダイナミックメモリはど深刻になる。
逆に上述した電荷の漏れを防止するには溝と溝との間に
一定以上の距離を保たなければならないため、高集積化
に限界を与える要素となる。
一定以上の距離を保たなければならないため、高集積化
に限界を与える要素となる。
本発明は上記事情に鑑みてなされたものであり、蓄積電
荷の漏れを起すことなく容量を増加することができ、大
幅な高集積化を達成し得るダイナミックメモリ等の半導
体装置及びそのような半導体 １装置を簡便に製
造し得る方法を提供しようとするものである。
荷の漏れを起すことなく容量を増加することができ、大
幅な高集積化を達成し得るダイナミックメモリ等の半導
体装置及びそのような半導体 １装置を簡便に製
造し得る方法を提供しようとするものである。
本願第１の発明の半導体装置は、キャパシタが形成され
る溝を複数のキャパシタに共有させ、かつ該キャパシタ
に接してキャパシタよりも深い埋め込み絶縁層を設けた
ことを特徴とするものである。
る溝を複数のキャパシタに共有させ、かつ該キャパシタ
に接してキャパシタよりも深い埋め込み絶縁層を設けた
ことを特徴とするものである。
このような半導体装置によれば、キャパシタ間の間隔を
従来はど必要とせずに複数のキャパシタを分離すること
ができるので、蓄積電荷のリークをＪＲ＜ことなく高集
積化を達成することができる。
従来はど必要とせずに複数のキャパシタを分離すること
ができるので、蓄積電荷のリークをＪＲ＜ことなく高集
積化を達成することができる。
また、本願第２の発明の半導体装置の製造方法は、半導
体基板の主面に異方性エツチングにより選択的に第１の
溝を形成する工程と、該第１の溝の側壁に基板と逆導電
型の不純物領域を形成する工程と、前記第１の溝内に絶
縁膜を介して導電層を埋設する工程と、基板の主面に異
方性エツチングにより前記第１の溝と交差する方向に選
択的に前記第１の溝よりも深い第２の溝を形成する工程
と、該第２の溝内に絶縁物を埋設する工程とを具備した
ことを特徴とするものである。
体基板の主面に異方性エツチングにより選択的に第１の
溝を形成する工程と、該第１の溝の側壁に基板と逆導電
型の不純物領域を形成する工程と、前記第１の溝内に絶
縁膜を介して導電層を埋設する工程と、基板の主面に異
方性エツチングにより前記第１の溝と交差する方向に選
択的に前記第１の溝よりも深い第２の溝を形成する工程
と、該第２の溝内に絶縁物を埋設する工程とを具備した
ことを特徴とするものである。
このような方法によれば、本願第１の発明の半導体装置
を極めて簡便な工程で製造することができ、蓄積電荷の
リークを招くことなく高集積化を達成することができる
。
を極めて簡便な工程で製造することができ、蓄積電荷の
リークを招くことなく高集積化を達成することができる
。
以下、本発明をダイナミックメモリセルに適用した実施
例を第１図、第２図（ａ）〜（ｆ）及び第３図（ａ）〜
（ｆ）を参照して説明する。なお、第１図は本発明に係
るダイナミックメモリセルの斜視図（ただし、配線は図
示せず）、また第２図（ａ）〜（ｆ）は第１図のｎ−ｌ
−線に沿う断面、第３図（ａ）〜（ｆ）は第１図のｍ−
ｍ−線に沿う断面をそれぞれ製造工程順に示すものであ
る。
例を第１図、第２図（ａ）〜（ｆ）及び第３図（ａ）〜
（ｆ）を参照して説明する。なお、第１図は本発明に係
るダイナミックメモリセルの斜視図（ただし、配線は図
示せず）、また第２図（ａ）〜（ｆ）は第１図のｎ−ｌ
−線に沿う断面、第３図（ａ）〜（ｆ）は第１図のｍ−
ｍ−線に沿う断面をそれぞれ製造工程順に示すものであ
る。
まず、Ｐ型シリコン基板１１の主面上に耐エツチングマ
スクとなるＣＶＤＩ化膜パターン１２を形成した後、こ
れをマスクとして異方性エツチングにより基板１１をエ
ツチングし、深さ３席の第１の溝１３を形成する。次に
、９００℃でリン拡散を行なうことにより溝１３の内面
にＮ＋型型数散層１４形成する（第２図（ａ）及び第３
図（ａ）図示）。つづいて、前記ＣＶＤＭ化膜１２をマ
スクとしてボロンを加速エネルギー２００ ｋｅＶ 、
ドーズｆｆｌｆｆｌｌＸ１０１ｓの条件でイオン注入す
ることによりＰ−型反転防止層１５を形成する。つづい
て、９００℃で熱酸化を行ない、第１の溝１３の内面に
膜厚３００人のキャパシタ酸化膜１６を形成する。つづ
いて、全面にリンドープ多結晶シリコン膜を堆積した後
、全面エッチバックすることにより第１の溝内１３にキ
ャパシタ電極１７を埋設する。つづいて、前記ＣＶＤ酸
化膜パターン１２をフッ化アンモニウムを用いて除去す
る（第２図（ｂ）及び第３図（ｂ）図示）。
スクとなるＣＶＤＩ化膜パターン１２を形成した後、こ
れをマスクとして異方性エツチングにより基板１１をエ
ツチングし、深さ３席の第１の溝１３を形成する。次に
、９００℃でリン拡散を行なうことにより溝１３の内面
にＮ＋型型数散層１４形成する（第２図（ａ）及び第３
図（ａ）図示）。つづいて、前記ＣＶＤＭ化膜１２をマ
スクとしてボロンを加速エネルギー２００ ｋｅＶ 、
ドーズｆｆｌｆｆｌｌＸ１０１ｓの条件でイオン注入す
ることによりＰ−型反転防止層１５を形成する。つづい
て、９００℃で熱酸化を行ない、第１の溝１３の内面に
膜厚３００人のキャパシタ酸化膜１６を形成する。つづ
いて、全面にリンドープ多結晶シリコン膜を堆積した後
、全面エッチバックすることにより第１の溝内１３にキ
ャパシタ電極１７を埋設する。つづいて、前記ＣＶＤ酸
化膜パターン１２をフッ化アンモニウムを用いて除去す
る（第２図（ｂ）及び第３図（ｂ）図示）。
次いで、基板１１の主面上に耐エツチングマスクとなる
窒化シリコン膜パターン１８を形成した後、これをマス
クとして異方性エツチングにより基板１１をエツチング
し、前記第１のｒＩｔ１３と交、、１ 差する方
向に深さ５人の第２の溝１９、・・・を形成する（第２
図（Ｃ）及び第３図（Ｃ）図示）。つづいて、全面にｃ
ｖｏｉａ化膜を堆積した後、全面エッチバックすること
により第２の溝１９内にＣＶＤＩ化膜（素子分離絶縁１
り２０を埋設する。
窒化シリコン膜パターン１８を形成した後、これをマス
クとして異方性エツチングにより基板１１をエツチング
し、前記第１のｒＩｔ１３と交、、１ 差する方
向に深さ５人の第２の溝１９、・・・を形成する（第２
図（Ｃ）及び第３図（Ｃ）図示）。つづいて、全面にｃ
ｖｏｉａ化膜を堆積した後、全面エッチバックすること
により第２の溝１９内にＣＶＤＩ化膜（素子分離絶縁１
り２０を埋設する。
つづいて、前記窒化シリコン膜パターン１８を除去する
（第２図（ｄ）及び第３図（ｄ）図示）。
（第２図（ｄ）及び第３図（ｄ）図示）。
次いで、全面に熱酸化膜を形成した後、全面に多結晶シ
リコン膜を堆積し、更にこれらを順次バターニングする
ことによりゲート酸化１１１２１．２１を介してトラン
スファゲート電極２２．２２を形成する。つづいて、ト
ランスファゲート電極２２．２２をマスクとしてヒ素を
イオン注入することによりＮ＋型ソース、ドレイン領域
２３．２３．２４．２４を形成する（第１図、第２図
（ｅ）及び第３図（ｅ）図示）。つづいて、全面に層間
絶縁膜２５を堆積した後、コンタクトホールを開孔し、
更に全面にＡＲ膜を蒸着した後、バターニングしてキャ
パシタ電極用の配線２６を形成する。つづいて、全面に
層間絶縁膜２７を堆積した後、コンタクトホールを開孔
し、更に全面に １ｉＡｆｆｉ膜を蒸着した後、
バターニングしてビット線２８を形成する（第２図（ｆ
）及び第３図（ｆ）図示）。
リコン膜を堆積し、更にこれらを順次バターニングする
ことによりゲート酸化１１１２１．２１を介してトラン
スファゲート電極２２．２２を形成する。つづいて、ト
ランスファゲート電極２２．２２をマスクとしてヒ素を
イオン注入することによりＮ＋型ソース、ドレイン領域
２３．２３．２４．２４を形成する（第１図、第２図
（ｅ）及び第３図（ｅ）図示）。つづいて、全面に層間
絶縁膜２５を堆積した後、コンタクトホールを開孔し、
更に全面にＡＲ膜を蒸着した後、バターニングしてキャ
パシタ電極用の配線２６を形成する。つづいて、全面に
層間絶縁膜２７を堆積した後、コンタクトホールを開孔
し、更に全面に １ｉＡｆｆｉ膜を蒸着した後、
バターニングしてビット線２８を形成する（第２図（ｆ
）及び第３図（ｆ）図示）。
しかして第１図図示のダイナミックメモリは、第１の溝
１３の底部の基板１１内にＰ−型反転防止層１６を形成
することにより１つの溝を２つのキャパシタに共有させ
、かつキャパシタに接してキャパシタよりも深い埋め込
み絶縁層（ＣＶＤ酸化ｆｆ１２０）を設けた構造となっ
ている。このため、キャパシタが形成される溝と溝との
間を分離するための間隔を従来よりも大幅に短縮して高
集積化が容易となり、チップサイズを大幅に縮小するこ
とができる。また、キャパシタ間が第２の溝１９にうめ
こまれたＣＶＤＭＩ化１２０化上２０１の溝′１３１０
０Ｐ−型反転防止層１６によって遮断されているため、
隣接するセルキャパシタへの蓄積電荷のリークを防止す
ることができる。
１３の底部の基板１１内にＰ−型反転防止層１６を形成
することにより１つの溝を２つのキャパシタに共有させ
、かつキャパシタに接してキャパシタよりも深い埋め込
み絶縁層（ＣＶＤ酸化ｆｆ１２０）を設けた構造となっ
ている。このため、キャパシタが形成される溝と溝との
間を分離するための間隔を従来よりも大幅に短縮して高
集積化が容易となり、チップサイズを大幅に縮小するこ
とができる。また、キャパシタ間が第２の溝１９にうめ
こまれたＣＶＤＭＩ化１２０化上２０１の溝′１３１０
０Ｐ−型反転防止層１６によって遮断されているため、
隣接するセルキャパシタへの蓄積電荷のリークを防止す
ることができる。
なお、上記実施例ではキャパシタが形成される第１の溝
１３の底部の基板１１内にＰ−型反転防止層１６を形成
しているが、Ｐ−型反転防止層１６の代りに第１の溝１
３の底部にのみ厚い絶縁膜を形成することにより２つの
キャパシタを分離してもよい。
１３の底部の基板１１内にＰ−型反転防止層１６を形成
しているが、Ｐ−型反転防止層１６の代りに第１の溝１
３の底部にのみ厚い絶縁膜を形成することにより２つの
キャパシタを分離してもよい。
（発明の効果）
以上詳述した如く本発明によれば、蓄積電荷の漏れを起
すことなく容量を増加することができ、大幅な高集積化
を達成し得る半導体装置及びそのような半導体装置を簡
便な工程で製造し得る方法を提供できるものである。
すことなく容量を増加することができ、大幅な高集積化
を達成し得る半導体装置及びそのような半導体装置を簡
便な工程で製造し得る方法を提供できるものである。
第１図は本発明の実施例におけるダイナミックメモリの
斜視図、第２図（ａ）〜（ｆ）は第１図の■−■−線に
沿う断面を工程順に示す断面図、第３図（ａ）〜（ｆ）
は第１図のｍ−ｍ−線に沿う断面を工程順に示す断面図
、第４因は従来のダイナミックメモリの断面図である。 １１・・・Ｐ型シリコン基板、１２・・・ＣＶＤ酸化膜
パターン、１３・・・第１の溝、１４・・・Ｎ１型拡散
層、１５・・・Ｐ−型反転防止層、１６・・・キャパシ
タ酸化膜、１７・・・キャパシタ電極、１８・・・窒化
シリコン膜パターン、１９・・・第２の溝、２ｏ・・・
ＣＶＤＶｉ化膜（素子分離絶縁１１１）、２１・・・ゲ
ート酸化膜、２２・・・トランスファゲート電極、２３
．２４・・・Ｎ＋型ソース、ドレイン領域、２５．２７
・・・層間絶縁膜、２６・・・キャパシタ電極用の配線
、２８・・・ビット線。 出願人代理人 弁理士 鈴江武彦 Ｍ１図 第２図 １フ Ｍ２図 第３図 第３図
斜視図、第２図（ａ）〜（ｆ）は第１図の■−■−線に
沿う断面を工程順に示す断面図、第３図（ａ）〜（ｆ）
は第１図のｍ−ｍ−線に沿う断面を工程順に示す断面図
、第４因は従来のダイナミックメモリの断面図である。 １１・・・Ｐ型シリコン基板、１２・・・ＣＶＤ酸化膜
パターン、１３・・・第１の溝、１４・・・Ｎ１型拡散
層、１５・・・Ｐ−型反転防止層、１６・・・キャパシ
タ酸化膜、１７・・・キャパシタ電極、１８・・・窒化
シリコン膜パターン、１９・・・第２の溝、２ｏ・・・
ＣＶＤＶｉ化膜（素子分離絶縁１１１）、２１・・・ゲ
ート酸化膜、２２・・・トランスファゲート電極、２３
．２４・・・Ｎ＋型ソース、ドレイン領域、２５．２７
・・・層間絶縁膜、２６・・・キャパシタ電極用の配線
、２８・・・ビット線。 出願人代理人 弁理士 鈴江武彦 Ｍ１図 第２図 １フ Ｍ２図 第３図 第３図
Claims (5)
- （１）半導体基板の主面に形成された溝に絶縁膜を介し
て導電層を埋設し、キャパシタとして用いる半導体装置
において、１つの溝を複数のキャパシタに共有させ、か
つ該キャパシタに接してキャパシタよりも深い埋め込み
絶縁層を設けたことを特徴とする半導体装置。 - （２）キャパシタをダイナミックメモリのセルキャパシ
タとして用いる特許請求の範囲第１項記載の半導体装置
。 - （３）溝の底部の基板内に複数のキャパシタを分離する
ための基板と同導電型の反転防止用の不純物領域を形成
したことを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （４）半導体基板の主面に異方性エッチングにより選択
的に第１の溝を形成する工程と、該第１の溝の側壁に基
板と逆導電型の不純物領域を形成する工程と、前記第１
の溝内に絶縁膜を介して導電層を埋設する工程と、基板
の主面に異方性エッチングにより前記第１の溝と交差す
る方向に選択的に前記第１の溝よりも深い第２の溝を形
成する工程と、該第２の溝内に絶縁物を埋設する工程と
を具備したことを特徴とする半導体装置の製造方法。 - （５）第１の溝底部の基板中に基板と同導電型の不純物
領域を形成することを特徴とする特許請求の範囲第４項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178640A JPS6156443A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178640A JPS6156443A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156443A true JPS6156443A (ja) | 1986-03-22 |
Family
ID=16051990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178640A Pending JPS6156443A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| JP2005336931A (ja) * | 2004-05-28 | 2005-12-08 | Sumitomo Forestry Co Ltd | スライド式床下収納 |
-
1984
- 1984-08-28 JP JP59178640A patent/JPS6156443A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| JP2005336931A (ja) * | 2004-05-28 | 2005-12-08 | Sumitomo Forestry Co Ltd | スライド式床下収納 |
| JP4564280B2 (ja) * | 2004-05-28 | 2010-10-20 | 住友林業株式会社 | スライド式床下収納 |
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